KR20090026655A - 반도체 메모리 장치 - Google Patents

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KR20090026655A
KR20090026655A KR1020070091760A KR20070091760A KR20090026655A KR 20090026655 A KR20090026655 A KR 20090026655A KR 1020070091760 A KR1020070091760 A KR 1020070091760A KR 20070091760 A KR20070091760 A KR 20070091760A KR 20090026655 A KR20090026655 A KR 20090026655A
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이우영
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주식회사 하이닉스반도체
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Abstract

본 발명은 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기를 포함하는 반도체 메모리 장치에 관한 것으로서, 소정 뱅크 액티브 시 발생하는 감지 증폭 인에이블 신호에 응답하여서, 정상 풀 업 구동 전압보다 낮은 레벨의 초기 풀 업 구동 전압, 상기 정상 풀 업 구동 전압보다 높은 레벨의 과도 풀 업 구동 전압, 및 상기 정상 풀 업 구동 전압을 순차적으로 풀 업 구동 노드로 제공하고, 정상 풀 다운 구동 전압을 풀 다운 구동 노드로 제공하는 감지 증폭 드라이버; 및 상기 풀 업 구동 노드로 제공되는 전압들과 상기 풀 다운 구동 노드로 제공되는 전압으로써 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기;를 포함함을 특징으로 한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 리드 또는 라이트 동작시 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기를 포함하며, 상기 감지 증폭기는 풀 업 구동 노드로부터 제공되는 풀 업 구동 전압과 풀 다운 구동 노드로부터 제공되는 풀 다운 구동 전압으로써 풀 업 및 풀 다운 구동하여 비트라인 쌍을 차동 증폭한다.
즉, 도 1에 도시된 바와 같이, 차지 쉐어링(Charge Sharing)에 의하여 비트라인 쌍(BL,BLB)에 미세한 전위차가 발생하면, 감지 증폭기(10)의 풀 업 구동을 위해 풀 업 제어 신호 SAP_O, SAP_N가 순차적으로 인에이블되고, 풀 다운 구동을 위해 풀 다운 제어 신호 SAN가 인에이블된다.
풀 업 제어 신호 SAP_O가 인에이블되면, 모스 트랜지스터(TP1)를 통해 전원 전압 VDD이 풀 업 구동 노드(RTO)로 공급되어 감지 증폭기(10)가 오버드라이빙(Overdriving)하고, 이후, 풀 업 제어 신호 SAP_N가 인에이블됨에 따라 모스 트 랜지스터(TR2)를 통해 코어 전압 VCORE이 풀 업 구동 노드(RTO)로 공급되어 감지 증폭기(10)가 정상 풀 업 구동한다. 또한, 풀 다운 제어 신호 SAN가 인에이블되면, 모스 트랜지스터(TR3)를 통해 풀 다운 구동 노드(SB)와 접지 전압 VSS단이 연결되어 감지 증폭기(10)가 풀 다운 구동한다.
이때, 감지 증폭기(10)의 풀 업 구동과 풀 다운 구동은 동시에 일어나는 것이 가장 이상적이다. 즉, 풀 업 제어 신호 SAP_O와 풀 다운 제어 신호 SAN가 동시에 인에이블되어 풀 업 구동 노드(RTO)와 풀 다운 구동 노드(SB)로 동시에 구동 전압 VDD, VSS이 각각 공급됨이 가장 바람직하다.
하지만, 반도체 메모리 장치의 집적도 증가로 인하여 감지 증폭기(10)에 구비되는 모스 트랜지스터들의 문턱 전압을 모두 일치시키는 것이 거의 불가능하며, 또한, 레이아웃 면적 한계로 인하여 상기 모스 트랜지스터들의 문턱 전압을 적절히 제어하는 것이 어렵다. 이러한 원인으로 인하여 감지 증폭기(10)에 구비되는 풀 업 트랜지스터와 풀 다운 트랜지스터가 동시에 턴 온되는 것은 메모리 칩에 치명적인 오류를 줄 수 있다.
따라서, 종래에는 도 2에 도시된 바와 같이, 액티브(ACTIVE) 동작시 풀 다운 제어 신호 SAN를 먼저 인에이블시켜 비트라인 쌍(BL,BLB)이 어느 정도의 전위차가 발생할 때 풀 업 제어 신호 SAP0를 인에이블시키는 방법이 주로 사용되었다.
하지만, 이와 같이 풀 다운 제어 신호 SAN가 인에이블된 후 소정 시간 뒤에 풀 업 제어 신호 SAP0가 인에이블되는 경우, 풀 업 트랜지스터(TR1)의 턴 온이 지연됨에 따라 감지 증폭기(10)의 비트라인 쌍(BL,BLB) 감지 동작시간이 오래 걸릴 수 있다. 이 경우, 차지 쉐어링 이후 비트라인 쌍(BL,BLB)이 코어 전압 VCORE과 접지 전압 VSS으로 증폭되기까지의 시간(A)이 늦어짐에 따라 메모리 동작시간, 특히, 'tRCD' 시간이 늘어날 수 있는 문제점이 있다.
본 발명은 동작 속도가 향상된 반도체 메모리 장치를 제공한다.
본 발명은 비트라인 쌍의 감지 증폭 시간이 줄어든 반도체 메모리 장치를 제공한다.
본 발명은 감지 증폭기의 동작 오류를 방지할 수 있는 반도체 메모리 장치를 제공한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치는, 소정 뱅크 액티브 시 발생하는 감지 증폭 인에이블 신호에 응답하여서, 정상 풀 업 구동 전압보다 낮은 레벨의 초기 풀 업 구동 전압, 상기 정상 풀 업 구동 전압보다 높은 레벨의 과도 풀 업 구동 전압, 및 상기 정상 풀 업 구동 전압을 순차적으로 풀 업 구동 노드로 제공하고, 정상 풀 다운 구동 전압을 풀 다운 구동 노드로 제공하는 감지 증폭 드라이버; 및 상기 풀 업 구동 노드로 제공되는 전압들과 상기 풀 다운 구동 노드로 제공되는 전압으로써 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기;를 포함함을 특징으로 한다.
상기 감지 증폭 드라이버는 상기 초기 풀 업 구동 전압으로서 상기 정상 풀 업 구동 전압과 상기 비트라인 쌍의 프리차지 전압 사이의 레벨을 갖는 최소한 하나의 전압을 제공함이 바람직하다. 이러한 상기 감지 증폭 드라이버는 상기 정상 풀 업 구동 전압과 상기 프리차지 전압 사이의 레벨을 갖는 전압들 중 낮은 레벨부 터 높은 레벨 순으로 순차적으로 상기 풀 업 구동 노드로 제공함이 바람직하다.
또한, 상기 감지 증폭 드라이버는 상기 정상 풀 업 구동 전압으로서 코어 전압을 제공하고, 상기 과도 풀 업 구동 전압으로서 외부 전원 전압을 제공함이 바람직하다.
상기 감지 증폭 드라이버는, 상기 감지 증폭 인에이블 신호를 이용하여 제 1 내지 제 3 풀 업 제어 신호를 순차적으로 발생하고, 상기 제 1 풀 업 제어 신호의 발생 시점에 풀 다운 제어 신호를 발생하는 구동 제어 신호 발생부; 및 상기 제 1 내지 제 3 풀 업 제어 신호에 각각 응답하여 상기 초기 풀 업 구동 전압, 상기 과도 풀 업 구동 전압, 및 상기 정상 풀 업 구동 전압을 순차적으로 상기 풀 업 구동 노드로 제공하고, 상기 풀 다운 제어 신호에 응답하여 상기 정상 풀 다운 구동 전압을 상기 풀 다운 구동 노드로 제공하는 구동부;를 포함함이 바람직하다.
상기 구동 제어 신호 발생부는 상기 감지 증폭 인에이블 신호를 지연시킨 신호와 상기 감지 증폭 인에이블 신호를 조합하여 상기 감지 증폭 인에이블 신호의 인에이블 구간 내에 소정 시간 간격을 두고 순차적으로 인에이블되는 제 1 내지 제 3 풀 업 제어 신호와, 상기 감지 증폭 인에이블 신호에 대응되는 인에이블 구간을 갖는 상기 풀 다운 제어 신호를 발생함이 바람직하다.
또한, 상기 구동 제어 신호 발생부는 상기 감지 증폭 인에이블 신호가 인에이블될 때 인에이블되는 상기 제 1 풀 업 제어 신호, 상기 제 1 풀 업 제어 신호가 디스에이블될 때 인에이블되는 제 2 풀 업 제어 신호, 및 상기 제 2 풀 업 제어 신호가 디스에이블될 때 인에이블되고 상기 감지 증폭 인에이블 신호가 디스에이블될 때 디스에이블되는 제 3 풀 업 제어 신호를 발생함이 바람직하다.
상기 구동부는, 상기 제 1 풀 업 제어 신호에 응답하여 초기 풀 업 구동 전압을 상기 풀 업 구동 노드로 제공하는 제 1 풀 업 트랜지스터; 상기 제 2 풀 업 제어 신호에 응답하여 과도 풀 업 구동 전압을 상기 풀 업 구동 노드로 제공하는 제 2 풀 업 트랜지스터; 상기 제 3 풀 업 제어 신호에 응답하여 정상 풀 업 구동 전압을 상기 풀 업 구동 노드로 제공하는 제 3 풀 업 트랜지스터; 및 상기 풀 다운 제어 신호에 응답하여 정상 풀 다운 구동 전압을 상기 풀 다운 구동 노드로 제공하는 풀 다운 트랜지스터;를 포함함이 바람직하다.
또한, 상기 구동부는 상기 제 1 풀 업 트랜지스터에 의해 상기 풀 업 구동 노드가 상기 풀 업 구동 전압 레벨로 상승할 때 상기 상승 기울기를 조절하는 기울기 조절부를 더 포함함이 바람직하다. 상기 기울기 조절부는, 상기 제 1 풀 업 트랜지스터의 게이트에 연결되는 제 1 저항; 및 상기 제 1 풀 업 트랜지스터와 상기 풀 업 구동 노드 사이에 연결되는 제 2 저항;을 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 면에 따른 반도체 메모리 장치는, 소정 전압을 분배하여 비트라인 쌍의 프리차지 전압과 정상 풀 업 구동 전압 사이의 레벨을 갖는 최소한 하나의 초기 풀 업 구동 전압을 생성하는 초기 풀 업 구동 전압 생성부; 상기 비트라인 쌍의 차지 쉐어링 이후 상기 초기 풀 업 구동 전압, 상기 정상 풀 업 구동 전압보다 높은 레벨의 과도 풀 업 구동 전압, 및 상기 정상 풀 업 구동 전압을 순차적으로 풀 업 구동 노드로 제공하고, 정상 풀 다운 구동 전압을 풀 다운 구동 노드로 제공하는 구동부; 및 상기 풀 업 구동 노드 로 제공되는 전압들과 상기 풀 다운 구동 노드로 제공되는 전압으로써 상기 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기;를 포함함을 특징으로 한다.
상기 초기 풀 업 구동 전압 생성부는 상기 정상 풀 업 구동 전압단과 상기 프리차지 전압단 사이에 직렬 연결되는 다수의 분배 소자를 포함함이 바람직하다.
상기 구동부는 상기 초기 풀 업 구동 전압 생성부에서 상기 초기 풀 업 구동 전압이 둘 이상 생성되어 제공되는 경우, 상기 초기 풀 업 구동 전압들을 낮은 레벨부터 높은 레벨 순으로 순차적으로 상기 풀 업 구동 노드로 제공함이 바람직하다.
또한, 상기 구동부는 상기 초기 풀 업 구동 전압을 상기 풀 업 구동 노드로 제공할 때 상기 풀 업 구동 노드의 상승 기울기를 조절하는 기울기 조절부를 더 포함함이 바람직하다. 상기 기울기 조절부는 상기 초기 풀 업 구동 전압이 공급되는 노드에 연결되는 저항을 포함함이 바람직하다.
상기 정상 풀 업 구동 전압은 코어 전압이고, 상기 프리차지 전압은 1/2 코어 전압임이 바람직하며, 상기 과도 풀 업 구동 전압은 외부 전원 전압임이 바람직하다.
본 발명은 감지 증폭기의 풀 업 및 풀 다운 구동을 동시에 이루어지도록 제어함으로써 메모리 동작 속도를 향상시킬 수 있는 효과가 있다.
그리고, 본 발명은 차지 쉐어링 이후 풀 업 구동 전압과 풀 다운 구동 전압을 동시에 감지 증폭기로 제공함으로써 비트라인 쌍의 감지 증폭 시간을 줄일 수 있는 효과가 있다.
또한, 본 발명은 풀 업 구동 전압과 풀 다운 구동 전압을 동시에 감지 증폭기로 제공하되, 초기 풀 업 구동 전압의 레벨을 적절히 제어하여 공급함으로써 감지 증폭기의 동작 오류를 방지할 수 있는 효과가 있다.
본 발명은 워드라인 인에이블 이후 비트라인 쌍이 충분히 차지 쉐어링되었을때 프리차지 전압보다 높고 정상 풀 업 구동 전압보다 낮은 레벨을 갖는 초기 풀 업 구동 전압과, 접지 전압 레벨을 갖는 정상 풀 다운 구동 전압을 동시에 감지 증폭기로 제공함으로써, 비트라인 쌍의 감지 증폭 시간이 줄어들 수 있는 반도체 메모리 장치를 제공한다.
구체적으로, 도 3을 참조하면, 본 발명의 반도체 메모리 장치는 초기 풀 업 구동 전압 생성부(30), 감지 증폭 드라이버(32), 및 감지 증폭기(38)를 포함하는 구성을 갖는다.
구동 전압 생성부(30)는 소정 전압을 분배하여 최소한 하나의 초기 풀 업 구동 전압 VP_I을 생성한다. 여기서, 구동 전압 생성부(30)는 정상 풀 업 구동 전압 VP_N을 입력받아 정상 풀 업 구동 전압 VP_N보다 낮고 비트라인 쌍(BL,BLB)의 프리차지 전압 VBLP(예컨대, 코어 전압 VCORE 레벨의 반 1/2*VCORE)보다 높은 레벨의 초기 풀 업 구동 전압 VP_I을 생성함이 바람직하다.
이러한 구동 전압 생성부(30)는 모스 트랜지스터, 다이오드, 및 저항들을 이용하여 초기 풀 업 구동 전압 VP_I을 생성할 수 있다. 일 예로, 도 4에 도시된 바 와 같이, 정상 풀 업 구동 전압 VP_N단과 프리차지 전압 VBLP단 사이에 직렬 연결되는 다수의 트랜지스터(TR4~TR7)로 구성될 수 있으며, 두 트랜지스터(TR4,TR5) 사이의 노드로부터 초기 풀 업 구동 전압 VP_I1을 출력하고, 두 트랜지스터(TR6,TR7) 사이의 노드로부터 초기 풀 업 구동 전압 VP_I2을 출력할 수 있다.
감지 증폭 드라이버(32)는 감지 증폭 인에이블 신호 SAEN에 응답하여서, 초기 풀 업 구동 전압 VP_I, 정상 풀 업 구동 전압 VP_N보다 높은 레벨의 과도 풀 업 구동 전압 VP_O, 및 정상 풀 업 구동 전압 VP_N을 순차적으로 풀 업 구동 노드(RTO)로 제공하고, 정상 풀 다운 구동 전압 VN을 풀 다운 구동 노드(SB)로 제공한다. 여기서, 감지 증폭 인에이블 신호 SAEN는 소정 뱅크의 액티브 시 발생하는 신호로서, 비트라인 쌍(BL,BLB)의 충분한 차지 쉐어링 이후 인에이블되는 신호이다. 그리고, 정상 풀 업 구동 전압 VP_N은 코어 전압 VCORE임이 바람직하며, 과도 풀 업 구동 전압 VP_O은 외부 전원 전압 VDD임이 바람직하다.
그리고, 감지 증폭기(38)는 풀 업 구동 노드(RTO)로 제공되는 전압들 VP_I, VP_O, VP_N과 풀 다운 구동 노드(SB)로 제공되는 전압 VN으로써 비트라인 쌍(BL,BLB)의 전위차를 감지 증폭한다.
감지 증폭 드라이버(32)는 일 예로, 감지 증폭 인에이블 신호 SAEN를 이용하여 풀 업 제어 신호 SAP_I, SAP_O, SAP_N를 순차적으로 발생하고, 풀 업 제어 신호들 SAP_I의 발생 시점에 풀 다운 제어 신호 SAN를 발생하는 구동 제어 신호 발생부(34)와, 풀 업 제어 신호 SAP_I, SAP_O, SAP_N에 각각 응답하여 초기 풀 업 구동 전압 VP_I, 과도 풀 업 구동 전압 VP_O, 및 정상 풀 업 구동 전압 VP_N을 순차적으 로 풀 업 구동 노드(RTO)로 제공하고, 풀 다운 제어 신호 SAN에 응답하여 정상 풀 다운 구동 전압 VN을 풀 다운 구동 노드(SB)로 제공하는 구동부(36)를 포함하여 구성될 수 있다.
구동 제어 신호 발생부(34)는 감지 증폭 인에이블 신호 SAEN를 지연 및 상기 지연된 신호와 감지 증폭 인에이블 신호 SAEN를 조합하여 감지 증폭 인에이블 신호 SAEN의 인에이블 구간 내에 소정 시간 간격을 두고 순차적으로 인에이블되는 풀 업 제어 신호들 SAP_I, SAP_O, SAP_N과, 감지 증폭 인에이블 신호 SAEN에 대응되는 인에이블 구간을 갖는 풀 다운 제어 신호 SAN를 발생한다. 여기서, 풀 업 제어 신호 SAP_I는 감지 증폭 인에이블 신호 SAEN가 인에이블될 때 인에이블되고, 풀 업 제어 신호 SAP_O는 풀 업 제어 신호들 SAP_In이 디스에이블될 때 인에이블되며, 풀 업 제어 신호 SAP_N는 풀 업 제어 신호 SAP_O가 디스에이블될 때 인에이블되고 감지 증폭 인에이블 신호 SAEN가 디스에이블될 때 디스에이블됨이 바람직하다.
또한, 구동 제어 신호 발생부(34)는 둘 이상의 풀 업 제어 신호 SAP_I1~SAP_In(여기서, n은 2 이상의 자연수)를 발생할 수 있으며, 이 경우, 풀 업 제어 신호들 SAP_I1~SAP_In은 초기 풀 업 구동 구간 내, 즉, 감지 증폭 인에이블 신호 SAEN가 인에이블된 후 풀 업 제어 신호 SAP_O가 인에이블되기 전까지의 구간 내에서 순차적으로 인에이블됨이 바람직하다.
구동부(36)는 풀 업 제어 신호 SAP_I, SAP_O, SAP_N에 각각 응답하여 초기 풀 업 구동 전압 VP_I, 과도 풀 업 구동 전압 VP_O, 정상 풀 업 구동 전압 VP_N을 순차적으로 풀 업 구동 노드 (RTO)로 제공하고, 풀 다운 제어 신호 SAN에 응답하여 정상 풀 다운 구동 전압 VN을 풀 다운 구동 노드(SB)로 제공한다.
이러한 구동부(36)는 일 예로, 도 5에 도시된 바와 같이, 풀 업 제어 신호 SAP_I1에 응답하여 초기 풀 업 구동 전압 VP_I1을 풀 업 구동 노드(RTO)로 제공하는 풀 업 트랜지스터(TR8), 풀 업 제어 신호 SAP_I2에 응답하여 초기 풀 업 구동 전압 VP_I2을 풀 업 구동 노드(RTO)로 제공하는 풀 업 트랜지스터(TR9), 풀 업 제어 신호 SAP_O에 응답하여 과도 풀 업 구동 전압 VP_O을 풀 업 구동 노드(RTO)로 제공하는 풀 업 트랜지스터(TR10), 및 풀 업 제어 신호 SAP_N에 응답하여 정상 풀 업 구동 전압 VP_N을 풀 업 구동 노드(RTO)로 제공하는 풀 업 트랜지스터(TR11)을 포함하여 구성될 수 있다. 이때, 초기 풀 업 구동 전압 VP_I1의 레벨이 초기 풀 업 구동 전압 VP_I2 레벨보다 낮음이 바람직하다. 또한, 도면에 도시되지 않았지만, 구동부(36)는 풀 다운 제어 신호 SAN에 응답하여 정상 풀 다운 구동 전압 VN을 풀 다운 구동 노드(SB)로 제공하는 풀 다운 트랜지스터도 포함한다.
상기 구성에서, 풀 업 트랜지스터(TR8)는 초기 풀 업 구동 전압 VP_I1단과 풀 업 구동 노드(RTO) 사이에 연결되고 게이트로 풀 업 제어 신호 SAP1를 입력받는 모스 트랜지스터이고, 풀 업 트랜지스터(TR9)는 초기 풀 업 구동 전압 VP_I2단과 풀 업 구동 노드(RTO) 사이에 연결되고 게이트로 풀 업 제어 신호 SAP2를 입력받는 모스 트랜지스터임이 바람직하다. 또한, 풀 업 트랜지스터(TR10)는 과도 풀 업 구동 전압 VP_O단과 풀 업 구동 노드(RTO) 사이에 연결되고 게이트로 풀 업 제어 신호 SAP_O를 입력받는 모스 트랜지스터이고, 풀 업 트랜지스터(TR11)는 정상 풀 업 구동 전압 VP_N단과 풀 업 구동 노드(RTO) 사이에 연결되고 게이트로 풀 업 제어 신호 SAP_N를 입력받는 모스 트랜지스터임이 바람직하다.
또한, 구동부(36)는 풀 업 트랜지스터(TR8,TR9)의 턴 온에 의해 초기 풀 업 구동 전압 VP_I1, VP_I2이 풀 업 구동 노드(RTO)로 공급되어 풀 업 구동 노드(RTO)가 초기 풀 업 구동 전압 VP_I1, VP_I2 레벨로 상승할 때, 상기 상승 기울기를 조절하는 기울기 조절부를 더 포함할 수 있다.
여기서, 상기 기울기 조절부는 초기 풀 업 구동 전압 VP_I1이 입력되는 노드, 즉, 풀 업 트랜지스터(TR8)의 게이트에 연결되는 저항(R1), 풀 업 트랜지스터(TR8)와 풀 업 구동 노드(RTO) 사이에 연결되는 저항(R2), 초기 풀 업 구동 전압 VP_I2이 입력되는 노드, 즉, 풀 업 트랜지스터(TR9)의 게이트에 연결되는 저항(R3), 및 풀 업 트랜지스터(TR9)와 풀 업 구동 노드(RTO) 사이에 연결되는 저항(R4)을 포함하여 구성될 수 있다.
한편, 초기 풀 업 구동 전압 생성부(30)에서 둘 이상의 초기 풀 업 구동 전압 VP_I1~VP_In을 생성하고 이에 대응하여 구동 제어 신호 발생부(34)에서 둘 이상의 풀 업 제어 신호 SAP_I1~SAP_In를 발생하는 경우, 구동부(36)는 각 풀 업 제어 신호 SAP_I1~SAP_In에 대응하여 초기 풀 업 구동 전압 VP_I1~VP_In을 순차적으로 풀 업 구동 노드(RTO)로 제공할 수 있다. 여기서, 초기 풀 업 구동 전압들 VP_I1~VP_In은 풀 업 제어 신호 SAP_I1~SAP_In의 제어에 따라 레벨이 낮은 순부터 차례대로 풀 업 구동 노드(RTO)로 제공될 수 있다.
이하, 도 5를 참조하여 본 발명의 반도체 메모리 장치의 비트라인 쌍(BL,BLB)의 감지 증폭 동작을 상세히 살펴보기로 한다.
우선, 소정 뱅크의 액티브 시 비트라인 쌍(BL,BLB) 중 어느 하나로 데이터가 전달됨에 따라 비트라인 쌍(BL,BLB)의 차지 쉐어링이 발생한다. 그리고, 충분한 차지 쉐어링 이후 감지 증폭 인에이블 신호 SAEN가 인에이블되고, 감지 증폭 인에이블 신호 SAEN가 인에이블됨에 따라 구동 제어 신호 발생부(34)에서 풀 업 제어 신호 SAP_I1와 풀 다운 제어 신호 SAP_N가 인에이블된다.
풀 업 제어 신호 SAP_I1와 풀 다운 제어 신호 SAP_N가 인에이블됨에 따라 구동부(36)에서 초기 풀 업 구동 전압 VP_I1과 정상 풀 다운 구동 전압 VN이 풀 업 구동 노드(RTO)와 풀 다운 구동 노드(SB)로 각각 공급되고, 감지 증폭기(38)는 초기 풀 업 구동 전압 VP_I1과 정상 풀 다운 구동 전압 VN으로써 비트라인 쌍(BL,BLB)을 감지 증폭한다. 즉, 풀 업 제어 신호 SAP_I1와 풀 다운 제어 신호 SAP_N가 인에이블되면, 비트라인 쌍(BL,BLB)은 감지 증폭기(38)의 동작에 의해 초기 풀 업 구동 전압 VP_I1과 정상 풀 다운 구동 전압 VN 레벨로 각각 상승 또는 하강한다. 이때, 비트라인(예컨대, BL)이 초기 풀 업 구동 전압 VP_I1 레벨로 상승하는 기울기는 구동부(36)의 기울기 조절부를 통해 조절될 수 있다.
그 후, 풀 업 제어 신호 SAP_I1이 디스에이블되고 풀 업 제어 신호 SAP_I2가 인에이블되면, 초기 풀 업 구동 전압 VP_I1보다 높은 레벨의 초기 풀 업 구동 전압 VP_I2이 풀 업 구동 노드(RTO)로 공급되어 비트라인(예컨대, BL)은 초기 풀 업 구동 전압 VP_I2 레벨로 상승한다. 마찬가지로, 비트라인(예컨대, BL)이 초기 풀 업 구동 전압 VP_I2 레벨로 상승하는 기울기는 구동부(36)의 기울기 조절부를 통해 조절될 수 있다.
이후, 풀 업 제어 신호 SAP_I2가 디스에이블되고 풀 업 제어 신호 SAP_O가 인에이블되면, 과도 풀 업 구동 전압 VP_O이 풀 업 구동 노드(RTO)로 공급되어 비트라인(예컨대, BL)은 과도 풀 업 구동 전압 VP_O 레벨로 상승한다.
그리고 나서, 풀 업 제어 신호 SAP_O가 디스에이블되고 풀 업 제어 신호 SAP_N가 인에이블되면, 정상 풀 업 구동 전압 VP_N이 풀 업 구동 노드(RTO)로 공급되어 비트라인(예컨대, BL)은 정상 풀 업 구동 전압 VP_N 레벨로 유지된다.
이때, 비트라인 쌍(BL,BLB)은 정상 풀 업 구동 전압 VP_N과 정상 풀 다운 구동 전압 VN 레벨로 유지되며, 리드 또는 라이트 커맨드에 의해 비트라인 쌍(BL,BLB)의 증폭된 데이터가 메모리 셀 또는 로컬 입출력 라인(LIO,LIOB)으로 전달된다. 그리고, 소정 시간 뒤에 감지 증폭 인에이블 신호 SAEN가 디스에이블됨에 따라 풀 업 제어 신호 SAP_N와 풀 다운 제어 신호 SAN가 디스에이블되고, 비트라인 쌍(BL,BLB)은 프리차지 전압 VBLP 레벨로 프리차지된다.
이와 같이, 본 발명의 반도체 메모리 장치는 감지 증폭 인에이블 신호 SAEN가 인에이블되는 시점부터 풀 업 제어 신호 SAP_I, SAP_O, SAP_N를 순차적으로 인에이블시켜 감지 증폭기(38)의 풀 업 구동 노드(RTO)로 초기 풀 업 구동 전압 VP_I, 과도 풀 업 구동 전압 VP_O, 및 정상 풀 업 구동 전압 VP_N을 순차적으로 공급한다.
특히, 본 발명의 반도체 메모리 장치는 비트라인 쌍(BL,BLB)의 충분한 차지 쉐어링 이후 초기 풀 업 구동 전압 VP_I과 정상 풀 다운 구동 전압 VN을 동시에 감지 증폭기(38)로 제공한다. 이때, 초기 풀 업 구동 전압 VP_I으로서 프리차지 전 압 VBLP보다 높고 정상 풀 업 구동 전압 VP_N보다 낮은 레벨의 전압이 공급되며, 초기 풀 업 구동 전압 VP_I의 공급에 따른 감지 증폭기(38)의 풀 업 구동 노드(RTO)의 레벨 상승 기울기는 기울기 조절부를 통해 이루어질 수 있다.
그에 따라, 감지 증폭기(38)의 풀 업 구동 노드(RTO)의 레벨이 급격하게 증가하지 않고 적절하게 증가할 수 있으므로, 감지 증폭기(38)의 풀 업 구동과 풀 다운 구동이 동시에 일어나는 경우, 감지 증폭기(38)에 구비되는 트랜지스터들(특히, 풀 업 트랜지스터들)의 문턱 전압이 서로 달라도 감지 증폭기(38)가 오류 없이 비트라인 쌍(BL,BLB)을 감지 증폭할 수 있다.
또한, 상기 오류가 방지됨에 따라 감지 증폭기(38)에 구비되는 트랜지스터들의 문턱 전압을 최대한 낮게 제어할 필요가 없으므로, 공정 및 레이아웃 상 이득을 얻을 수 있는 효과가 있다.
아울러, 초기 풀 업 구동 전압 VP_I과 정상 풀 다운 구동 전압 VN이 동시에 감지 증폭기(38)로 공급됨에 따라 감지 증폭기(38)의 풀 업 구동이 빨라져서 오버드라이빙 이후 비트라인 쌍(BL,BLB)이 정상 풀 업 구동 전압 VP_N과 정상 풀 다운 구동 전압 VN 레벨로 각각 도달하는 시간이 짧아지는 효과가 있다. 즉, 차지 쉐어링 이후 비트라인 쌍(BL,BLB)이 정상 풀 업 구동 전압 VP_N과 정상 풀 다운 구동 전압 VN으로 증폭되기까지의 시간이 짧아짐에 따라 메모리 동작시간, 특히, 'tRCD' 시간이 짧아질 수 있는 효과가 있다.
도 1은 종래의 반도체 메모리 장치의 비트라인 쌍(BL,BLB)의 감지 증폭에 관련된 회로를 나타내는 도면.
도 2는 종래의 반도체 메모리 장치의 비트라인 쌍(BL,BLB)의 감지 증폭 동작을 설명하기 위한 파형도.
도 3은 본 발명의 반도체 메모리 장치의 비트라인 쌍(BL,BLB)의 감지 증폭에 관련된 회로를 나타내는 도면.
도 4는 도 3의 초기 풀 업 구동 전압 생성부(30)의 일 예를 나타내는 회로도.
도 5는 도 3의 구동부(36)에 구비되는 풀 업 구동 관련 회로의 일 예를 나타내는 회로도.
도 6은 본 발명의 반도체 메모리 장치의 비트라인 쌍(BL,BLB)의 감지 증폭 동작을 설명하기 위한 파형도.

Claims (16)

  1. 소정 뱅크 액티브 시 발생하는 감지 증폭 인에이블 신호에 응답하여서, 정상 풀 업 구동 전압보다 낮은 레벨의 초기 풀 업 구동 전압, 상기 정상 풀 업 구동 전압보다 높은 레벨의 과도 풀 업 구동 전압, 및 상기 정상 풀 업 구동 전압을 순차적으로 풀 업 구동 노드로 제공하고, 정상 풀 다운 구동 전압을 풀 다운 구동 노드로 제공하는 감지 증폭 드라이버; 및
    상기 풀 업 구동 노드로 제공되는 전압들과 상기 풀 다운 구동 노드로 제공되는 전압으로써 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 감지 증폭 드라이버는 상기 초기 풀 업 구동 전압으로서 상기 정상 풀 업 구동 전압과 상기 비트라인 쌍의 프리차지 전압 사이의 레벨을 갖는 최소한 하나의 전압을 제공함을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 감지 증폭 드라이버는 상기 정상 풀 업 구동 전압과 상기 프리차지 전압 사이의 레벨을 갖는 전압들 중 낮은 레벨부터 높은 레벨 순으로 순차적으로 상기 풀 업 구동 노드로 제공함을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 감지 증폭 드라이버는 상기 정상 풀 업 구동 전압으로서 코어 전압을 제공하고, 상기 과도 풀 업 구동 전압으로서 외부 전원 전압을 제공함을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 감지 증폭 드라이버는,
    상기 감지 증폭 인에이블 신호를 이용하여 제 1 내지 제 3 풀 업 제어 신호를 순차적으로 발생하고, 상기 제 1 풀 업 제어 신호의 발생 시점에 풀 다운 제어 신호를 발생하는 구동 제어 신호 발생부; 및
    상기 제 1 내지 제 3 풀 업 제어 신호에 각각 응답하여 상기 초기 풀 업 구동 전압, 상기 과도 풀 업 구동 전압, 및 상기 정상 풀 업 구동 전압을 순차적으로 상기 풀 업 구동 노드로 제공하고, 상기 풀 다운 제어 신호에 응답하여 상기 정상 풀 다운 구동 전압을 상기 풀 다운 구동 노드로 제공하는 구동부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 구동 제어 신호 발생부는 상기 감지 증폭 인에이블 신호를 지연시킨 신호와 상기 감지 증폭 인에이블 신호를 조합하여 상기 감지 증폭 인에이블 신호의 인에이블 구간 내에 소정 시간 간격을 두고 순차적으로 인에이블되는 제 1 내지 제 3 풀 업 제어 신호와, 상기 감지 증폭 인에이블 신호에 대응되는 인에이블 구간을 갖는 상기 풀 다운 제어 신호를 발생함을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 구동 제어 신호 발생부는 상기 감지 증폭 인에이블 신호가 인에이블될 때 인에이블되는 상기 제 1 풀 업 제어 신호, 상기 제 1 풀 업 제어 신호가 디스에이블될 때 인에이블되는 제 2 풀 업 제어 신호, 및 상기 제 2 풀 업 제어 신호가 디스에이블될 때 인에이블되고 상기 감지 증폭 인에이블 신호가 디스에이블될 때 디스에이블되는 제 3 풀 업 제어 신호를 발생함을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 구동부는,
    상기 제 1 풀 업 제어 신호에 응답하여 초기 풀 업 구동 전압을 상기 풀 업 구동 노드로 제공하는 제 1 풀 업 트랜지스터;
    상기 제 2 풀 업 제어 신호에 응답하여 과도 풀 업 구동 전압을 상기 풀 업 구동 노드로 제공하는 제 2 풀 업 트랜지스터;
    상기 제 3 풀 업 제어 신호에 응답하여 정상 풀 업 구동 전압을 상기 풀 업 구동 노드로 제공하는 제 3 풀 업 트랜지스터; 및
    상기 풀 다운 제어 신호에 응답하여 정상 풀 다운 구동 전압을 상기 풀 다운 구동 노드로 제공하는 풀 다운 트랜지스터;를 포함함을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 구동부는 상기 제 1 풀 업 트랜지스터에 의해 상기 풀 업 구동 노드가 상기 풀 업 구동 전압 레벨로 상승할 때 상기 상승 기울기를 조절하는 기울기 조절부를 더 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 기울기 조절부는,
    상기 제 1 풀 업 트랜지스터의 게이트에 연결되는 제 1 저항; 및
    상기 제 1 풀 업 트랜지스터와 상기 풀 업 구동 노드 사이에 연결되는 제 2 저항;을 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 소정 전압을 분배하여 비트라인 쌍의 프리차지 전압과 정상 풀 업 구동 전압 사이의 레벨을 갖는 최소한 하나의 초기 풀 업 구동 전압을 생성하는 초기 풀 업 구동 전압 생성부;
    상기 비트라인 쌍의 차지 쉐어링 이후 상기 초기 풀 업 구동 전압, 상기 정상 풀 업 구동 전압보다 높은 레벨의 과도 풀 업 구동 전압, 및 상기 정상 풀 업 구동 전압을 순차적으로 풀 업 구동 노드로 제공하고, 정상 풀 다운 구동 전압을 풀 다운 구동 노드로 제공하는 구동부; 및
    상기 풀 업 구동 노드로 제공되는 전압들과 상기 풀 다운 구동 노드로 제공되는 전압으로써 상기 비트라인 쌍의 전위차를 감지 증폭하는 감지 증폭기;를 포함함을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 초기 풀 업 구동 전압 생성부는 상기 정상 풀 업 구동 전압단과 상기 프리차지 전압단 사이에 직렬 연결되는 다수의 분배 소자를 포함함을 특징으로 하는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 구동부는 상기 초기 풀 업 구동 전압 생성부에서 상기 초기 풀 업 구동 전압이 둘 이상 생성되어 제공되는 경우, 상기 초기 풀 업 구동 전압들을 낮은 레벨부터 높은 레벨 순으로 순차적으로 상기 풀 업 구동 노드로 제공함을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 구동부는 상기 초기 풀 업 구동 전압을 상기 풀 업 구동 노드로 제공할 때 상기 풀 업 구동 노드의 상승 기울기를 조절하는 기울기 조절부를 더 포함함을 특징으로 하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 기울기 조절부는 상기 초기 풀 업 구동 전압이 공급되는 노드에 연결되는 저항을 포함함을 특징으로 하는 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 정상 풀 업 구동 전압은 코어 전압이고, 상기 프리차지 전압은 1/2 코어 전압이며, 상기 과도 풀 업 구동 전압은 외부 전원 전압임을 특징으로 하는 반도체 메모리 장치.
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