KR20060075002A - 반도체메모리소자 - Google Patents

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KR20060075002A
KR20060075002A KR1020040113546A KR20040113546A KR20060075002A KR 20060075002 A KR20060075002 A KR 20060075002A KR 1020040113546 A KR1020040113546 A KR 1020040113546A KR 20040113546 A KR20040113546 A KR 20040113546A KR 20060075002 A KR20060075002 A KR 20060075002A
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이상희
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Abstract

본 발명은 소모전력의 증가없이 래치업 현상을 방지하며, tRCD를 향상시키는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 데이터를 저장하기 위한 단위메모리셀어레이; 상기 단위메모리셀어레이의 데이터가 인가된 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기 블록; 외부전압을 인가받아 클램핑전압을 생성하기 위한 클램핑전압 생성수단; 상기 클램핑전압을 인가받아 상기 비트라인 쌍을 프리차지 시키기 위한 균등화신호를 생성하여 상기 비트라인 감지증폭기 블록에 인가하기 위한 균등화신호 생성수단; 오버드라이빙신호에 응답하여 상기 외부전압을 노말전압 공급단에 연결시키기 위한 오버 드라이빙수단; 상기 노말전압 공급단에 걸린 전압을 비트라인 감지증폭기의 제1 구동전원라인에 공급하기 위한 제1 구동전원 공급수단; 비트라인 감지증폭기의 제2 구동전원라인에 제1 전원전압을 공급하기 위한 제2 구동전원 공급수단; 및 상기 비트라인 감지증폭기의 제1 및 제2 구동전원라인을 프리차지 시키기 위한 구동전원라인 프리차지수단을 구비하는 반도체메모리소자를 제공한다.
소모전력, 오버드라이빙, 클램핑 전압, 면적, 래치업

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 반도체메모리소자의 블록 배치도.
도 2는 종래기술에 따른 반도체메모리소자의 회로도.
도 3은 다른 종래기술에 따른 반도체메모리소자의 회로도.
도 4는 본 발명의 일 실시예에 따른 반도체메모리소자의 회로도.
도 5는 도 4의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
300 : 클램핑전압 생성부
400 : 균등화신호 생성부
500 : 구동전원라인 프리차지부
600 : 오버드라이빙부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 래치업 현상을 제거하고, tRCD를 향상시키기 위한 반도체메모리소자에 관한 것이다.
도 1은 일반적인 반도체메모리소자 내 블록의 배치도로서, 단위메모리셀어레이와, 서브홀과, 비트라인 감지증폭기 블록 어레이와, 워드라인 드라이빙 어레이의 배치를 도시한 도면이다.
도면에 도시된 바와 같이, 반도체메모리소자는 복수의 단위메모리셀을 구비하는 단위메모리셀어레이(1)와, 단위메모리셀어레이(1)의 상위 및 하위에 위치하여 데이터를 감지 및 증폭하기 위한 비트라인 감지증폭기 블록 어레이(2, 3)와, 단위메모리셀어레이(1)의 좌측 및 우측에 위치하여 단위메모리셀어레이을 선택하기 위한 워드라인 드라이빙 어레이(4, 5)와, 비트라인 감지증폭기 블록 어레이(2, 3)와 워드라인 드라이빙 어레이(4, 5)의 교차영역인 서브홀(6, 7, 8, 9)을 구비한다.
그리고 하나의 단위메모리셀어레이는 전술한 바와 같은 동일한 구성을 가지며, 이웃하는 단위메모리셀어레이는 각 워드라인 드라이빙 어레이 및 비트라인 감지증폭기 블록 어레이를 서로 공유한다.
도 2는 종래기술에 따른 반도체메모리소자의 블록 구성도이다.
도 2를 참조하면, 종래기술에 따른 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀(10)과, 단위메모리셀(10)의 데이터가 인가된 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기 블록(20)과, 비트라인 쌍(BL, BLB)을 프리차지 시키기 위한 균등화신호(bleq)를 생성하여 비트라인 감지증폭기 블록(20)에 인가하기 위한 균등화신호 생성부(30)와, 오버드라이빙신호 (ovd)에 응답하여 외부전압(VDD)을 노말전압 공급단에 연결시키기 위한 오버 드라이빙부(40)와, 노말전압 공급단에 걸린 전압을 비트라인 감지증폭기의 제1 구동전원라인(rto)에 공급하기 위한 제1 구동전원 공급부(NM1)와, 비트라인 감지증폭기의 제2 구동전원라인(sb)에 전원전압 VSS를 공급하기 위한 제2 구동전원 공급부(NM2)와, 비트라인 감지증폭기의 제1 및 제2 구동전원라인(rto 및 sb)을 프리차지 시키기 위한 구동전원라인 프리차지부(50)를 구비한다.
균등화신호 생성부(30)는 프리-균등화신호(bleq_pre)를 각각의 게이트 입력으로 가지며 외부전압(VDD)과 전원전압 VSS 사이에 직렬 연결된 PMOS트랜지스터(PM1) 및 NMOS트랜지스터(NM3)로 구현된다. 그리고 PMOS트랜지스터(PM1)는 기판전압으로 전원전압 VPP를 인가받으며, NMOS트랜지스터(NM3)는 기판전압으로 전원전압 VBB를 인가받는다.
한편, 전술한 반도체메모리소자는 비트라인 감지증폭기에 의한 데이터의 초기 감지 시 비트라인 감지증폭기의 제1 구동전원라인(rto)에 노말전압(VCORE)보다 높은 외부전압(VDD)을 인가하므로서, 비트라인 감지증폭기의 감지 및 증폭 시간을 단축시킨다.
간략히 살펴보면, 제1 및 제2 구동전원 공급부(NM1, NM2)가 제1 및 제2 구동전원라인(rto, sb)에 구동전원을 공급하므로서, 비트라인 감지증폭기가 데이터를 감지 및 증폭하게 한다.
특히, 비트라인 감지증폭기의 초기 구동 시 오버드라이빙부(40)는 노말전압 공급단(VCORE)에 외부전압(VDD)을 연결시키므로서, 노말전압 공급단의 전압레벨이 외부전압(VDD)의 레벨을 갖도록 한다. 따라서, 제1 구동전원 공급부(NM1)는 제1 구동전원라인(rto)에 외부전압(VDD)을 공급한다.
이어, 초기 구동 이후에 오버드라이빙부(40)가 비활성화되면 노말전압 공급단은 노말전압(VCORE) 레벨을 유지하게 되므로, 제1 구동전원 공급부(NM1)는 제1 구동전원라인(rto)에 노말전압(VCORE)을 공급하게 된다.
전술한 바와 같이, 비트라인 감지증폭기의 초기 구동 시 제1 구동전원라인을 노말전압 보다 높은 전압레벨을 갖는 외부전압으로 구동하는 것을 오버드라이빙 이라고 한다.
참고적으로, 현재와 같은 DDR II의 로우 파워 반도체메모리소자에서 사용되는 각 전원전압의 레벨을 살펴보면, 외부전압으로는 1.8V을, 단위메모리셀어레이의 논리레벨 '하이'의 데이터를 위한 노말전압으로는 1.6V을 사용한다. 그리고 단위메모리셀어레이의 액세스를 위해 워드라인에 인가되는 전원전압 VPP는 하이 데이터의 전압레벨과 셀 트랜지스터의 문턱전압을 고려되어 3.3V로 사용된다. 비트라인 쌍을 프리차지시키기 위해 사용되는 프리차지전압은 VCORE/2로서, 이는 비트라인 감지증폭기의 제1 및 제2 구동전원라인을 프리차지시킬 때에도 동일하게 사용된다. 전원전압 VBB는 트랜지스터의 기판전압으로서 - 0.8V이다.
또한, 단위메모리셀(10)은 단위메모리셀어레이(1, 도 1 참조)에, 비트라인 감지증폭기블록(20)은 비트라인 감지증폭기 블록 어레이(2, 3 도 1참조)에 배치된다. 그리고 균등화신호 생성부(30)와, 오버 드라이빙부(40)와, 제1 및 제2 구동전원 공급부(NM1, NM2)와, 비트라인 프리차지부(90)는 서브홀(6, 7, 8, 9)에 배치된 다.
한편, 전술한 바와 같은 종래기술에 따른 반도체메모리소자는 초기 파워업 시 래치업 현상이 발생하는 문제점이 발생한다. 이는 전원전압 VPP가 외부전압으로 만들어지기 때문으로, 초기 파워업 시와 같이 전원전압 VPP의 레벨이 안정화되지 않아 외부전압(VDD) 보다 낮아지는 경우, 전원전압 VPP를 기판전압으로 사용하는 균등화신호 생성부 내 PMOS트랜지스터에 순반향 바이어스(forward bias)가 형성되어 래치업 현상이 발생하는 것이다.
따라서, 이와같은 래치업 현상을 방지하기 위해 프리-균등화신호(bleq_pre)가 활성화 시 전원전압 VPP레벨을 갖도록 할 수 있으나, 전원전압 VPP를 사용하게 되면 전력소모가 증가하는 문제가 새롭게 발생한다.
더욱이, 소모되는 전류 Ipp의 약 30%가 균등화신호 생성부에 의한 것이기 때문에, 전원전압 VPP의 사용으로 인한 균등화신호 생성부의 소비전력의 증가는 반도체메모리소자에게 큰 부담이 된다.
도 3은 다른 종래기술에 따른 반도체메모리소자의 블록 구성도로서, 특히, 전력소모의 증가없이 래치업 현상을 방지하는 경우이다.
도 3을 참조하면, 다른 종래기술에 따른 반도체메모리소자는 클램핑전압 생성부(60)를 구비하여 균등화신호 생성부(30)의 구동전원으로 클램핑전압(VDDCLP)을 인가한다. 또한, 비트라인 감지증폭기의 초기 구동 시에는 클램핑전압(VDDCLP)을 인가하기 위한 제1 구동전원 공급부(NM4)와, 초기 이후의 구동 시에는 노말전압(VCORE)을 인가하기 위한 제2 구동전원 공급부(NM5)를 각각 구비한다.
자세히 살펴보면, 균등화신호 생성부(30)는 프리-균등화신호(bleq_pre)를 각각의 게이트 입력으로 가지며 클램핑전압(VDDCLP)과 전원전압 VSS 사이에 직렬 연결된 PMOS트랜지스터(PM2) 및 NMOS트랜지스터(NM6)로 구현되다.
그리고 제1 구동전원 공급부(NM4)는 제1 구동신호(sap1)를 게이트 입력으로 가지며 클램핑전압단(VDDCLP)과 비트라인 감지증폭기의 제1 구동전원라인(rto) 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 구비하며, 제2 구동전원 공급부(NM5)는 제2 구동신호(sap2)를 게이트 입력으로 가지며 노말전압단(VCORE)과 제1 구동전원라인(rto) 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 구비한다.
참고적으로, 다른 종래기술에 따른 반도체메모리소자 내 단위메모리셀어레이 및 비트라인 감지증폭기 블록은 도 2에 도시된 바와 동일하므로, 구체적 언급은 생략하도록 한다.
또한, 클램핑 전압 생성부(60)와, 균등화신호 생성부(30)와, 제1 내지 제3 구동전원 공급부(NM2, NM4, NM5)와, 구동전원라인 프리차지부(50)는 서브홀(6, 7, 8, 9, 도 1참조)에 위치한다.
한편, 전술한 바와 같이 다른 종래기술에 따른 반도체메모리소자는 균등화신호 생성부(30)의 구동전원으로 클램핑전압(VDDCLP)을 인가하므로서, 도 2의 반도체메모리소자에서 발생하던 래치업 현상을 제거한다.
그러나, 다른 종래기술에 따른 반도체메모리소자는 오버드라이빙을 위해 클램핑전압 및 노말전압을 공급하기 위한 공급부를 각각 구별하여 구비하기 때문에, 면적이 정해진 서브홀의 영역 내에 각 제1 및 제2 공급부가 구현되어야 한다. 따라 서, 각 공급부의 싸이즈가 작아져 tRCD가 불리해 진다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 소모전력의 증가없이 래치업 현상을 방지하며, tRCD를 향상시키는 반도체메모리소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀어레이; 상기 단위메모리셀어레이의 데이터가 인가된 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기 블록; 외부전압을 인가받아 클램핑전압을 생성하기 위한 클램핑전압 생성수단; 상기 클램핑전압을 인가받아 상기 비트라인 쌍을 프리차지 시키기 위한 균등화신호를 생성하여 상기 비트라인 감지증폭기 블록에 인가하기 위한 균등화신호 생성수단; 오버드라이빙신호에 응답하여 상기 외부전압을 노말전압 공급단에 연결시키기 위한 오버 드라이빙수단; 상기 노말전압 공급단에 걸린 전압을 비트라인 감지증폭기의 제1 구동전원라인에 공급하기 위한 제1 구동전원 공급수단; 비트라인 감지증폭기의 제2 구동전원라인에 제1 전원전압을 공급하기 위한 제2 구동전원 공급수단; 및 상기 비트라인 감지증폭기의 제1 및 제2 구동전원라인을 프리차지 시키기 위한 구동전원라인 프리차지수단을 구비하는 반도체메모리소자를 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체메모리소자의 회로도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀(100)과, 단위메모리셀(100)의 데이터가 인가된 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기 블록(200)과, 외부전압(VDD)을 인가받아 클램핑전압(VDDCLP)을 생성하기 위한 클램핑전압 생성부(300)와, 클램핑전압(VDDCLP)을 인가받아 비트라인 쌍(BL, BLB)을 프리차지 시키기 위한 균등화신호(bleq)를 생성하여 비트라인 감지증폭기 블록(200)에 인가하기 위한 균등화신호 생성부(400)와, 오버드라이빙신호(ovd)에 응답하여 외부전압(VDD)을 노말전압 공급단에 연결시키기 위한 오버 드라이빙부(600)와, 노말전압 공급단에 걸린 전압을 비트라인 감지증폭기의 제1 구동전원라인(rto)에 공급하기 위한 제1 구동전원 공급부(NM8)와, 비트라인 감지증폭기의 제2 구동전원라인(sb)에 전원전압 VSS를 공급하기 위한 제2 구동전원 공급부(NM9)와, 비트라인 감지증폭기의 제1 및 제2 구동전원라인(rto 및 sb)을 프리차지 시키기 위한 구동전원라인 프리차지부(500)를 구비한다.
그리고 클램핑전압 생성부는 전원전압 VPP를 게이트 입력으로 가지며 외부전압과 클램핑전압 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM10)를 구비한 다.
균등화신호 생성부(400)는 프리-균등화신호(bleq_pre)를 각각의 게이트 입력으로 가지며 클램핑전압(VDDCLP)과 전원전압 VSS 사이에 직렬 연결된 PMOS트랜지스터(PM3) 및 NMOS트랜지스터(NM7)를 구비한다.
제1 구동전원 공급부(NM8)는 제1 구동신호(sap)를 게이트 입력으로 가지며 노말전압 공급단과 제1 구동전원 라인(rto) 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터를 구비한다.
제2 구동전원 공급부(NM9)는 제2 구동신호(san)를 게이트 입력으로 가지며 제2 구동전원 라인(sb)과 전원전압 VSS 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM9)를 구비한다.
참고적으로, 전술한 본 발명의 일 실시예에 따른 반도체메모리소자는 비트라인 감지증폭기를 상위 및 하위에 인접한 단위메모리셀어레이이 공유하게 된다. 따라서, 액티브 커맨드 및 로우 어드레스가 인가되면, 해당 단위메모리셀어레이에 의해서만 비트라인 감지증폭기가 점유되도록 비트라인 분리신호(bish, bisl)가 인가된다.
또한, 단위메모리셀(100)은 단위메모리셀어레이(1, 도 1 참조)에, 비트라인 감지증폭기블록(200)은 비트라인 감지증폭기 블록 어레이(2, 3 도 1참조)에 배치된다. 그리고 클램핑전압 생성부(300)와, 균등화신호 생성부(400)와, 오버 드라이빙부(600)와, 제1 및 제2 구동전원 공급부(NM8, NM9)와, 비트라인 프리차지부(90)는 서브홀(6, 7, 8, 9)에 배치된다.
도 5는 도 4의 반도체메모리소자의 동작파형도로서, 이를 참조하여 단위메모리셀어레이을 액세스하는 과정에 따른 동작을 살펴보도록 한다.
먼저, 액티브 커맨드 및 로우 어드레스가 인가되면, 해당 단위메모리셀어레이만이 비트라인 감지증폭기를 점유하도록 비트라인 분리신호(bis)가 비활성화된다. 또한, 균등화신호 생성부(400)가 균등화신호(bleq)를 비활성화시키므로서, 비트라인 쌍(BL, BLB)에 프리차지 전압(VBLP)이 공급되지 않도록 하여 데이터의 인가를 준비한다.
이어, 액티브 커맨드에 의해 해당 워드라인(WL)이 활성화되면, 단위메모리셀(100)의 데이터가 비트라인 쌍(BL, BLB)에 미세전압으로 유입된다.
이어, 제1 및 제2 구동신호(sap, san)가 활성화되므로, 제1 및 제2 구동전원 공급부(NM8, NM9)가 비트라인 감지증폭기의 제1 및 제2 구동전원라인(rto 및 sb)에 전압을 인가시킨다. 따라서, 비트라인 감지증폭기가 액티브되어 비트라인 쌍(BL, BLB)의 전압레벨 차이를 감지하여 증폭한다.
이때, 비트라인 감지증폭기의 초기 구동 시, 오버드라이빙부(600)는 오버드라이빙신호(ovd)의 활성화에 응답하여 노말전압 공급단에 외부전압(VDD)을 인가하여, 제1 구동전원 공급부(600)가 제1 구동전원라인(rto)에 충분한 전류를 공급하도록 하므로서, 오버드라이빙이 이뤄지도록 한다. 이후, 오버드라이빙신호(ovd)가 비활성화면, 오버드라이빙부(600)가 노말전압 공급단에 외부전압을 공급하지 않으므로, 제1 구동전원 공급부(NM9)는 노말전압 공급단에 인가되는 노말전압(VCORE)으로 제1 구동전원라인(rto)을 구동한다.
이후, 프리차지 커맨드가 인가되어 해당 워드라인(WL)이 비활성화된다.
균등화신호 생성부(400)가 균등화신호(bleq)를 활성화시키므로 비트라인 감지증폭기 블록(200)이 이에 응답하여 비트라인 쌍(BL, BLB)을 프리차지 시키며, 구동전원라인 프리차지부(500)가 비트라인 감지증폭기의 제1 및 제2 구동전원라인(rto 및 sb)을 프리차지 시킨다.
그리고 비트라인 분리신호(bis)가 활성화되어, 이웃한 단위메모리셀(100)이 비트라인 감지증폭기 블록(200)을 서로 공유하도록 한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체메모리소자는 균등화신호 생성부(400)의 구동전원으로 클램핑전압(VDDCLP)을 사용하므로, 종래 초기 파워-업 시 전원전압 VPP의 레벨이 외부전압 VDD보다 상승하여 발생하던 래치업 현상을, 소모전력의 증가없이 방지한다.
또한, 반도체메모리소자는 비트라인 감지증폭기의 제1 및 제2 구동전원라인을 노말전압 공급단에 걸린전압과, 전원전압 VSS로 구동하기 위한 각 제1 및 제2 구동전원 공급부를 구비하는데, 특히, 오버드라이빙부를 통해 노말전압 공급단에 외부전압이 인가되도록 하여 비트라인 감지증폭기의 초기 구동 시 오버드라이빙을 수행한다.
이와같이 본 발명에 따른 반도체메모리소자는 클램핑전압을 사용하여 래치업 현상을 방지할 뿐 아니라, 소모전류 Ipp 역시도 줄여 소모전력을 30% 줄인다. 그리고 비트라인 감지증폭기의 초기 구동 시 액티브되는 오버드라이빙부를 통해 노말전압 공급단에 외부전압을 인가하므로, 구현 시 면적이 제한이 큰 서브홀에 배치되어 도 원하는 정도의 싸이즈를 얻을 수 있어 tRCD의 향상 시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 클램핑전압의 사용을 통해 소모전력의 증가없이 초기 파워업 시 발생하는 래치업 현상을 제거하며, 노말전압 공급단에 외부전압을 인가하는 오버드라이빙 방식을 사용하여 tRCD를 향상시킨다.

Claims (4)

  1. 데이터를 저장하기 위한 단위메모리셀어레이;
    상기 단위메모리셀어레이의 데이터가 인가된 비트라인 쌍의 전압레벨 차이를 감지 및 증폭하기 위한 비트라인 감지증폭기 블록;
    외부전압을 인가받아 클램핑전압을 생성하기 위한 클램핑전압 생성수단;
    상기 클램핑전압을 인가받아 상기 비트라인 쌍을 프리차지 시키기 위한 균등화신호를 생성하여 상기 비트라인 감지증폭기 블록에 인가하기 위한 균등화신호 생성수단;
    오버드라이빙신호에 응답하여 상기 외부전압을 노말전압 공급단에 연결시키기 위한 오버 드라이빙수단;
    상기 노말전압 공급단에 걸린 전압을 비트라인 감지증폭기의 제1 구동전원라인에 공급하기 위한 제1 구동전원 공급수단;
    비트라인 감지증폭기의 제2 구동전원라인에 제1 전원전압을 공급하기 위한 제2 구동전원 공급수단; 및
    상기 비트라인 감지증폭기의 제1 및 제2 구동전원라인을 프리차지 시키기 위한 구동전원라인 프리차지수단
    을 구비하는 반도체메모리소자.
  2. 제1항에 있어서,
    상기 클램핑전압 생성수단은,
    제2 전원전압을 게이트 입력으로 가지며 상기 외부전압과 상기 클램핑전압 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  3. 제2항에 있어서,
    상기 균등화신호 생성수단은,
    프리-균등화신호를 각각의 게이트 입력으로 가지며 상기 클램핑전압과 상기 제1 전원전압 사이에 직렬 연결된 제1 PMOS트랜지스터 및 제2 NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
  4. 제3항에 있어서,
    상기 제1 구동전원 공급수단,
    제1 구동신호를 게이트 입력으로 가지며 상기 노말전압 공급단과 상기 제1 구동전원 라인 사이에 드레인-소스 경로를 갖는 제3 NMOS트랜지스터
    를 구비하는 것을 특징으로 하는 반도체메모리소자.
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