KR20110131722A - 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치 - Google Patents

비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

제 1 센스앰프 인에이블 신호 및 제 2 센스앰프 인에이블 신호에 따라 비트라인 센스앰프를 구동하는 비트라인 센스앰프 제어 회로로서, 컬럼 선택 제어신호에 응답하여 상기 비트라인 센스앰프를 구동하는 구동력이 가변되는 비트라인 센스앰프 제어 회로를 제공한다.

Description

비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치{Control Circuit for Bit-line Sense Amplifier and Semiconductor Memory Apparatus Having the Same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 DRAM은 메모리 셀의 정보를 리드(read)하거나 메모리 셀에 정보를 라이트(write)할 때, 리드 또는 라이트하고자 하는 데이터의 전하량을 충분히 증폭시켜 주기 위해 비트라인 센스앰프를 사용한다. 아울러, 반도체 메모리 장치의 고집적화를 위해 하나의 비트라인 센스앰프에서 리드와 라이트 동작이 모두 수행되도록 설계된다.
도 1은 일반적인 비트라인 센스앰프 및 이를 위한 제어 회로의 구성도이다.
비트라인 센스앰프(10)는 비트라인 쌍(BL/BLB) 간에 접속되는 래치 형태로 구성할 수 있으며, 비트라인 센스앰프 제어 회로(12)로부터 출력되는 센스앰프 전원 신호(RTO, SB)를 전원 소스로 하여, 비트라인 쌍(BL/BLB)의 전압 레벨을 증폭한다.
비트라인 센스앰프 제어 회로(12)는 제 1 센스앰프 인에이블 신호(SAP) 및 제 2 센스앰프 인에이블 신호(SAN)에 응답하여, 센스앰프 전원 신호(RTO, SB)를 생성하는 센스앰프 드라이버(121)를 포함한다.
아울러, 센스앰프 드라이버(121)는 소스 단자가 코어전압 공급단자(VCORE)에 접속되고 제 1 센스앰프 인에이블 신호(SAP)에 의해 구동되며, 드레인 단자를 통해 센스앰프 제 1 파워라인 신호(RTO)를 출력하는 제 1 드라이버(P1)와, 소스 단자가 접지단자(VSS)에 접속되고 제 2 센스앰프 인에이블 신호(SAN)에 의해 구동되며, 드레인 단자를 통해 센스앰프 제 2 파워라인 신호(SB)를 출력하는 제 2 드라이버(N1)를 포함한다.
메모리 셀에 대한 리드 동작시에는 비트라인 센스앰프(10)에서 센싱한 데이터를 메인 앰프(미도시)로 전달하여야 한다. 이때, 데이터 라인에 의한 부하가 크기 때문에, 센스앰프에서 센싱한 정보를 잃지 않도록 하기 위해 비트라인 센스앰프(10)의 래치 능력이 강해야 한다. 또한, 데이터 라인에 충분한 차지를 갖는 정보를 실어주기 위해서는 비트라인 센스앰프(10)의 구동력이 강해야 한다.
반면, 라이트 동작시에는 비트라인 센스앰프(10)의 래치 능력이 너무 강하면, 라이트 동작에 긴 시간이 소요될 수 있다. 예를 들어, 라이트하고자 하는 데이터가 비트라인 센스앰프(10)에 현재 저장되어 있는 데이터와 반대의 레벨을 가질 수 있으며, 이 경우 데이터 레벨을 토글하여야 하므로 많은 시간이 요구되는 것이다.
결국, 리드 동작시에는 강한 래치 능력과 구동 능력이 요구되며, 라이트 동작시에는 적절한 래치 능력을 구비하는 비트라인 센스앰프가 요구된다.
본 발명은 반도체 메모리 장치의 동작 모드에 따라 비트라인 센스앰프의 구동력을 제어할 수 있는 비트라인 센스앰프 제어 회로를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 리드 동작시에는 비트라인 센스앰프의 구동력을 높이고, 라이트 동작시에는 비트라인 센스앰프의 구동력을 낮추어 데이터 리드/라이트 효율을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 비트라인 센스앰프 제어 회로는 제 1 센스앰프 인에이블 신호 및 제 2 센스앰프 인에이블 신호에 따라 비트라인 센스앰프를 구동하는 비트라인 센스앰프 제어 회로로서, 컬럼 선택 제어신호에 응답하여 상기 비트라인 센스앰프를 구동하는 구동력이 가변된다.
아울러, 본 발명의 다른 실시예에 의한 비트라인 센스앰프 제어 회로는 센스앰프 인에이블 신호 및 컬럼 선택 제어신호에 응답하여, 제 1 내지 제 4 센스앰프 구동신호를 출력하는 구동 제어신호 생성부; 및 상기 제 1 및 제 2 센스앰프 구동신호에 응답하여 센스앰프 제 1 파워라인 신호를 생성하고, 상기 제 3 및 제 4 센스앰프 구동신호에 응답하여 센스앰프 제 2 파워라인 신호를 생성하는 비트라인 센스앰프 드라이버;를 포함한다.
한편, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 복수의 워드라인 및 복수의 비트라인 간에 접속된 복수의 메모리 셀을 포함하는 셀 어레이; 비트라인 쌍에 접속되어 상기 메모리 셀의 데이터를 리드하거나, 상기 메모리 셀에 데이터를 라이트하는 비트라인 센스앰프; 및 제 1 센스앰프 인에이블 신호 및 제 2 센스앰프 인에이블 신호에 따라 구동되며, 컬럼 선택 제어신호에 응답하여 구동력이 결정되는 센스앰프 제 1 파워라인 신호 및 센스앰프 제 2 파워라인 신호를 생성하여 상기 비트라인 센스앰프로 제공하는 비트라인 센스앰프 제어 회로;를 포함한다.
아울러, 본 발명의 일 실시예에 의한 비트라인 센스앰프 제어 방법은 동작 모드를 판별하는 단계; 제 1 동작 모드시 센스앰프 제 1 파워라인 신호를 생성하기 위한 제 1 및 제 2 센스앰프 구동신호와, 센스앰프 제 2 파워라인 신호를 생성하기 위한 제 3 및 제 4 센스앰프 구동신호를 모두 인에이블하는 단계; 및 제 2 동작 모드시 상기 센스앰프 제 1 파워라인 신호를 생성하기 위한 제 1 및 제 2 센스앰프 구동신호 중 어느 하나와, 상기 센스앰프 제 2 파워라인 신호를 생성하기 위한 제 3 및 제 4 센스앰프 구동신호 중 어느 하나를 인에이블하는 단계;를 포함한다.
한편, 본 발명의 다른 실시예에 의한 비트라인 센스앰프 제어 방법은 제 1 및 제 2 센스앰프 인에이블 신호와, 컬럼 선택 제어신호에 응답하여 제 1 및 제 2 센스앰프 구동신호와 제 3 및 제 4 센스앰프 구동신호를 생성하는 단계; 및 상기 컬럼 선택 제어신호가 제 1 레벨이 되는 경우, 상기 제 1 및 제 2 센스앰프 구동신호 중 어느 하나와, 상기 제 3 및 제 4 센스앰프 구동신호 중 어느 하나를 인에이블하는 단계;를 포함한다.
본 발명에 의하면, 리드 모드 및 라이트 모드에 따라 센스앰프의 구동력을 가변시킬 수 있다.
즉, 동작 모드에 따라 센스앰프 드라이버로부터 출력되는 센스앰프의 소스 전원을 제어함으로써, 리드 모드에서는 강한 구동력으로 센스앰프를 구동하고, 라이트 모드에서는 약한 구동력으로 센스앰프를 구동한다. 따라서, 데이터 토글이 필요한 라이트 동작시 고속으로 데이터를 기록할 수 있어, 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 일반적인 비트라인 센스앰프 및 이를 위한 제어 회로의 구성도,
도 2는 본 발명의 일 실시예에 의한 비트라인 센스앰프 제어 회로의 구성도,
도 3은 도 2에 도시한 컬럼 선택 제어신호 생성부의 일 예시도,
도 4는 도 2에 도시한 구동 제어신호 생성부의 일 예시도,
도 5는 도 2에 도시한 비트라인 센스앰프 드라이버의 일 예시도,
도 6은 본 발명에 의한 비트라인 센스앰프 제어 회로를 이용한 리드 및 라이트 동작을 설명하기 위한 타이밍도,
도 7은 도 6에 도시한 타이밍도 중 라이트 동작시 비트라인의 전위 변화를 설명하기 위한 타이밍도,
도 8은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 2는 본 발명의 일 실시예에 의한 비트라인 센스앰프 제어 회로의 구성도이다.
도 2에 도시한 것과 같이, 본 발명의 일 실시예에 의한 비트라인 센스앰프 제어 회로(100)는 리드 명령(RD)과 컬럼 선택 신호(YS)에 응답하여 컬럼 선택 제어신호(YS_N)를 생성하는 컬럼 선택 제어신호 생성부(105), 센스앰프 인에이블 신호(SAP, SAN) 및 컬럼 선택 제어신호(YS_N)에 응답하여, 제 1 및 제 2 센스앰프 구동신호(SAPWEAK, SAPSTRONG)와, 제 3 및 제 4 센스앰프 구동신호(SANWEAK, SANSTRONG)를 출력하는 구동 제어신호 생성부(110) 및 구동 제어신호 생성부(110)로부터 생성된 제 1 및 제 2 센스앰프 구동신호(SAPWEAK, SAPSTRONG)와 제 3 및 제 4 센스앰프 구동신호(SANWEAK, SANSTRONG)에 따라 센스앰프 제 1 파워라인 신호(RTO) 및 센스앰프 제 2 파워라인 신호(SB)로 구성되는 센스앰프 전원 신호를 출력하는 비트라인 센스앰프 드라이버(120)를 포함한다.
보다 구체적으로, 리드 동작시 컬럼 선택 제어신호(YS_N)는 디스에이블되며, 구동 제어신호 생성부(110)는 제 1 및 제 2 센스앰프 구동신호(SAPWEAK, SAPSTRONG)와 제 3 및 제 4 센스앰프 구동신호(SANWEAK, SANSTRONG)를 모두 인에이블시킨다. 이에 따라, 비트라인 센스앰프 드라이버(120)는 강한 구동력으로 센스앰프 제 1 파워라인 신호(RTO) 및 센스앰프 제 2 파워라인 신호(SB)를 생성하게 된다.
반면, 컬럼 선택 제어신호(YS_N)가 인에이블되는 라이트 동작시에는 구동 제어신호 생성부(110)로부터 출력되는 제 1 및 제 2 센스앰프 구동신호(SAPWEAK, SAPSTRONG) 중 어느 하나, 제 3 및 제 4 센스앰프 구동신호(SANWEAK, SANSTRONG) 중 어느 하나만을 인에이블시킨다. 따라서, 비트라인 센스앰프 드라이버(120)는 상대적으로 낮은 구동력을 갖게 된다.
도 3은 도 2에 도시한 컬럼 선택 제어신호 생성부의 일 예시도이다.
도시한 것과 같이, 컬럼 선택 제어신호 생성부(105)는 리드 명령(RD)과 컬럼 선택 신호(YS)에 응답하여 리드 동작시에는 컬럼 선택 제어신호(YS_N)가 로우 레벨이 되도록 하고, 라이트 동작시에는 컬럼 선택 제어신호(YS_N)가 하이 레벨이 되도록 하는 논리소자(116)를 포함하여 구성할 수 있다. 아울러, 논리소자(116)는 예를 들어 낸드(NAND) 게이트를 이용할 수 있다.
도 4은 도 2에 도시한 구동 제어신호 생성부의 일 예시도이다.
도 4를 참조하면, 구동 제어신호 생성부(110)는 제 1 센스앰프 인에이블 신호(SAP)를 제 1 센스앰프 구동신호(SAPWEAK)로 출력하는 한편, 제 2 센스앰프 인에이블 신호(SAN)를 제 3 센스앰프 구동신호(SANWEAK)로 출력한다.
아울러, 구동 제어신호 생성부(110)는 제 1 센스앰프 인에이블 신호(SAP)와 컬럼 선택 제어신호(YS_N)에 응답하여 컬럼 선택 제어신호(YS_N)의 레벨에 따라 인에이블 여부가 결정되는 제 2 센스앰프 구동신호(SAPSTRONG)를 생성하는 제 1 논리소자(112)와, 제 2 센스앰프 인에이블 신호(SAN)와 컬럼 선택 제어신호(YS_N)의 반전신호에 응답하여 컬럼 선택 제어신호(YS_N)의 레벨에 따라 인에이블 여부가 결정되는 제 4 센스앰프 구동신호(SANSTRONG)를 생성하는 제 2 논리소자(114)를 포함한다.
본 발명의 일 실시예에서, 제 1 논리소자(112)는 OR 게이트로 구성할 수 있으며, 이 경우 비트라인 센스앰프가 리드 동작을 수행할 때, 즉 컬럼 선택 제어신호(YS_N)가 로우 레벨이 되는 경우 제 2 센스앰프 구동신호(SAPSTRONG)는 로우 레벨로 인에이블된다. 이와 달리, 비트라인 센스앰프가 라이트 동작을 수행할 때에는 컬럼 선택 제어신호(YS_N)가 하이 레벨이 되어 제 1 논리소자(112)로부터 출력되는 제 2 센스앰프 구동신호(SAPSTRONG)는 하이 레벨로 디스에이블된다.
아울러, 제 2 논리소자(114)는 AND 게이트로 구성할 수 있다. 비트라인 센스앰프의 리드 동작시, 컬럼 선택 제어신호(YS_N)의 반전신호는 하이 레벨이 되며, 따라서 제 4 센스앰프 구동신호(SANSTRONG)는 하이 레벨로 인에이블된다. 반면, 비트라인 센스앰프의 라이트 동작시에는 컬럼 선택 제어신호(YS_N)의 반전신호가 로우 레벨이 되어, 제 4 센스앰프 구동신호(SANSTRONG)는 로우 레벨로 디스에이블된다.
도 5는 도 2에 도시한 비트라인 센스앰프 드라이버의 일 예시도이다.
도 5를 참조하면, 비트라인 센스앰프 드라이버(120)는 제 1 센스앰프 구동신호(SAPWEAK) 및 제 2 센스앰프 구동신호(SAPSTRONG)에 따라 구동되어, 코어전압(VCORE)을 센스앰프 제 1 파워라인 신호(RTO)로서 출력하는 제 1 드라이버(122)와, 제 3 센스앰프 구동신호(SANWEAK) 및 제 4 센스앰프 구동신호(SANSTRONG)에 따라 구동되어, 접지전압(VSS)을 센스앰프 제 2 파워라인 신호(SB)로서 출력하는 제 2 드라이버(124)를 포함한다. 본 실시예에서는 제 1 드라이버(122)에 공급되는 전압을 코어전압(VCORE)으로 예시하였으나 이에 한정되는 것은 아니며, 전원전압(VDD)과 같은 외부 전압을 인가하는 것도 가능하다. 마찬가지로, 제 2 드라이버(124)로 접지전압(VSS)이 인가되는 것을 예로 들었으나 이에 한정되는 것은 아니며, 네거티브 전압, 기판 바이어스 전압을 인가하는 것도 가능함은 물론이다.
보다 구체적으로, 제 1 드라이버(122)는 소스 단자가 코어전압 공급단자(VCORE)에 접속되고 드레인 단자가 센스앰프 제 1 파워라인 신호(RTO) 출력 단자에 접속되며, 제 1 센스앰프 구동신호(SAPWEAK)에 의해 구동되는 제 1 스위칭 소자(P11)와, 소스 단자가 코어전압 공급단자(VCORE)에 접속되고 드레인 단자가 센스앰프 제 1 파워라인 신호(RTO) 출력 단자에 접속되며, 제 2 센스앰프 구동신호(SAPSTRONG)에 의해 구동되는 제 2 스위칭 소자(P12)를 포함하도록 구성된다.
그리고, 제 2 드라이버(124)는 소스 단자가 접지단자(VSS)에 접속되고 드레인 단자가 센스앰프 제 2 파워라인 신호(SB) 출력 단자에 접속되며, 제 3 센스앰프 구동신호(SANWEAK)에 의해 구동되는 제 3 스위칭 소자(N11) 및 소스 단자가 접지단자(VSS)에 접속되고 드레인 단자가 센스앰프 제 2 파워라인 신호(SB) 출력 단자에 접속되며, 제 4 센스앰프 구동신호(SANSTRONG)에 의해 구동되는 제 4 스위칭 소자(N12)를 포함하도록 구성된다.
따라서, 비트라인 센스앰프의 리드 동작시 즉, 도 4에 도시한 제 1 센스앰프 인에이블 신호(SAP)가 로우 레벨로 인에이블되고 제 2 센스앰프 인에이블 신호(SAN)가 하이 레벨로 인에이블되며, 컬럼 선택 제어신호(YS_N)가 로우 레벨이 때에는 제 1 센스앰프 구동신호(SAPWEAK) 및 제 2 센스앰프 구동신호(SAPSTRONG)가 모두 로우 레벨이 되고, 도 5에 도시한 제 1 및 제 2 스위칭 소자(P11, P12)가 턴온된다. 아울러, 제 3 센스앰프 구동신호(SANWEAK) 및 제 4 센스앰프 구동신호(SANSTRONG)는 모두 하이 레벨이 되어 도 5에 도시한 제 3 및 제 4 스위칭 소자(N11, N12)가 모두 턴온된다. 결국, 비트라인 센스앰프 드라이버(120)는 강한 구동력으로 동작하여, 센스앰프 제 1 파워라인 신호(RTO) 및 센스앰프 제 2 파워라인 신호(SB)를 강한 구동력으로 공급할 수 있다.
반면, 비트라인 센스앰프의 라이트 동작시에는 컬럼 선택 제어신호(YS_N)가 하이 레벨이 된다. 따라서, 제 1 센스앰프 구동신호(SAPWEAK)가 로우 레벨이 되는 한편, 제 2 센스앰프 구동신호(SAPSTRONG)가 하이 레벨이 되어, 도 5에 도시한 제 1 스위칭 소자(P11)만이 턴온된다. 그리고, 제 3 센스앰프 구동신호(SANWEAK)는 하이 레벨이 되는 반면, 제 4 센스앰프 구동신호(SANSTRONG)는 로우 레벨이 되어, 제 3 스위칭 소자(N11)만이 턴온된다. 따라서, 센스앰프 제 1 파워라인 신호(RTO) 및 센스앰프 제 2 파워라인 신호(SB)을 공급하는 구동력은 리드 동작에 비하여 상대적으로 약하게 된다.
결국, 리드 동작시에는 비트라인 센스앰프가 강한 래치 능력을 갖게 되고, 라이트 동작시에는 래치 능력이 약화되어, 기록할 데이터의 레벨이 반전되는 경우 보다 짧은 시간 내에 센스앰프의 데이터를 변경할 수 있다.
도 6은 본 발명에 의한 비트라인 센스앰프 제어 회로를 이용한 리드 및 라이트 동작을 설명하기 위한 타이밍도이다.
리드 또는 라이트 동작을 개시하기 전, 비트라인 쌍(BL, BLB)은 프리차지 전압(VPC)을 갖는다. 그리고, 리드 명령이 인에이블됨에 따라 비트라인 이퀄라이즈 신호(미도시)가 디스에이블되고 워드라인 선택신호(WL)가 인에이블되면 비트라인 쌍(BL, BLB)에 차지 쉐어링(charge sharing)이 개시된다.
비트라인 센싱은 메모리 셀에 의해 비트라인 쌍에 쉐어링된 전하량을 센싱하는 것으로, 이를 위해서는 비트라인 쌍(BL, BLB)에 인가된 전압을 증폭시켜야 한다. 이를 위해, 컬럼 선택 제어신호(YS_N)가 로우 레벨로 생성되어 제 1 및 제 2 센스앰프 인에이블 신호(SAP, SAN)가 각각 로우 레벨 및 하이 레벨로 인에이블된다. 결국, 제 1 시점(T1)에서 본 발명의 구동 제어신호 생성부(110)로부터 출력되는 제 1 및 제 2 센스앰프 구동신호(SAPWEAK, SAPSTRONG)는 로우 레벨로, 제 3 및 제 4 센스앰프 구동신호(SANWEAK, SANSTRONG)는 하이 레벨로 인에이블되어, 비트라인 센스앰프가 강한 래치 능력으로 데이터를 저장하게 된다.
비트라인 센싱 동작이 완료된 후, 리드 명령(RD)이 디스에이블되어 컬럼 선택 제어신호(YS_N)가 하이 레벨이 되면(T2), 라이트하고자 하는 데이터를 증폭하여 비트라인 센스앰프에 저장하여야 하는데, 이 때, 구동 제어신호 생성부(110)로부터 출력되는 제 1 센스앰프 구동신호(SAPWEAK)는 로우 레벨로 인에이블되는 한편, 제 2 센스앰프 구동신호(SAPSTRONG)는 하이 레벨로 디스에이블된다. 아울러, 제 3 센스앰프 구동신호(SANWEAK)는 하이 레벨로 인에이블되는 반면, 제 4 센스앰프 구동신호(SANSTRONG)는 로우 레벨로 디스에이블된다.
이러한 상태는 컬럼 선택 제어신호(YS_N)가 로우 레벨이 될 때(T3)까지 유지되며, 이후 비트라인 쌍(BL, BLB)에 기록하고자 하는 데이터의 레벨에 따른 전하량이 차지된다.
데이터를 라이트하기 전 비트라인 센스앰프에 예를 들어 하이 레벨의 데이터가 저장되어 있고, 이러한 상태에서 로우 레벨의 데이터를 저장하고자 하는 경우, 비트라인 쌍(BL, BLB)의 레벨은 반전되어야 한다.
비트라인 센스앰프의 래치 능력이 강할수록 데이터를 반전시키는 데 많은 시간이 소요되므로, 본 발명에서는 센스앰프 구동신호를 모드에 따라 인에이블시켜 센스앰프 드라이버에서 출력되는 센스앰프 전원 신호(RTO, SB)의 레벨을 제어하였다. 따라서, 라이트 동작시에는 비트라인 센스앰프의 래치 능력이 약화되어 이전 데이터와 반대 레벨을 갖는 데이터를 저장하고자 하는 경우 데이터 토글에 소요되는 시간을 대폭 단축시킬 수 있다.
도 7은 도 6에 도시한 타이밍도 중 라이트 동작시 비트라인의 전위 변화를 설명하기 위한 타이밍도이다.
도 7은 도 6의 A부분을 확대한 타이밍도이다. 점선은 기존 비트라인 센스앰프에서 라이트 동작시 비트라인 쌍(BL, BLB)의 전위(V2) 변화를 나타내고, 실선은 본 발명에 의한 비트라인 센스앰프 제어 회로에 의해 제어된 비트라인 센스앰프에서 라이트 동작시 비트라인 쌍(BL, BLB)의 전위(V1) 변화를 나타낸다.
이전과 반대 레벨의 전위를 비트라인 쌍(BL, BLB)에 공급하기 위해, 비트라인쌍(BL, BLB)의 전위는 90% 정도 스윙되어야 한다.
기존 비트라인 센스앰프의 경우 라이트 모드시 비트라인 센스앰프가 리드 모드와 동일한 래치 능력을 갖기 때문에, 비트라인 쌍(BL, BLB)에 인가되는 전위 레벨을 반전하는 데 충분한 시간이 필요하였다. 이와 달리, 본 발명에 의하면, 컬럼 선택 제어신호(YS_N)가 로우 레벨이 된 직후에 비트라인 쌍(BL, BLB)에 인가되는 전위를 변경할 수 있다.
결국, 비트라인 쌍(BL, BLB)에 원하는 데이터가 실리는 시간을 (T5-T4)만큼 단축할 수 있다.
이러한 비트라인 센스앰프 제어 회로를 이용하여, 다음과 같이 비트라인 센스앰프를 제어할 수 있다. 즉, 동작 모드를 판별하여, 제 1 동작 모드시 센스앰프 제 1 파워라인 신호를 생성하기 위한 제 1 및 제 2 센스앰프 구동신호와, 센스앰프 제 2 파워라인 신호를 생성하기 위한 제 3 및 제 4 센스앰프 구동신호를 모두 인에이블한다. 이러한 제 1 동작 모드는 리드 모드가 될 수 있다.
아울러, 동작 모드를 판별한 결과 제 2 동작 모드인 경우에는 센스앰프 제 1 파워라인 신호를 생성하기 위한 제 1 및 제 2 센스앰프 구동신호 중 어느 하나와, 센스앰프 제 2 파워라인 신호를 생성하기 위한 제 3 및 제 4 센스앰프 구동신호 중 어느 하나를 인에이블한다. 이때, 제 2 동작 모드는 라이트 모드가 될 수 있다.
또는, 제 1 및 제 2 센스앰프 인에이블 신호와, 컬럼 선택 제어신호에 응답하여 제 1 및 제 2 센스앰프 구동신호와 제 3 및 제 4 센스앰프 구동신호를 생성하는 단계 및 컬럼 선택 제어신호가 제 1 레벨, 예를 들어 하이 레벨이 되는 경우, 제 1 및 제 2 센스앰프 구동신호 중 어느 하나와, 제 3 및 제 4 센스앰프 구동신호 중 어느 하나를 인에이블하는 단계를 통해 비트라인 센스앰프를 제어하는 것도 가능하다.
도 8은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
본 발명의 일 실시예에 의한 반도체 메모리 장치(200)는 워드라인 및 비트라인 간에 접속되는 복수의 메모리 셀을 포함하는 셀 어레이(210)와, 셀 어레이(210)의 메모리 셀에 데이터를 라이트하거나, 또는 메모리 셀의 데이터를 리드하기 위한 비트라인 센스앰프(BLSA, 220)를 포함한다.
아울러, 반도체 메모리 장치(200)는 비트라인 센스앰프(220)에 전원 소스를 제공하는 비트라인 센스앰프 제어 회로(100)를 포함한다.
비트라인 센스앰프 제어 회로(100)는 예를 들어, 도 2와 같이 구성할 수 있다. 즉, 제 1 및 제 2 센스앰프 인에이블 신호(SAP, SAN)와 컬럼 선택 제어신호(YS_N)에 따라 제 1 내지 제 4 센스앰프 구동신호(SAPWEAK, SAPSTRONG, SANWEAK, SANSTRONG)를 생성하며, 비트라인 센스앰프(220)의 동작시 동작 모드에 따라 즉, 컬럼 선택 제어신호(YS_N)의 인에이블 여부에 따라 센스앰프 제 1 파워라인 신호(RTO) 및 센스앰프 제 2 파워라인 신호(SB)의 전위 레벨을 가변하도록 비트라인 센스앰프 제어 회로(100)를 구성할 수 있다.
도 8에 도시한 비트라인 센스앰프 제어 회로(100)를 도 2와 같이 구성하는 경우, 컬럼 선택 제어신호 생성부(105), 구동 제어신호 생성부(110) 및 비트라인 센스앰프 드라이버(120)는 각각 도 3 내지 도 5와 같이 구성할 수 있으나, 이에 한정되는 것은 아니다.
아울러, 셀 어레이(210)는 폴디드(folded) 비트라인 구조, 오픈(open) 비트라인 구조 등이 적용될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 비트라인 센스앰프 제어 회로
110 : 구동 제어신호 생성부
120 : 비트라인 센스앰프 드라이버
122 : 제 1 드라이버
124 : 제 2 드라이버
200 : 반도체 메모리 장치
210 : 셀 어레이
220 : 비트라인 센스앰프

Claims (25)

  1. 제 1 센스앰프 인에이블 신호 및 제 2 센스앰프 인에이블 신호에 따라 비트라인 센스앰프를 구동하는 비트라인 센스앰프 제어 회로로서,
    컬럼 선택 제어신호에 응답하여 상기 비트라인 센스앰프를 구동하는 구동력이 가변되는 비트라인 센스앰프 제어 회로.
  2. 제 1 항에 있어서,
    상기 제 1 센스앰프 인에이블 신호를 제 1 센스앰프 구동신호로 출력하고, 상기 제 1 센스앰프 인에이블 신호와 상기 컬럼 선택 제어신호에 응답하여 제 2 센스앰프 구동신호를 생성하며, 상기 제 2 센스앰프 인에이블 신호를 제 3 센스앰프 구동신호로 출력하고, 상기 제 2 센스앰프 인에이블 신호와 상기 컬럼 선택 제어신호에 응답하여 제 4 센스앰프 구동신호를 생성하는 비트라인 센스앰프 제어 회로.
  3. 제 2 항에 있어서,
    상기 제 1 센스앰프 인에이블 신호 및 상기 제 2 센스앰프 인에이블 신호가 인에이블되고 상기 컬럼 선택 제어신호가 제 1 레벨이 되는 경우 상기 제 1 내지 제 4 센스앰프 구동신호를 모두 인에이블하는 비트라인 센스앰프 제어 회로.
  4. 제 2 항에 있어서,
    상기 컬럼 선택 제어신호가 제 2 레벨이 되는 경우 상기 제 1 및 제 2 센스앰프 구동신호 중 어느 하나와, 상기 제 3 및 제 4 센스앰프 구동신호 중 어느 하나를 디스에이블하는 비트라인 센스앰프 제어 회로.
  5. 제 1 항에 있어서,
    상기 컬럼 선택 제어신호는 리드 명령과 컬럼 선택 신호에 응답하여 생성되는 비트라인 센스앰프 제어 회로.
  6. 센스앰프 인에이블 신호 및 컬럼 선택 제어신호에 응답하여, 제 1 내지 제 4 센스앰프 구동신호를 출력하는 구동 제어신호 생성부; 및
    상기 제 1 및 제 2 센스앰프 구동신호에 응답하여 센스앰프 제 1 파워라인 신호를 생성하고, 상기 제 3 및 제 4 센스앰프 구동신호에 응답하여 센스앰프 제 2 파워라인 신호를 생성하는 비트라인 센스앰프 드라이버;
    를 포함하는 비트라인 센스앰프 제어 회로.
  7. 제 6 항에 있어서,
    상기 센스앰프 인에이블 신호는 제 1 센스앰프 인에이블 신호 및 제 2 센스앰프 인에이블 신호를 포함하고,
    상기 구동 제어신호 생성부는, 상기 제 1 센스앰프 인에이블 신호를 상기 제 1 센스앰프 구동신호로 출력하고, 상기 제 2 센스앰프 인에이블 신호를 상기 제 3 센스앰프 구동신호 출력하며,
    상기 제 1 센스앰프 인에이블 신호와 상기 컬럼 선택 제어신호에 응답하여 상기 제 2 센스앰프 구동신호를 출력하는 제 1 논리부; 및
    상기 제 2 센스앰프 인에이블 신호와 상기 컬럼 선택 제어신호에 응답하여 상기 제 4 센스앰프 구동신호를 출력하는 제 2 논리부;
    를 포함하는 비트라인 센스앰프 제어 회로.
  8. 제 6 항에 있어서,
    상기 비트라인 센스앰프 드라이버는, 상기 제 1 및 제 2 센스앰프 구동신호에 따라 센스앰프 제 1 파워라인 신호를 출력하는 제 1 드라이버; 및
    상기 제 3 및 제 4 센스앰프 구동신호에 따라 센스앰프 제 2 파워라인 신호를 출력하는 제 2 드라이버;
    를 포함하는 비트라인 센스앰프 제어 회로.
  9. 제 8 항에 있어서,
    상기 제 1 드라이버는, 전원 공급단자와 상기 센스앰프 제 1 파워라인 신호 출력 단자 간에 접속되어 상기 제 1 센스앰프 구동신호에 의해 구동되는 제 1 스위칭 소자; 및
    상기 전원 공급단자와 상기 센스앰프 제 1 파워라인 신호 출력 단자 간에 접속되어 상기 제 2 센스앰프 구동신호에 의해 구동되는 제 2 스위칭 소자;
    를 포함하는 비트라인 센스앰프 제어 회로.
  10. 제 8 항에 있어서,
    상기 제 2 드라이버는, 접지단자와 상기 센스앰프 제 2 파워라인 신호 출력 단자 간에 접속되어 상기 제 3 센스앰프 구동신호에 의해 구동되는 제 3 스위칭 소자; 및
    접지단자와 상기 센스앰프 제 2 파워라인 신호 출력 단자 간에 접속되어 상기 제 4 센스앰프 구동신호에 의해 구동되는 제 4 스위칭 소자;
    를 포함하는 비트라인 센스앰프 제어 회로.
  11. 제 6 항에 있어서,
    리드 명령 및 컬럼 선택 신호에 응답하여 상기 컬럼 선택 제어신호를 생성하는 컬럼 선택 제어신호 생성부를 더 포함하는 비트라인 센스앰프 제어 회로.
  12. 복수의 워드라인 및 복수의 비트라인 간에 접속된 복수의 메모리 셀을 포함하는 셀 어레이;
    비트라인 쌍에 접속되어 상기 메모리 셀의 데이터를 리드하거나, 상기 메모리 셀에 데이터를 라이트하는 비트라인 센스앰프; 및
    제 1 센스앰프 인에이블 신호 및 제 2 센스앰프 인에이블 신호에 따라 구동되며, 컬럼 선택 제어신호에 응답하여 구동력이 결정되는 센스앰프 제 1 파워라인 신호 및 센스앰프 제 2 파워라인 신호를 생성하여 상기 비트라인 센스앰프로 제공하는 비트라인 센스앰프 제어 회로;
    를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 비트라인 센스앰프 제어 회로는, 상기 제 1 센스앰프 인에이블 신호, 상기 제 2 센스앰프 인에이블 신호 및 상기 컬럼 선택 제어신호에 응답하여, 제 1 내지 제 4 센스앰프 구동신호를 출력하는 구동 제어신호 생성부; 및
    상기 제 1 및 제 2 센스앰프 구동신호에 응답하여 상기 센스앰프 제 1 파워라인 신호를 생성하고, 상기 제 3 및 제 4 센스앰프 구동신호에 응답하여 상기 센스앰프 제 2 파워라인 신호를 생성하는 비트라인 센스앰프 드라이버;
    를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 비트라인 센스앰프 제어 회로는, 리드 명령 및 컬럼 선택 신호에 응답하여 상기 컬럼 선택 제어신호를 생성하는 컬럼 선택 제어신호 생성부를 더 포함하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 구동 제어신호 생성부는, 상기 제 1 센스앰프 인에이블 신호를 상기 제 1 센스앰프 구동신호로 출력하고, 상기 제 2 센스앰프 인에이블 신호를 상기 제 3 센스앰프 구동신호 출력하며,
    상기 제 1 센스앰프 인에이블 신호와 상기 컬럼 선택 제어신호에 응답하여 상기 제 2 센스앰프 구동신호를 출력하는 제 1 논리부; 및
    상기 제 2 센스앰프 인에이블 신호와 상기 컬럼 선택 제어신호에 응답하여 상기 제 4 센스앰프 구동신호를 출력하는 제 2 논리부;
    를 포함하는 반도체 메모리 장치.
  16. 제 13 항에 있어서,
    상기 비트라인 센스앰프 드라이버는, 상기 제 1 및 제 2 센스앰프 구동신호에 따라 센스앰프 제 1 파워라인 신호를 출력하는 제 1 드라이버; 및
    상기 제 3 및 제 4 센스앰프 구동신호에 따라 센스앰프 제 2 파워라인 신호를 출력하는 제 2 드라이버;
    를 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 드라이버는, 전원 공급단자와 상기 센스앰프 제 1 파워라인 신호 출력 단자 간에 접속되어 상기 제 1 센스앰프 구동신호에 의해 구동되는 제 1 스위칭 소자; 및
    상기 전원 공급단자와 상기 센스앰프 제 1 파워라인 신호 출력 단자 간에 접속되어 상기 제 2 센스앰프 구동신호에 의해 구동되는 제 2 스위칭 소자;
    를 포함하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제 2 드라이버는, 접지단자와 상기 센스앰프 제 2 파워라인 신호 출력 단자 간에 접속되어 상기 제 3 센스앰프 구동신호에 의해 구동되는 제 3 스위칭 소자; 및
    접지단자와 상기 센스앰프 제 2 파워라인 신호 출력 단자 간에 접속되어 상기 제 4 센스앰프 구동신호에 의해 구동되는 제 4 스위칭 소자;
    를 포함하는 반도체 메모리 장치.
  19. 동작 모드를 판별하는 단계;
    제 1 동작 모드시 센스앰프 제 1 파워라인 신호를 생성하기 위한 제 1 및 제 2 센스앰프 구동신호와, 센스앰프 제 2 파워라인 신호를 생성하기 위한 제 3 및 제 4 센스앰프 구동신호를 모두 인에이블하는 단계; 및
    제 2 동작 모드시 상기 센스앰프 제 1 파워라인 신호를 생성하기 위한 제 1 및 제 2 센스앰프 구동신호 중 어느 하나와, 상기 센스앰프 제 2 파워라인 신호를 생성하기 위한 제 3 및 제 4 센스앰프 구동신호 중 어느 하나를 인에이블하는 단계;
    를 포함하는 비트라인 센스앰프 제어 방법.
  20. 제 19 항에 있어서,
    상기 제 1 모드는 리드 모드인 비트라인 센스앰프 제어 방법.
  21. 제 19 항에 있어서,
    상기 제 2 모드는 라이트 모드인 비트라인 센스앰프 제어 방법.
  22. 제 1 및 제 2 센스앰프 인에이블 신호와, 컬럼 선택 제어신호에 응답하여 제 1 및 제 2 센스앰프 구동신호와 제 3 및 제 4 센스앰프 구동신호를 생성하는 단계; 및
    상기 컬럼 선택 제어신호가 제 1 레벨이 되는 경우, 상기 제 1 및 제 2 센스앰프 구동신호 중 어느 하나와, 상기 제 3 및 제 4 센스앰프 구동신호 중 어느 하나를 인에이블하는 단계;
    를 포함하는 비트라인 센스앰프 제어 방법.
  23. 제 22 항에 있어서,
    상기 제 1 및 제 2 센스앰프 구동신호 중 어느 하나가 인에이블됨에 따라, 비트라인 센스앰프로 센스앰프 제 1 파워라인 신호를 제공하고, 상기 제 3 및 제 4 센스앰프 구동신호 중 어느 하나가 인에이블됨에 따라, 상기 비트라인 센스앰프로 센스앰프 제 2 파워라인 신호를 제공하는 비트라인 센스앰프 제어 방법.
  24. 제 22 항에 있어서,
    상기 컬럼 선택 제어신호가 상기 제 1 레벨과 반대 위상을 갖는 제 2 레벨이 되는 경우, 상기 제 1 및 제 2 센스앰프 구동신호와, 상기 제 3 및 제 4 센스앰프 구동신호를 모두 인에이블하는 단계를 더 포함하는 비트라인 센스앰프 제어 방법.
  25. 제 24 항에 있어서,
    상기 제 1 및 제 2 센스앰프 구동신호가 인에이블됨에 따라, 비트라인 센스앰프로 센스앰프 제 1 파워라인 신호를 제공하고, 상기 제 3 및 제 4 센스앰프 구동신호가 인에이블됨에 따라, 상기 비트라인 센스앰프로 센스앰프 제 2 파워라인 신호를 제공하는 비트라인 센스앰프 제어 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160132293A (ko) * 2015-05-08 2016-11-17 에스케이하이닉스 주식회사 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120120759A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 구동방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000268590A (ja) 1999-03-18 2000-09-29 Toshiba Corp 半導体記憶装置
US6157578A (en) 1999-07-15 2000-12-05 Stmicroelectronics, Inc. Method and apparatus for accessing a memory device
KR100394066B1 (ko) 2000-09-29 2003-08-09 주식회사 하이닉스반도체 반도체 메모리의 데이터 라이트 회로
JP4119105B2 (ja) 2001-08-06 2008-07-16 富士通株式会社 半導体メモリ
JP2004140344A (ja) * 2002-09-24 2004-05-13 Toshiba Corp 半導体集積回路
KR100587639B1 (ko) * 2003-05-30 2006-06-08 주식회사 하이닉스반도체 계층화된 출력배선의 감지증폭기 드라이버를 구비한반도체 메모리 소자
KR100625793B1 (ko) * 2004-12-28 2006-09-20 주식회사 하이닉스반도체 반도체메모리소자
KR100728571B1 (ko) * 2006-02-09 2007-06-15 주식회사 하이닉스반도체 반도체 메모리의 데이터 센싱장치
KR100780613B1 (ko) 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그 구동방법
KR100927402B1 (ko) * 2007-11-05 2009-11-19 주식회사 하이닉스반도체 반도체 메모리 소자
KR100892727B1 (ko) * 2007-12-21 2009-04-10 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법
KR101559500B1 (ko) 2008-10-31 2015-10-13 삼성전자주식회사 반도체 메모리 장치의 비트 라인 센스 앰프 구동 회로 및 비트 라인 센스 앰프 구동 회로의 동작 방법
KR101593602B1 (ko) 2009-01-14 2016-02-15 삼성전자주식회사 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160132293A (ko) * 2015-05-08 2016-11-17 에스케이하이닉스 주식회사 저항 또는 셀에 저장된 정보를 리드하는 반도체 장치

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