KR101461628B1 - 센스 앰프들을 갖는 반도체소자 및 이를 채택하는 전자시스템 - Google Patents

센스 앰프들을 갖는 반도체소자 및 이를 채택하는 전자시스템 Download PDF

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Abstract

센스 앰프들을 갖는 반도체소자 및 이를 채택하는 전자 시스템을 제공한다. 이 반도체소자는 기판 상에서 행 방향으로 배열되고 제1 거리만큼 이격된 제1 센스 앰프 블록들을 포함한다. 상기 제1 센스 앰프 블록들과 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 센스 앰프 블록이 제공된다. 상기 기판 상에서 행 방향으로 배열된 복수개의 셀 어레이 블록들이 제공된다. 상기 제1 및 제2 센스 앰프 블록들의 각각은 상기 셀 어레이 블록들 사이에 위치하고, 상기 셀 어레이 블록들의 각각은 복수개의 메모리 셀들을 구비한다.

Description

센스 앰프들을 갖는 반도체소자 및 이를 채택하는 전자 시스템{Semiconductor device having sense amplifiers and electronic system employing the same}
본 발명은 반도체소자 및 전자 시스템에 관한 것으로, 특히 센스 앰프들을 갖는 반도체소자 및 이를 채택하는 전자 시스템에 관한 것이다.
일반적으로, 반도체 메모리 소자는 컴퓨터와 같은 전자 제품의 내부 저장 영역으로 제공된다. 반도체 메모리 소자 중 디램(DRAM)은 복수개의 메모리 셀과 메모리 셀의 데이터를 감지 증폭하는 센스 앰프를 포함한다. 상기 센스 앰프의 배치 방법은 디램의 면적 또는 성능을 좌우하는 중요한 설계 항목 중 하나이다. 이하에서, 도 1a 및 도 1b를 참조하여 일반적인 센스 앰프의 배치 방법에 대하여 설명하기로 한다.
도 1a는 오픈(open) 비트라인 방식을 설명하는 도면이다. 도 1a를 참조하면, 오픈 비트라인 방식은 메모리 셀 어레이 블록들(1)의 각각에서, 임의의 워드라인(3)과 비트라인(6)이 교차하는 모든 교점에 메모리 셀(9)을 배치함과 아울러, 상기 메모리 셀 어레이 블록들(1) 사이에서 1 비트라인 피치(bit_line pitch)에 하나 의 센스 앰프(12)를 배치한다. 이러한 오픈 비트라인 방식은 메모리 셀(9)의 집적도가 높고 작은 크기의 반도체 칩을 제조하는데 이용할 수 있다. 예를 들어, 설계 최소 치수를 F(feature) 라고 하는 경우에, 셀 면적은 4F2로 할 수 있다. 하지만, 센스 앰프(12)의 배치설계에서는 1 비트라인 피치(bit_line pitch)에 하나의 센스 앰프를 배치해야 하므로, 센스 앰프의 디자인 룰(design rule)에 제한이 있다.
도 1b는 릴렉스 오픈(relax open) 비트라인 방식을 설명하는 도면이다. 도 1b를 참조하면, 릴렉스 오픈 비트라인 방식은 메모리 셀 어레이 블록들(20)의 각각에서 임의의 워드라인(23)과 비트라인(26)이 교차하는 모든 교점에 메모리 셀(29)을 배치함과 아울러, 메모리 셀 어레이 블록들(20) 사이에서 2 비트라인 피치에 하나의 센스 앰프(32)를 배치한다. 이러한 릴렉스 오픈 비트라인 방식은 도 1a의 오픈 비트라인 방식보다 센스 앰프의 레이아웃 설계가 비교적 용이하지만 충분하다고 할 수 없다.
본 발명이 이루고자 하는 기술적 과제는 복수개의 비트라인 피치에 하나의 센스 앰프가 배치된 반도체소자 및 이를 채택하는 전자 시스템을 제공하는데 있다.
본 발명의 일 양태에 따르면, 센스 앰프들을 갖는 반도체소자를 제공한다. 이 반도체소자는 기판 상에서 행 방향으로 배열되고 제1 거리만큼 이격된 제1 센스 앰프 블록들을 포함한다. 상기 제1 센스 앰프 블록들과 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 센스 앰프 블록이 제공된다. 상기 기판 상에서 행 방향으로 배열된 복수개의 셀 어레이 블록들이 제공된다. 상기 제1 및 제2 센스 앰프 블록들의 각각은 상기 셀 어레이 블록들 사이에 위치하고, 상기 셀 어레이 블록들의 각각은 복수개의 메모리 셀들을 구비한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 센스 앰프 블록들의 각각은 열 방향을 따라 배열된 센스 앰프들을 포함할 수 있다.
더 나아가, 상기 센스 앰프들의 각각에 연결된 비트라인 쌍들을 더 포함하되, 상기 비트라인 쌍들은 서로 동일한 수의 메모리 셀들과 연결될 수 있다.
또한, 상기 센스 앰프들의 각각은 상기 비트라인 쌍들에 의해 2×(N+1) 개의 셀 어레이 블록들과 연결되고, 상기 N은 양의 정수일 수 있다.
다른 실시예에서, 상기 셀 어레이 블록들은 서로 동일한 폭을 가질 수 있다.
본 발명의 다른 양태에 따르면, 비트라인 쌍에 의하여 복수개의 셀 어레이 블록들과 연결된 센스 앰프들을 갖는 반도체소자를 제공한다. 이 반도체소자는 기판 상에서 행 방향으로 배열되고 서로 이격되어 메인 센스 앰프 그룹(main sense amplifier group)을 구성하는 메인 센스 앰프 블록들(main sense amplifier blocks)을 포함한다. 상기 기판 상에서 행 방향을 따라 배열되며 서로 이격된 메인 셀 어레이 블록들(main cell array blocks)이 제공된다. 상기 메인 센스 앰프 블록들의 각각에 2×(N+1)개의 메인 셀 어레이 블록들을 연결하는 메인 비트라인 쌍들이 제공된다. 상기 메인 센스 앰프 블록들의 각각은 상기 메인 셀 어레이 블록들 사이에 위치하고, 상기 N 은 양의 정수일 수 있다.
본 발명의 몇몇 실시예에서, 상기 메인 센스 앰프 블록들의 각각은 열 방향을 따라 배열된 메인 센스 앰프들을 포함할 수 있다.
한편, 서로 인접하는 메인 센스 앰프 블록들 내에 위치하면서 서로 인접하는 상기 메인 센스 앰프들은 지그재그 배열될 수 있다.
다른 실시예에서, 상기 메인 센스 앰프들의 각각은 상기 메인 센스 앰프 그룹을 구성하는 메인 센스 앰프 블록들 개수만큼의 비트라인 피치마다 배열된 것을 특징으로 하는 반도체소자.
또 다른 실시예에서, 상기 메인 센스 앰프 블록들의 각각은 상기 메인 비트라인 쌍의 가운데 부분에 위치할 수 있다.
또 다른 실시예에서, 상기 메인 센스 앰프 그룹과 이격되며 상기 메인 센스 앰프 그룹의 한쪽 옆에 위치하고, 그것은 기판 상에서 행 방향으로 배열되고 서로 이격된 엣지 센스 앰프 블록들(edge sense amplifier blocks)을 구비하는 엣지 센 스 앰프 그룹(edge sense amplifier group); 상기 엣지 센스 앰프 그룹을 사이에 두고 상기 메인 센스 앰프 그룹의 반대편에 위치하는 적어도 하나의 더미 셀 어레이 블록; 및 상기 엣지 센스 앰프들을 기준으로 상기 메인 센스 앰프 그룹 방향에 위치하는 (N+1)개의 메인 셀 어레이 블록들을 상기 엣지 센스 앰프들과 연결함과 아울러, 상기 엣지 센스 앰프들을 기준으로 상기 메인 센스 앰프 그룹 반대 방향에 위치하는 상기 더미 셀 어레이 블록을 연결하거나, 상기 메인 셀 어레이 블록을 연결하거나, 상기 더미 셀 어레이 블록 및 상기 메인 셀 어레이 블록을 연결하는 엣지 비트라인 쌍을 더 포함할 수 있다.
상기 엣지 비트라인 쌍 중 상기 메인 셀 어레이 블록에만 접속하는 엣지 비트라인 쌍의 가상의 연장선상에 위치하며, 상기 더미 셀 어레이 블록을 연결하는 더미 비트라인을 더 포함하되, 상기 더미 비트라인은 상기 엣지 비트라인 쌍과 이격될 수 있다.
또 다른 실시예에서, 상기 메인 센스 앰프 그룹과 이격되고, 상기 메인 센스 앰프 그룹의 한쪽 옆에 위치하며, 그것은 기판 상에서 행 방향으로 배열되고 서로 이격된 엣지 센스 앰프 블록들(edge sense amplifier blocks)을 구비하는 엣지 센스 앰프 그룹(edge sense amplifier group); 상기 엣지 센스 앰프 그룹을 사이에 두고 상기 메인 센스 앰프 그룹의 반대편에 위치하는 더미 커패시터 그룹; 및 상기 엣지 센스 앰프들을 기준으로 상기 메인 센스 앰프 그룹 방향에 위치하는 (N+1)개의 메인 셀 어레이 블록들을 상기 엣지 센스 앰프들과 연결함과 아울러, 상기 엣지 센스 앰프들을 기준으로 상기 메인 센스 앰프 그룹 반대 방향에 위치하는 상기 더 미 커패시터 그룹과 연결하거나, 또는 상기 메인 셀 어레이 블록 및 상기 더미 커패시터 그룹과 연결하는 엣지 비트라인 쌍을 더 포함할 수 있다.
또 다른 실시예에서, 상기 메인 센스 앰프 그룹과 인접하는 메인 셀 어레이 블록들 사이에 제공된 센스 앰프 리스 영역(SA-less area)을 더 포함할 수 있다.
또 다른 실시예에서, 상기 메인 셀 어레이 블록들은 서로 동일한 수의 메모리 셀들을 포함할 수 있다.
또 다른 실시예에서, 상기 메인 셀 어레이 블록들의 각각은 셀 스위칭 소자 및 셀 정보저장요소를 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 센스 앰프들을 갖는 반도체소자를 채택하는 전자 시스템을 제공한다. 이 전자 시스템은 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치 및 상기 프로세서와 데이터 통신을 수행하는 반도체 메모리 소자를 포함한다. 여기서, 상기 반도체 메모리 소자는 기판 상에서 행 방향으로 배열되고 제1 거리만큼 이격된 제1 센스 앰프 블록들; 상기 제1 센스 앰프 블록들과 상기 제1 거리보다 큰 제2 거리만큼 이격된 제2 센스 앰프 블록; 및 상기 기판 상에서 행 방향으로 배열된 복수개의 셀 어레이 블록들을 포함할 수 있다. 상기 제1 및 제2 센스 앰프 블록들 및 상기 제2 센스 앰프 블록은 상기 셀 어레이 블록들 사이에 위치하고, 상기 셀 어레이 블록들의 각각은 복수개의 메모리 셀들을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 센스 앰프 블록들의 각각은 열 방향을 따라 배열된 센스 앰프들을 포함할 수 있다.
더 나아가, 상기 센스 앰프들의 각각에 연결된 비트라인 쌍들을 더 포함하되, 상기 비트라인 쌍들은 서로 동일한 수의 메모리 셀들과 연결될 수 있다.
또한, 상기 센스 앰프들의 각각은 상기 비트라인 쌍들에 의해 2×(N+1) 개의 셀 어레이 블록들과 연결되고, 상기 N은 양의 정수일 수 있다.
본 발명의 실시예들에 따르면, 복수개의 비트라인 피치에 하나의 센스 앰프를 배치할 수 있으므로, 센스 앰프의 디자인 룰에 여유를 가질 수 있다. 또한, 센스 앰프를 배치할 수 있는 충분한 영역을 확보할 수 있으므로, 센스 앰프를 구성하는 트랜지스터의 채널 폭을 크게 할 수 있다. 따라서, 신뢰성 있는 센스 앰프를 제공할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일 실시에에 따른 반도체소자를 나타낸 도면이고, 도 3은 본 발명의 일 실시예에 따른 반도체소자를 나타낸 회로도이고, 도 4 내지 도 6은 본 발명의 다른 실시예들에 따른 반도체소자를 나타낸 도면들이고, 도 7은 본 발명의 실시예에 따른 전자 시스템을 나타낸 개략적인 블록 다이아그램이다.
우선, 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체소자를 설명하기로 한다. 도 2를 참고하면, 본 발명의 실시예들에 따른 반도체소자는 기판 상에 행 방향(X)을 따라 배열된 M 개의 메인 셀 어레이 블록들(MCB1, MCB2, MCB3, MCB4, MCB5, MCB6, MCB7, MCB8, MCB9, MCB10, MCB11, ..., MCB(M-2) ,MCB(M-1), MCBM ; memory cell array blocks)을 포함할 수 있다. 여기서, 상기 M 은 양의 정수일 수 있다. 상기 메인 셀 어레이 블록들(MCB1, MCB2, , ... ,MCB(M-1) ,MCBM)의 각각에 복수개의 메모리 셀들이 제공될 수 있다. 상기 메인 셀 어레이 블록들(MCB1, MCB2, , ... ,MCB(M-1) ,MCBM)은 상기 행 ??향(X)을 따라 배열된 메모리 셀들의 수가 실질적으로 동일할 수 있다. 상기 메모리 셀들의 각각은 셀 스위칭 소자와 셀 정보 저장 요소(data storage element)를 포함할 수 있다. 예를 들어, 디램(DRAM)과 같은 반도체 메모리 소자인 경우에, 상기 셀 정보 저장 요소는 셀 커패시터를 포함할 수 있다. 상기 셀 스위칭 소자는 모스 트랜지스터 또는 다이오드와 같은 능동소자일 수 있다.
한편, 상기 메인 셀 어레이 블록들(MCB1, MCB2, , ... ,MCB(M-1) ,MCBM)을 사이에 두고 양 옆에 위치하는 제1 더미 셀 어레이 블록(DCB1) 및 제2 더미 셀 어레이 블록(DCB2)이 제공될 수 있다. 상기 제1 및 제2 더미 셀 어레이 블록들(DCB1, DCB2)의 각각은 복수개의 엣지 메모리 셀들을 포함할 수 있다. 상기 엣지 메모리 셀들은 상기 메인 셀 어레이 블록들(MCB1, MCB2, , ... ,MCB(M-1) ,MCBM) 내의 상기 메모리 셀들과 실질적으로 동일한 구성요소를 가질 수 있다. 한편, 상기 제1 및 제2 더미 셀 어레이 블록들(DCB1, DCB2)의 각각은 더미 셀 커패시터 및/또는 더미 모스 커패시터를 포함할 수 있다.
기판 상에 적어도 하나의 메인 센스 앰프 그룹(main sense amplifier group; MSAG)이 제공될 수 있다. 상기 메인 센스 앰프 그룹(MSAG)은 상기 기판 상에서 행 방향(X)을 따라 배열되고 서로 이격된 복수개의 메인 센스 앰프 블록들을 포함할 수 있다. 상기 메인 센스 앰프 블록들의 각각은 열 방향(Y)을 따라 배열된 복수개의 메인 센스 앰프들(main sense amplifiers)을 포함할 수 있다. 상기 메인 센스 앰프들의 각각은 메인 비트라인 쌍에 의하여 2×(N+1) 개의 메인 셀 어레이 블록들과 연결될 수 있다. 즉, 하나의 메인 센스 앰프는 메인 비트라인 쌍에 의해 2×(N+1) 개의 메인 셀 어레이 블록들과 연결될 수 있다. 그리고, 상기 메인 센스 앰프들의 각각은 상기 열 방향(Y)을 따라 복수개의 비트라인 피치(pitch)마다 배치될 수 있다. 예를 들어, 상기 메인 센스 앰프들의 각각은 하나의 상기 메인 센스 앰프 그룹(MASG)을 구성하는 복수개의 메인 센스 앰프 블록들의 수 만큼의 비트라인 피치마다 배치될 수 있다.
이하에서, 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다. 도 2는 상기 "N"이 양의 정수 2이고, 하나의 상기 메인 센스 앰프 그룹(MSAG)이 4개의 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4)을 포함하는 실시예 에 대해 나타내고 있다. 상기 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4)은 행(X) 방향을 따라 차례로 배열될 수 있다.
상기 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4)의 각각은 상기 메인 셀 어레이 블록들(MCB1, MCB2, , ... , MCB(M-1) ,MCBM) 사이에 제공될 수 있다. 보다 구체적으로, 상기 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4)의 각각은 상기 메인 셀 어레이 블록들(MCB1, MCB2, , ... ,MCB(M-1) ,MCBM) 중 선택된 메인 셀 어레이 블록들(MCB8, ... , MCB10) 사이에 제공될 수 있다. 도 2에 도시된 바와 같이, 상기 "N"이 2인 경우에, 하나의 상기 메인 센스 앰프 그룹(MASG)은 4개의 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4 )을 포함하고, 상기 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3 ,MSAB4 )의 각각은 메인 비트라인 쌍에 의하여 2×(N+1)개의 메인 셀 어레이 블록들, 즉 6개의 메인 셀 어레이 블록들과 연결될 수 있다. 예를 들면, 상기 제1 메인 센스 앰프 블록(MSAB1)은 제1 메인 비트라인 쌍(MBL1)에 의하여 6개의 제4 내지 제9 메인 셀 어레이 블록들(MCB4, MCB5, MCB6, MCB7, MCB8, MCB9)과 연결될 수 있다. 이와 마찬가지로, 상기 제2 메인 센스 앰프 블록(MSAB2)은 제2 메인 비트라인 쌍(MBL2)에 의하여 6개의 제5 내지 제10 메인 셀 어레이 블록들(MCB5, MCB6, MCB7, MCB8, MCB9, MCB10)과 연결될 수 있고, 상기 제3 메인 센스 앰프 블록(MSAB3)은 제3 메인 비트라인 쌍(MBL3)에 의하여 6개의 제6 내지 제11 메인 셀 어레이 블록들(MCB6, MCB7, MCB8, MCB9, MCB10, MCB11)과 연결될 수 있고, 상기 제4 메인 센스 앰프 블록(MSAB4)은 제4 메인 비트라인 쌍(MBL4)에 의하여 6개의 제7 내지 제12 메인 셀 어레이 블록들(MCB7, MCB8, MCB9, MCB10, MCB11, MCB12)과 연결될 수 있다.
상기 제1 메인 센스 앰프 블록(MSAB1)은 상기 열 방향(Y)을 따라 배열된 제1 메인 센스 앰프들(MSA1)을 포함하고, 상기 제2 메인 센스 앰프 블록(MSAB2)은 상기 열 방향(Y direction)을 따라 배열된 제2 메인 센스 앰프들(MSA2)을 포함할 수 있다. 그리고, 상기 제3 메인 센스 앰프 블록(MSAB3)은 상기 열 방향(Y direction)을 따라 배열된 제3 메인 센스 앰프들(MSA3)을 포함하고, 상기 제4 메인 센스 앰프 블록(MSAB4)은 상기 열 방향(Y)을 따라 배열된 제4 메인 센스 앰프들(MSA4)을 포함할 수 있다.
상기 메인 센스 앰프 그룹(MSAG)과 이격되며 상기 메인 센스 앰프 그룹(MASG)의 한쪽 옆에 위치하는 제1 엣지 센스 앰프 그룹(first edge sense amplifier group; ESAG1)이 제공될 수 있다. 이와 마찬가지로, 상기 메인 센스 앰프 그룹(MSAG)을 사이에 두고 상기 제1 엣지 센스 앰프 그룹(ESAG1)의 반대편에 위치하 는 제2 엣지 센스 앰프 그룹(ESAG2)이 제공될 수 있다. 상기 제1 및 제2 엣지 센스 앰프 그룹들(ESAG1, ESAG2)의 각각은 기판 상에서 상기 행(X) 방향을 따라 배열되고 서로 이격된 복수개의 엣지 센스 앰프 블록들을 포함할 수 있다. 예를 들어, 상기 제1 엣지 센스 앰프 그룹(ESAG1)은 제1 내지 제4 엣지 센스 앰프 블록들(ESA1, ESA2, ESA3, ESA4)을 포함할 수 있고, 상기 제2 엣지 센스 앰프 그룹(ESAG2)은 제5 내지 제8 엣지 센스 앰프 블록들(ESA5, ESA6, ESA7, ESA8)을 포함할 수 있다. 상기 제1 내지 제8 엣지 센스 앰프 블록들(ESAB1, ESAB2, ESAB3, ESAB4, ESAB5, ESAB6, ESAB7, ESAB8) 중 상기 메인 센스 앰프 그룹(MSAG)과 가장 멀리 이격된 제1 및 제8 엣지 센스 앰프 블록들(ESA1, ESA8)은 도 2에 도시된 바와 같이, 상기 제1 더미 셀 어레이 블록(DCB1) 및 상기 메인 셀 어레이 블록(MCB1) 사이, 및 상기 제2더미 셀 어레이 블록(DCB2) 및 상기 메인 셀 어레이 블록(MCBM) 사이에 위치하고, 나머지 제2 내지 제7 엣지 센스 앰프 블록들(ESAB2, ESAB3, ESAB4, ESAB5, ESAB6, ESAB7)은 상기 메인 셀 어레이 블록들(MCB1, MCB2, MCB3, MCB4, MCB(M-4), MCB(M-3), MCB(M-1) ,MCBM) 사이에 위치할 수 있다.
상기 제1 내지 제8 엣지 센스 앰프 블록들(ESAB1, ESAB2, ESAB3, ESAB4, ESAB5, ESAB6, ESAB7, ESAB8)은 상기 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4 )과 마찬가지로 도 2에 도시된 바와 같이 제1 내지 제8 엣지 센스 앰프들(edge sense amplifiers; ESA1, ESA2, ESA3, ESA4, ESA5, ESA6, ESA7, ESA8)을 포함할 수 있다.
상기 제1 내지 제8 엣지 센스 앰프들(ESA1, ESA2, ESA3, ESA4, ESA5, ESA6, ESA7, ESA8)은 각각의 상기 제1 내지 제8 엣지 센스 앰프들(ESA1, ESA2,ESA3, ESA4, ESA5, ESA6, ESA7, ESA8)을 기준으로 상기 메인 센스 앰프 그룹(MSAG) 방향의 엣지 비트라인과 상기 메인 센스 앰프 그룹(MSAG) 반대 방향의 엣지 비트라인을 포함하는 제1 내지 제8 엣지 비트라인 쌍들(EBL1, EBL2, EBL3, EBL4, EBL5, EBL6, EBL7, EBL8)과 연결될 수 있다.
상기 제1 내지 제8 엣지 센스 앰프들(ESA1, ESA2,ESA3, ESA4, ESA5, ESA6, ESA7, ESA8)의 각각은 상기 엣지 비트라인 쌍들 중 상기 메인 센스 앰프 그룹(MSAG) 방향의 엣지 비트라인에 의하여 (N+1) 개의 메인 셀 어레이 블록들과 연결될 수 있다. 그리고, 상기 엣지 센스 앰프들(ESA1, ESA2, ESA3, ESA4, ESA5, ESA6,ESA7, ESA8)의 각각은 상기 메인 센스 앰프 그룹(MSAG) 반대 방향의 상기 엣지 비트라인에 의해 상기 엣지 센스 앰프들을 기준으로 상기 메인 센스 앰프 그룹(MSAG) 반대 방향에 위치하는 상기 메인 셀 어레이 블록 및/또는 상기 더미 셀 어레이 블록과 연결될 수 있다.
상기 메인 센스 앰프 그룹(MSAG)과 상기 제1 엣지 센스 앰프 그룹(ESAG1) 사이, 및 상기 메인 센스 앰프 그룹(MSAG)과 상기 제2 엣지 센스 앰프 그룹(ESAG2) 사이에 센스 앰프 리스 영역들(SA_less area; SAL1, SAL2, SAL3, SAL4)이 제공될 수 있다. 한편, 상기 메인 센스 앰프 그룹(MSAG)이 복수개인 경우에, 상기 메인 센스 앰프 그룹들 사이에도 센스 앰프 리스 영역들이 제공될 수 있다. 보다 구체적으로, 상기 메인 센스 앰프 그룹(MSAG) 양 옆에 위치하는 상기 제5 및 제6 메인 셀 어레이 블록들(MCB5, MCB6) 사이와 상기 제10 및 제11 메인 셀 어레이 블록들(MCB10, MCB10) 사이에는 제1 센스 앰프 리스 영역들(SAL1)이 제공될 수 있다. 그리고, 상기 제4 및 제5 메인 셀 어레이 블록들(MCB4, MCB5) 사이와 상기 제11 및 제12 메인 셀 어레이 블록들(MCB11, MCB12) 사이에는 제2 센스 앰프 리스 영역들(SAL2)이 제공될 수 있다. 본 실시예에서, 센스 앰프 리스 영역은 메인 셀 어레이 블록들 사이에 센스 앰프 블록이 배치되지 않은 영역으로 정의할 수 있다. 그리고, 본 실시예에서, 메인 셀 어레이 블록들은 서로 동일한 수의 메모리 셀들을 가지며, 그들 내부에서 단절된 비트라인 쌍이 없는 영역으로 정의할 수 있다. 따라서, 본 실시예에서, 메인 셀 어레이 블록들은 실질적으로 동일한 폭들을 가질 수 있다.
상기 제1 및 제2 센스 앰프 리스 영역들(SAL1, SAL2)은 그 폭을 자유롭게 설계할 수 있다. 따라서, 상기 제1 및 제2 센스 앰프 리스 영역들(SAL1, SAL2)은 반도 체 설계자에게, 반도체소자에 필요한 집적 회로들의 배치를 보다 융통성 있게 할 수 있는 여유를 제공할 수 있다. 예를 들어, 상기 제1 및 제2 센스 앰프 리스 영역들(SAL1, SAL2)이 차지하는 면적을 최소화하고, 다른 영역에서의 센스 앰프들이 배치될 면적을 보다 확대할 수 있다. 또한, 반도체 설계자에게 상기 센스 앰프 리스 영역들(SAL1, SAL2) 영역들에 반도체소자의 성능을 최적화시킬 수 있는 집적 회로를 설계할 수 있는 여유공간을 제공할 수 있다.
한편, 상기 제1 더미 셀(DCB1)을 사이에 두고 상기 제1 엣지 센스 앰프 그룹(ESAG1) 반대편에 위치하는 제1 더미 커패시터 구조체(DCS1)가 제공될 수 있다. 그리고, 상기 제2 더미 셀(DCB2)을 사이에 두고 상기 제2 엣지 센스 앰프 그룹(ESAG2) 반대편에 위치하는 제2 더미 커패시터 구조체(DCS2)가 제공될 수 있다. 보다 구체적으로, 상기 제1 엣지 센스 앰프(ESA1)와 연결된 제1 엣지 비트라인 쌍(EBL1) 중 상기 메인 센스 앰프 그룹(MSAG) 방향의 하나는 제1 내지 제3 메인 셀 어레이 블록들(MCB1, MCB2, MCB3)과 연결되고, 다른 하나는 제1 더미 셀 어레이 블록(DCB1) 및 제1 더미 커패시터(C1)와 연결될 수 있다. 상기 제1 엣지 비트라인 쌍(EBL1)에 연결된 상기 제1 더미 셀 어레이 블록(DCB1)의 커패시터들이, 상기 제1 엣지 비트라인 쌍(EBL1)에 연결된 하나의 메인 셀 어레이 블록의 커패시터들과 동일 한 커패시턴스를 갖는다면, 상기 제1 더미 커패시터(C1)는 상기 제1 내지 제3 메인 셀 어레이 블록들(MCB1, MCB2, MCB3) 중 두 개의 블록들에 해당하는 커패시턴스를 가질 수 있다. 이와 마찬가지로, 상기 제2 엣지 센스 앰프(ESA2)와 연결된 제2 엣지 비트라인 쌍(EBL2) 중 상기 메인 센스 앰프 그룹(MASG) 방향의 하나는 상기 제2 내지 제4 메인 셀 어레이 블록들(MCB2, MCB3, MCB4)과 연결되고, 다른 하나는 상기 제1 메인 셀 어레이 블록(MCB1), 상기 제1 더미 셀 어레이 블록(DCB1) 및 제2 더미 커패시터(C2)와 연결될 수 있다. 상기 제2 더미 커패시터(C2)는 상기 제2 내지 제4 메인 셀 어레이 블록들(MCB2, MCB3, MCB4) 중 한개의 블록에 해당하는 커패시턴스를 가질 수 있다. 상기 제1 및 제2 더미 커패시터들(C1, C2)의 각각은 본 실시예의 발명자에 의한 대한민국 특허등록번호 KR-10-0575005호에 개시된 발명과 같이 하부 전극, 유전체막 및 상부 전극을 포함하는 셀 커패시터 및/또는 모스(MOS) 커패시터를 포함할 수 있지만, 본 실시예에서는 서로 다른 커패시턴스를 갖는 상기 제1 및 제2 더미 커패시터들(C1, C2)을 제공한다. 여기서, 상기 제1 및 제2 더미 커패시터들(C1, C2)은 상기 제1 더미 커패시터 구조체(DCS1)를 구성할 수 있다. 이와 마찬가지로, 상기 제2 더미 셀(DCB2)을 사이에 두고 상기 제2 엣지 센스 앰프 그룹(ESAG2) 반대편에 위치하되, 서로 다른 커패시턴스를 갖는 제3 및 제4 더미 커패시터들(C3, C4)이 제공될 수 있다. 상기 제3 및 제4 더미 커패시터들(C3, C4)은 상기 제2 더미 커패시터 구조체(DCS2)를 구성할 수 있다. 따라서, 상기 제1 및 제2 더미 커패시터 구조체들(DCS1, DCS2)은 상기 제1 내지 제4 엣지 센스 앰프들(ESA1, ESA2, ESA3, ESA4) 및 상기 제5 내지 제8 엣지 센스 앰프들(ESA5, ESA6,ESA7, ESA8)의 각각에 대하여 일측의 커패시턴스와 다른측의 커패시턴스를 서로 동일하게 할 수 있다.
다른 실시예에서, 상기 제1 및 제2 더미 셀 어레이 블록들(DCB1, DCB2)을 생략할 수 있다. 이 경우에, 상기 제1 및 제2 더미 커패시터 구조체들(DCS1, DCS2)의 각각은 상기 제1 내지 제4 엣지 비트라인 쌍들(EBL1, EBL2, EBL3, EBL4) 및 상기 제5 내지 제8 엣지 비트라인 쌍들(EBL5, EBL6, EBL7, EBL8) 중 선택된 엣지 비트라인 쌍에 또 다른 더미 커패시터가 배치될 수 있다. 이때, 상기 또 다른 더미 커패시터는 상기 생략되는 제1 및 제2 더미 셀어레이 블록들(DCB1, DCB2)에 대응하는 커패시턴스를 가질 수 있다.
이하에서, 도 3을 참조하여, 상술한 메인 셀 어레이 블록들(MCB1, MCB2, ... ,MCB(M-1) ,MCBM) 중 제7 및 제8 메인 셀 어레이 블록들(MCB7, MCB8) 사이에 배치된 제2 메인 센스 앰프 블록(MSAB2)에 대해 설명하기로 한다.
도 3을 참조하면, 상기 제2 메인 센스 앰프 블록(MSAB2)은 상기 열 방향(Y)을 따라 배열된 도면부호 MSA200의 제2 메인 센스 앰프, 도면부호 MSA201의 제2 메인 센스 앰프, 도면부호 MSA202의 제2 메인 센스 앰프를 포함할 수 있다. 그리고, 상기 제7 및 제8 메인 셀 어레이 블록들(MCB7, MCB8)을 가로지르는 복수개의 메인 비트라인들(BL200, BL201, BLB201, BL202, BL203, BL204)이 제공될 수 있다. 특히, 제2 메인 센스 앰프들 중 선택된 하나(MSA201 제2 센스 앰프)는 하나의 메인 비트라인 쌍(BL201, BLB201)과 연결되고, 다른 메인 비트라인들(BL202, BL203)은 상기 MSA201 제2 메인 센스 앰프 상을 가로지르도록 배치될 수 있다.
상기 제7 및 제8 메인 셀 어레이 블록들(MCB7, MCB8)을 가로지르며 상기 메인 비트라인들(BL200, BL201, BLB201, BL202, BL203, BL204)과 교차하는 방향성을 갖는 워드라인들(WL201, WL301)이 제공될 수 있다. 상기 제7 메인 셀 어레이 블록(MCB7) 내에 복수개의 메인 셀들(MC300, MC301, MC302, MC303, MC304)이 배치되고, 상기 제8 메인 셀 어레이 블록(MCB8) 내에 복수개의 메인 셀들(MC400, MC401, MC402, MC403, MC404)이 배치될 수 있다. 상기 메인 셀들(MC300, MC301, MC302, MC303, MC304, MC400, MC401, MC402, MC403, MC404)의 각각은 셀 스위칭 소자로서의 모스 트랜지스터와 셀 기억 저장 소자로서의 셀 커패시터를 구비할 수 있다.
상기 메인 센스 앰프들의 각각은 하나의 상기 메인 센스 앰프 그룹(MASG)을 구성하는 복수개의 메인 센스 앰프 블록들의 수 만큼의 비트라인 피치마다 배치될 수 있다. 따라서, 하나의 메인 센스 앰프 그룹(MASG) 내에 상기 행 방향(X)을 따라 "4"개의 상기 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4)이 배열되고 있으므로, 상기 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4)을 구성하는 상기 제1 내지 제4 메인 센스 앰프들(MSA1, MSA2, MSA3, MSA4)의 각각은 상기 열 방향(Y)을 따라 4 비트라인 피치(pitch)마다 배치될 수 있다.
이와 같이, 본 발명의 실시예에 따른 센스 앰프가 복수개의 비트라인 피치마다 배치되므로, 센스 앰프를 구성하는 트랜지스터의 충분한 채널 폭을 확보할 수 있다. 따라서, 센스 앰프의 충분한 배치면적을 확보할 수 있으므로, 신뢰성 있는 센스 앰프를 제공할 수 있다.
도 4는 도 2를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자에서, 도 2에서의 상기 제2 메인 센스 앰프블록(MSAB2)과 도 2에서의 상기 제3 메인 센스 앰프 블록(MSAB3)의 위치를 서로 바꾸어 배치할 수 있다는 것을 보여주는 레이아웃이다. 그리고, 도 2에서의 상기 제2 메인 센스 앰프블록(MSAB2)과 도 2에서의 상기 제3 메인 센스 앰프 블록(MSAB3)의 위치를 서로 바꾸어 배치함으로 인하여, 도 2의 제3 엣지 센스 앰프 블록(ESAB3) 및 도 2의 제2 엣지 센스 앰프 블록(ESAB2)을 서로 위치를 바꾸어 배치하고, 도 2의 제6 엣지 센스 앰프 블록(ESAB6) 및 도 2의 제7 엣지 센스 앰프 블록(ESAB7)을 서로 위치를 바꾸어 배치할 수 있다. 이와 같이, 도 2에서의 상기 제2 메인 센스 앰프블록(MSAB2)과 상기 제3 메인 센스 앰프 블록(MSAB3)의 위치를 서로 바꾸어 배치함으로써, 상기 제1 및 제2 더미 커패시터 구조체들(DCS1, DCS2)을 구성하는 도 2에서의 상기 제2 및 제4 더미 커패시터들(C2, C4)의 위치가 도 4에서와 같이 변경되도록 배치될 수 있다. 이와 같이, 도 4의 실시예에서, 상기 제2 및 제4 더미 커패시터들(C2, C4)의 위치를 변화시키는 것은 도 2에서 최초 상기 제2 및 제4 더미 커패시터들(C2, C4)을 배치하는 원리와 같으므로 여기서 자세한 설명은 생략하기로 한다.
그리고, 도면에 도시하지 않았지만, 도 2에서의 상기 제1 및 제2 메인 센스 앰프 블록들(MSAB1, MSAB2)의 위치를 서로 바꾸어 배치할 수 있다. 이와 마찬가지로, 상기 제1 및 제3 메인 센스 앰프 블록들(MSAB1, MSAB3)의 위치를 서로 바꾸거나, 상기 제1 및 제4 메인 센스 앰프 블록들(MSAB1, MSAB4)의 위치를 서로 바꾸어 배치할 수도 있다. 이와 같은 경우에, 도 2에서의 상기 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB4) 중 선택된 블록들을 서로 위치변경하여 배치하는 경우에, 앞에서 설명한 본 발명의 실시예에 따라 상기 제1 내지 제4 엣지 센스 앰프 블록들(ESAB1, ESAB2, ESAB3, ESAB4) 및 상기 제5 내지 제8 엣지 센스 앰프 블록들(ESAB5, ESAB6, ESAB7, ESAB8)의 위치 또한 적절히 변경하여 배치할 수 있다. 본 실시예에서, 도 2에서의 상기 메인 센스 앰프 블록들의 위치들을 서로 변경하여 배치한다 하여도, 도 2에서와 유사한 센스 앰프 리스 영역이 제공될 수 있다. 그리고, 상기 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4)을 구성하는 상기 제1 내지 제4 메인 센스 앰프들(MSA1, MSA2, MSA3, MSA4)의 각각은 앞에서 설명한 것과 같이 상기 열 방향(Y)을 따라 4 비트라인 피치(pitch)마다 배치될 수 있다.
본 발명에서, 하나의 메인 센스 앰프 그룹(MSAG)을 구성하는 메인 센스 앰프 블록들의 수는 조절될 수 있다. 예를 들어, 도 2를 참조하여 설명한 본 발명의 일 실시예에서는 상기 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4)이 차례로 배열된 것을 설명하고 있지만, 이들 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4) 중 하나는 생략될 수 있다. 이에 대하여, 도 5를 참조하여 설명하기로 한다. 도 2는 하나의 메인 센스 앰프 그룹(MSAG)이 4개의 메인 센스 앰프 블록들로 구성되는 경우의 실시예에 대하여 나타내고 있고, 도 5는 하나의 메인 센스 앰프 그룹(MASG)이 3개의 메인 센스 앰프 블록들로 구성되는 경우의 실시예에 대하여 나타내고 있다. 도 5에서, 본 발명에 대한 쉬운 이해를 위하여 도 2에서의 도면부호들을 그대로 사용하기로 한다. 도 5에 개시된 본 발명의 실시예는 도 2에서의 상기 제1 내지 제4 메인 센스 앰프 블록들(MSAB1, MSAB2, MSAB3, MSAB4) 중 제4 메인 센스 앰프 블록(MSAB4)이 생략된 경우를 나타낸다. 도 2에서의 제4 메인 센스 앰프 블록(MSAB4)이 생략됨으로 인하여, 도 2에서의 제4 엣지 센스 앰프 블록(ESAB4), 제8 엣지 센스 앰프 블록(ESAB8) 또한 생략될 수 있다. 더 나아가, 도 5에 도시된 바와 같이 도 2에서의 상기 제1 및 제2 더미 비트라인들(DBL1, DBL2)은 생략할 수 있다. 이와 같이, 도 2에서의 상기 제4 메인 센스 앰프 블록(MSAB4), 상 기 제4 엣지 센스 앰프 블록(ESAB4), 상기 제8 엣지 센스 앰프 블록(ESAB8), 상기 제 및 제2 더미 비트라인들(DBL1, DBL2)이 생략된다 하더라도, 도 5에 도시된 바와 같이, 상기 메인 센스 앰프 그룹(MSAG) 양 옆에 배치된 메모리 셀 블록들 사이에 센스 앰프 리스 영역들(SAL1, SAL2, SAL3)이 제공될 수 있다. 본 실시예에서, 센스 앰프 리스 영역의 수는 상기 메인 센스 앰프 그룹(MSAG)을 구성하는 상기 메인 센스 앰프 블록들의 수와 상기 "N"의 수에 따라 조절될 수 있다.
도 6은 도 5에서와 달리, 도 2에서의 상기 제2 엣지 센스 앰프 블록(ESAB2), 상기 제2 메인 센스 앰프 블록(MSAB2), 및 상기 제7 엣지 센스 앰프 블록(ESAB7)이 생략된 경우를 나타낸 도면이다. 도 2에서의 상기 제2 엣지 센스 앰프 블록(ESAB2), 상기 제2 메인 센스 앰프 블록(MSAB2), 및 상기 제7 엣지 센스 앰프 블록(ESAB7)이 생략됨으로 인하여, 상기 제1 엣지 센스 앰프 그룹(ESAG1) 내, 상기 메인 센스 앰프 그룹(MSAG) 내, 및 상기 제2 엣지 센스 앰프 그룹(ESAG2) 내에 제5 센스 앰프 리스 영역들(SAL5)이 제공될 수 있다. 이러한 상기 제5 센스 앰프 리스 영역들(SAL5)은 생략되어, 상기 제5 센스 앰프 리스 영역들(SAL5) 양 옆의 메인 셀 어레이 블록들은 하나의 셀 어레이 블록들과 같이 배치될 수도 있다.
도 7은 본 발명의 실시예들에 따른 반도체소자들을 채택하는 전자제품(500)의 개략적인 블록 다이아그램(schematic block diagram)이다.
도 7을 참조하면, 상기 전자제품(500)은 데이터를 저장하는 적어도 하나의 메모리 소자(503) 및 상기 메모리 소자(603)에 접속된 프로세서(505)를 포함한다. 여기서, 상기 메모리 소자(602)는 도 2와 아울러 도 3 내지 도 6를 참조하여 설명한 본 발명의 실시예들에 따른 메모리 소자일 수 있다. 상기 전자 제품(500)은 입/출력 장치(507)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자제품과 데이터를 교환할 수 있다. 상기 입/출력 장치(507)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 프로세서(505) 및 상기 메모리 소자(503) 사이의 데이터 통신과 아울러서 상기 프로세서(505) 및 상기 입/출력 장치(507) 사이의 데이터 통신은 통상의 컴퓨터 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
도 1a 및 도 1b는 일반적인 센스 앰프의 배치방법을 나타낸 도면이다.
도 2는 본 발명의 일 실시에에 따른 반도체소자를 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체소자를 나타낸 회로도이다.
도 4 내지 도 6은 본 발명의 다른 실시예들에 따른 반도체소자를 나타낸 도면들이다.
도 7은 본 발명의 실시예에 따른 전자 시스템을 나타낸 개략적인 블록 다이아그램이다.

Claims (20)

  1. 기판;
    상기 기판 상에서 행 방향을 따라 배열되고 제1 센스 앰프 그룹을 구성하는 제1 센스 앰프 블록들;
    상기 기판 상에서 행 방향을 따라 배열되고 제2 센스 앰프 그룹을 구성하는 제2 센스 앰프 블록들;
    상기 기판 상에서 행 방향을 따라 배열되며, 상기 제1 센스 앰프 그룹 내의 상기 제1 센스 앰프 블록들 사이, 상기 제2 센스 앰프 그룹 내의 상기 제2 센스 앰프 블록들 사이, 및 상기 제1 센스 앰프 그룹과 상기 제2 센스 앰프 그룹 사이에 배치되는 셀 어레이 블록들; 및
    상기 기판 상에 배치된 비트라인 쌍들을 포함하되,
    상기 제1 센스 앰프 블록들은 서로 제1 거리만큼 이격되고,
    상기 제2 센스 앰프 블록들은 서로 상기 제1 거리만큼 이격되고,
    상기 제1 및 제2 센스 앰프 그룹들은 상기 제1 거리보다 큰 제2 거리만큼 이격되고,
    상기 셀 어레이 블록들 중 복수개는 상기 제1 센스 앰프 그룹과 상기 제2 센스 앰프 그룹 사이에 배치되고,
    상기 셀 어레이 블록들의 각각은 복수개의 메모리 셀들을 구비하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 센스 앰프 블록들의 각각은 열 방향을 따라 배열된 센스 앰프들을 포함하고,
    상기 센스 앰프들의 각각은 상기 비트라인 쌍들 중 하나의 비트라인 쌍에 의해 상기 셀 어레이 블록들 중에서 2×(N+1) 개의 셀 어레이 블록들과 연결되고, 상기 N은 양의 정수인 반도체소자.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판;
    상기 기판 상에서 행 방향을 따라 배열되고 서로 이격되어 메인 센스 앰프 그룹(main sense amplifier group)을 구성하는 메인 센스 앰프 블록들(main sense amplifier blocks);
    상기 기판 상에서 행 방향을 따라 배열되고 서로 이격되어 엣지 센스 앰프 그룹(edge sense amplifier group)을 구성하는 엣지 센스 앰프 블록들(edge sense amplifier blocks);
    상기 기판 상에서 행 방향을 따라 배열되며, 상기 메인 센스 앰프 그룹 내의 상기 메인 센스 앰프 블록들 사이, 상기 엣지 센스 앰프 그룹 내의 상기 엣지 센스 앰프 블록들 사이, 및 상기 메인 센스 앰프 그룹과 상기 엣지 센스 앰프 그룹 사이에 배치되는 메인 셀 어레이 블록들(main cell array blocks);
    상기 기판 상에 배치된 메인 비트라인 쌍들을 포함하되,
    상기 메인 셀 어레이 블록들 중 복수개는 상기 메인 센스 앰프 그룹과 상기 엣지 센스 앰프 그룹 사이에 배치되고,
    상기 메인 센스 앰프 블록들의 각각은 상기 기판 상에서 열 방향을 따라 배열된 메인 센스 앰프들을 포함하고,
    상기 엣지 센스 앰프 블록들의 각각은 상기 기판 상에서 열 방향을 따라 배열된 엣지 센스 앰프들을 포함하고,
    상기 메인 센스 앰프들의 각각은 상기 메인 비트라인 쌍들 중 하나의 메인 비트라인 쌍에 의해 상기 메인 셀 어레이 블록들 중에서 2×(N+1) 개의 메인 셀 어레이 블록들과 연결되고, 상기 N 은 양의 정수인 반도체 소자.
  7. 제 6 항에 있어서,
    상기 메인 센스 앰프 블록들은 서로 제1 거리만큼 이격되고,
    상기 엣지 센스 앰프 블록들은 서로 상기 제1 거리만큼 이격되고,
    상기 메인 센스 앰프 그룹 내의 상기 메인 센스 앰프 블록들 중 상기 엣지 센스 앰프 그룹에 가까운 메인 센스 앰프 블록은, 상기 엣지 센스 앰프 그룹 내의 상기 엣지 센스 앰프 블록들 중 상기 엣지 센스 앰프 그룹에 가까운 엣지 센스 앰프 블록과 상기 제1 거리보다 큰 제2 거리만큼 이격된 것을 특징으로 하는 반도체소자.
  8. 삭제
  9. 제 6 항에 있어서,
    상기 메인 센스 앰프들의 각각은 상기 메인 센스 앰프 그룹을 구성하는 메인 센스 앰프 블록들 개수만큼의 비트라인 피치마다 배열된 것을 특징으로 하는 반도체소자.
  10. 삭제
  11. 제 6 항에 있어서,
    상기 엣지 센스 앰프들에 연결된 엣지 비트라인 쌍들; 및
    상기 엣지 센스 앰프 그룹을 사이에 두고 상기 메인 센스 앰프 그룹의 반대편에 위치하는 적어도 하나의 더미 셀 어레이 블록을 더 포함하되,
    상기 엣지 비트라인 쌍들은 상기 엣지 센스 앰프들을 기준으로 상기 메인 센스 앰프 그룹 방향에 위치하는 (N+1)개의 메인 셀 어레이 블록들을 상기 엣지 센스 앰프들과 연결하고,
    상기 엣지 비트라인 쌍들은 상기 엣지 센스 앰프들을 기준으로 상기 메인 센스 앰프 그룹 반대 방향에 위치하는 상기 더미 셀 어레이 블록을 연결하거나, 상기 메인 셀 어레이 블록을 연결하거나, 상기 더미 셀 어레이 블록 및 상기 메인 셀 어레이 블록을 연결하는 반도체소자.
  12. 제 11 항에 있어서,
    상기 더미 셀 어레이 블록과 연결된 더미 비트라인을 더 포함하되, 상기 더미 비트라인은 상기 엣지 비트라인 쌍들과 이격된 반도체소자.
  13. 제 6 항에 있어서,
    상기 엣지 센스 앰프들에 연결된 엣지 비트라인 쌍들; 및
    상기 엣지 센스 앰프 그룹을 사이에 두고 상기 메인 센스 앰프 그룹의 반대편에 위치하는 더미 커패시터 그룹을 더 포함하되,
    상기 엣지 비트라인 쌍들은 상기 엣지 센스 앰프들을 기준으로 상기 메인 센스 앰프 그룹 방향에 위치하는 (N+1)개의 메인 셀 어레이 블록들을 상기 엣지 센스 앰프들과 연결하고,
    상기 엣지 비트라인 쌍들은 상기 엣지 센스 앰프들을 기준으로 상기 메인 센스 앰프 그룹 반대 방향에 위치하는 상기 더미 커패시터 그룹과 연결하거나, 또는 상기 메인 셀 어레이 블록 및 상기 더미 커패시터 그룹과 연결하는 반도체소자.
  14. 제 6 항에 있어서,
    상기 메인 센스 앰프 그룹과 상기 엣지 센스 앰프 그룹 사이에 센스 앰프 리스 영역(SA-less area)이 위치하는 반도체소자.
  15. 삭제
  16. 삭제
  17. 프로세서, 상기 프로세서와 데이터 통신을 수행하는 입/출력 장치 및 상기 프로세서와 데이터 통신을 수행하는 반도체 메모리 소자를 갖는 전자 시스템에 있어서, 상기 반도체 메모리 소자는
    기판;
    상기 기판 상에 배치되며 서로 제1 거리만큼 이격된 제1 센스 앰프 블록들을 포함하는 제1 센스 앰프 그룹;
    상기 기판 상에 배치되며 서로 상기 제1 거리만큼 이격된 제2 센스 앰프 블록을 포함하는 제2 센스 앰프 그룹; 및
    상기 기판 상에서 행 방향을 따라 배열되며, 상기 제1 센스 앰프 그룹 내의 상기 제1 센스 앰프 블록들 사이에 배치되고, 상기 제2 센스 앰프 그룹 내의 상기 제2 센스 앰프 블록들 사이에 배치되고, 상기 제1 및 제2 센스 앰프 그룹들 사이에서 복수개가 배치되는 셀 어레이 블록들; 및
    상기 기판 상에 배치되며 상기 제1 및 제2 센스 앰프 블록들, 및 상기 셀 어레이 블록들을 연결하는 비트라인 쌍들을 포함하되,
    상기 제1 및 제2 센스 앰프 그룹들은 상기 제1 거리보다 큰 제2 거리만큼 이격되고,
    상기 셀 어레이 블록들의 각각은 복수개의 메모리 셀들을 포함하고,
    상기 제1 및 제2 센스 앰프 블록들의 각각은 열 방향을 따라 배열된 센스 앰프들을 포함하고,
    상기 센스 앰프들의 각각에 연결된 비트라인 쌍들을 포함하고, 상기 비트라인 쌍들은 서로 동일한 수의 메모리 셀들과 연결되고,
    상기 센스 앰프들의 각각은 상기 비트라인 쌍들 중 하나의 비트라인 쌍에 의해 상기 셀 어레이 블록들 중 2×(N+1) 개의 셀 어레이 블록들과 연결되고, 상기 N은 양의 정수인 전자 시스템.
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