JP2004031850A - メモリ装置 - Google Patents

Abstract

【課題】制御素子群が形成される制御素子群エリアの形状を変えることにより、制御素子群の複数のトランジスタを配置する際の設計の自由度を高め、寸法的な制限を受けないようにして、制御素子群の動作マージンの向上を図る。
【解決手段】第１電極線（共通ノード電極１２）と、第１電極線と交差するように形成された第２電極線（プレート線１４）との交差領域にキャパシタ１３を備え、プレート線１４は独立に制御可能な配線であり、共通ノード電極１２によって接続されたキャパシタ１３群をメモリユニット１１とし、このメモリユニット１１毎に制御素子群を有する強誘電体メモリ装置において、制御素子群が配置される制御素子群エリア３２はキャパシタ１３より下層でかつ複数のメモリユニット１１間にわたって配置されているものである。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリ装置に関し、詳しくはクロスポイント型メモリ装置のメモリセルに対する制御素子群のレイアウト構成に特徴を有するメモリ装置に関する。
【０００２】
【従来の技術】
強誘電体薄膜を電極間に挟んでなるキャパシタを備え、共通ノード電極に複数の前記キャパシタが並列に接続されてなるクロスポイント型の強誘電体メモリ装置は、大容量、高速書き込みかつ低消費電力を実現する半導体メモリ装置として、有望とされている（特開２００１−３１９８８６号、特開２００１−３０５３９３等参照）。
【０００３】
クロスポイント型メモリ装置の一例を図８の回路図によって説明する。図８に示すように、クロスポイント型メモリ装置は、以下の素子によって構成される。
【０００４】
メモリセル１０は、メモリユニット１１を備えている。このメモリユニット１１は、一方の電極が共通ノード電極１２に接続された複数のキャパシタ（強誘電体キャパシタ）１３を有している。また各キャパシタ１３の他方の電極はそれぞれ独立してプレート線１４に接続されている。この構成によって、各キャパシタ１３では互いに独立したデータを記憶することができる。
【０００５】
上記共通ノード電極１２には共通電極線２１が接続され、この共通電極線２１には、共通電極線２１の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達する制御素子群３１が接続されている。また共通電極線２１端は、リセットトランジスタ３３を介して共通ソース線２３に接続されている。このリセットトランジスタ３３のゲート側はリセット選択線３４が接続されている。上記共通ソース線２３は、任意の電位で良く、例えば電源電圧（Ｖｃｃ）に接続されている。
【０００６】
上記制御素子群３１にはゲイントランジスタ３５が設けられ、そのゲート側が共通電極線２１に接続され、そのソース側が共通ソース線２３に接続されている。さらに、制御素子群３１には、書き込み選択用トランジスタ３７が設けられ、そのゲート側にスイッチングを行う書き込み選択線３８が接続され、その出力側にビット線２５が接続されている。さらにゲイントランジスタ３５には読み出し選択用トランジスタ３９が接続され、そのゲート側にスイッチングを行う読み出し選択線４０が接続され、その出力側に上記ビット線２５が接続されている。このように、読み出し選択用トランジスタ３９、書き込み選択用トランジスタ３７、ゲイントランジスタ３５、リセットトランジスタ３３、共通ソース線２３を制御素子群３１としている。
【０００７】
【発明が解決しようとする課題】
図９のレイアウト図に示すように、クロスポイント型メモリ装置ではプレート線１４および共通ノード電極１２を交差させ、その各交差領域Ａに強誘電体膜をはさむ形でキャパシタ（強誘電体キャパシタ）１３が形成されている（図では１つのメモリユニットが１６個の強誘電体キャパシタから成る場合を想定している）。プレート線１４、プレート線１４間の間隔、共通ノード電極１２、共通ノード電極１２間の間隔は、全て微細加工可能な最小寸法で形成するのが望ましい。制御素子群３１（図８参照）はこれに対応するメモリユニット１１（図面では代表して一つを示す）の下層に配置され、制御素子群エリア３２に収められていた。上記共通ノード電極１２とこの下層の制御素子群３１とは、接続部６１により接続されている。
【０００８】
制御素子群エリア３２は面積的には十分であるが、形状が細長く、複数のトランジスタを配置するには非常に困難であった。また、トランジスタのゲート長やゲート幅の設計自由度も低く、寸法的な制限を受けることがあり、この結果、動作マージンの低下をもたらすこともあった。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたメモリ装置である。
【００１０】
本発明のメモリ装置は、第１電極線と、前記第１電極線と交差するように形成された第２電極線との交差領域に強誘電体キャパシタを備え、前記第１電極線は共通ノード電極であり、前記第２電極線は独立に制御可能な配線であり、前記共通ノード電極によって接続された前記キャパシタ群をメモリユニットとし、前記メモリユニット毎に制御素子群を有するメモリ装置において、前記制御素子群が形成される制御素子群エリアは前記キャパシタより下層でかつ前記複数のメモリユニット間にわたって配置されているものである。
【００１１】
上記メモリ装置では、制御素子群が形成される制御素子群エリアの面積を変えることなく、制御素子群の複数のトランジスタを配置することが容易になる。それによって、設計の自由度を増やすことが可能となる。例えば、トランジスタのゲート長やゲート幅の設計に自由度が出るため、動作マージンを増やすことも可能となる。
【００１２】
【発明の実施の形態】
本発明のメモリ装置に係る第１実施の形態を、図１のレイアウト図によって説明する。
【００１３】
図１に示すように、複数本のプレート線１４と複数本の共通ノード電極１２とが交差して格子状に配置されている。各プレート線１４と各共通ノード電極１２との交差領域Ａには誘電体膜（例えば強誘電体膜）が挟まれており、ここにキャパシタ（強誘電体キャパシタ）１３が形成されている。すなわち、１本の共通ノード電極１２にそって、図示した例では１６個のキャパシタ（例えば、強誘電体キャパシタ）１３が配置されていて、その１６個のキャパシタ１３と、各キャパシタ１３に接続されている上記プレート線１４とによってメモリユニット１１が構成されている。ここでは一例として、１つの共通ノード電極１２に１６本のプレート線１４が交差するタイプ（１ユニット当たり１６キャパシタ）を示したが、交差するプレート線１４の数、言いかえれば一つの共通ノード電極１２に接続されているキャパシタ１３の個数はメモリ装置の設計事項として適宜選択することができる。
【００１４】
一方、制御素子群が形成される領域の制御素子群エリア３２は二つ以上のメモリユニット１１にわたる位置の下層に形成されている。図１では、一例として４つのメモリユニット１１にわたる領域に制御素子群エリア３２（２点鎖線で示す領域）が形成されている。図示した例では、制御素子群エリア３２はＸ方向に、共通ノード電極１２が配設される１ピッチ分に相当する距離だけずつずらして配置されている。この制御素子群エリア３２のずらし量は、適宜設定することができる。そして、上層の共通ノード電極１２と下層の制御素子群（図示せず）とは接続部６１によって接続されている。接続部６１の形成位置は、図示したように制御素子群エリア３２の一角部に配置してもよいが、図示した位置に限定するものではない。一つの制御素子群が二つ以上のメモリユニット１１に接続しないように、すなわち、一つの制御素子群は一つのメモリユニット１１に対応して接続するように、接続部６１は配置されている。また、制御素子群エリア３２内の制御素子のレイアウトは全て同じになっていて、繰り返しパターンとするのが理想的である。
【００１５】
次に、メモリセルの回路例を図２の回路図によって説明する。ここでは一例として強誘電体メモリ装置を示す。
【００１６】
図２に示すように、クロスポイント型のメモリ装置は、以下の素子によって構成される。すなわち、メモリセル１０は、メモリユニット１１を備えている。このメモリユニット１１は、共通ノード電極１２に一方の電極が接続された複数のキャパシタ（例えば強誘電体キャパシタ）１３を有するとともに各キャパシタ１３の他方の電極はそれぞれ独立してプレート線１４に接続されたものである。
【００１７】
また、共通ノード電極１２には共通電極線２１の一端が接続され、さらに共通電極線２１の他端にはリセットトランジスタ３３を介してソース線２３に接続されている。上記リセットトランジスタ３３のゲート側にはリセット選択線３４が接続されている。さらに上記共通電極線２１には、この共通電極線２１の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達する制御素子群３１が接続されている。
【００１８】
この制御素子群３１には、ゲイントランジスタ３５が設けられ、そのゲート側が共通電極線２１に接続され、そのソース側がソース線２３に接続されている。さらに書き込み選択用トランジスタ３７が設けられ、そのゲート側に書き込み選択線３８が接続され、その出力側にビット線２５が接続されている。さらにゲイントランジスタ３５には読み出し選択用トランジスタ３９が接続され、そのゲート側に読み出し選択線４０が接続され、その出力側にビット線２５が接続されている。上記ソース線２３は電源電圧（Ｖｃｃ）に接続されていてもよく、もしくは、任意の電位であっても良い。
【００１９】
また、配線層の増大や、セル面積の増加を防ぐため、ソース線２３はアクティブ配線（活性領域）とし、各種選択線（ゲート層）と平行にレイアウトしている。
【００２０】
上記強誘電体メモリ装置のように、ゲイン回路を有する構造では、読み出し時に、キャパシタ１３に保存されたデータに応じた信号を共通電極線２１に発生させ共通電極線２１をゲートとするゲイントランジスタ３５によって、この信号を増幅しビット線２５に伝達するようになっている。これは信号を増幅することで読み出しマージンを増大させるのが主な目的である。
【００２１】
次に、上記図２に示した制御素子群２３のレイアウトの一例を、図３のレイアウト図によって説明する。なお、図面において、活性領域は、わかり易くするために、破線のハッチングを描いて示した。
【００２２】
図３に示すように、半導体基板１００上に、リセット選択線３４、読み出し選択線４０、書き込み選択線３８が順にかつ平行に形成されている。上記各選択線は、例えばポリシリコンで形成されている。さらに、上記各選択線上を図示はしない絶縁膜を介して直交する状態に共通電極線２１およびビット線２５が形成されている。
【００２３】
共通電極線２１の一端側には上記リセット選択線３４をゲート電極とするリセットトランジスタ３３が形成されている。このリセットトランジスタ３３の活性領域７１はリセット選択線３４を挟んだ領域の半導体基板１００に形成されている。
【００２４】
リセットトランジスタ３３の活性領域に形成される一方の拡散層４３は接続部６３を介して共通電極線２１に接続され、リセットトランジスタ３３の他方の拡散層４４は各選択線に平行に、かつリセット選択線３４と読み出し選択線４０との間における半導体基板１００に形成されるソース線２３に接続されている。このソース線２３は活性領域（拡散層）で形成されている。
【００２５】
さらにソース線２３の活性領域は、上記ビット線２５下の半導体基板１００に、書き込み選択線３８方向に延長形成されている。リセット選択線３４と読み出し選択線４０との間には、この延長形成された活性領域を横切るように、ゲイントランジスタ３５のゲート電極８５が形成されている。このゲート電極８５には接続部６５を介して上記共通電極線２１が接続されている。このゲイントランジスタ３５の一方の拡散層４５は上記ソース線２３に接続され、他方の拡散層４６は、読み出し用選択トランジスタ３９の一方の拡散層４９と共用されている。この読み出し用選択トランジスタ３９は、読み出し選択線４０をゲート電極としている。また読み出し用選択トランジスタ３９の他方の拡散層５０は、後に説明する書き込み用選択トランジスタ３７の一方の拡散層４７と共用されている。この共用されている拡散層４７には、ビット線２５に接続する接続部６７が形成されている。
【００２６】
さらに、上記ソース線２３よりビット線２５にそって延長形成された活性領域７５端は、さらに共通電極線２１方向に、すなわち、読み出し選択線４０と書き込み選択線３８との間で各選択線の配設方向における半導体基板１００に延長形成されている。この延長形成された活性領域７７を横切るように共通電極線２１とビット線２５との間には、書き込み選択線３８に接続される書き込み用トランジスタ３７のゲート電極８７が形成されている。このゲート電極８７の一方側の拡散層４７は、上記説明したように、上記読み出し用選択トランジスタ３９の拡散層４９と共用されている。また、他方の拡散層４８は共通電極線２１に接続部６８を介して接続されている。
【００２７】
さらに、上記共通電極線２１の他端にはメモリユニットの共通ノード電極（図示せず）が接続部６１を介して接続されている。
【００２８】
上記各ゲート電極は活性領域上にゲート絶縁膜を介して形成されている。また、活性領域以外の半導体基板１００には素子分離領域が形成されている。
【００２９】
次に、メモリセルの別の回路例を図４の回路図によって説明する。
【００３０】
図４に示すように、クロスポイント型の強誘電体メモリ装置は、前記図２によって説明した回路構成において、共通ノード電極１２と共通電極線２１との間に、メモリユニット１１を選択するためのユニット選択トランジスタ９１を設け、このユニット選択トランジスタ９１のゲートに接続されるユニット選択線９２が他の選択線と平行に配置されているものである。したがって、キャパシタ１３、プレート線１４、メモリユニット１１、書き込み選択用トランジスタ３７、書き込み選択線３８、読み出し選択用トランジスタ３９、読み出し選択線４０、ゲイントランジスタ３５、リセットトランジスタ３３、リセット選択線３４、制御素子群３１、ソース線２３は前記図２によって説明した構成と同様である。
【００３１】
また、図４に示した構成においても、配線層の増大や、セル面積の増加を防ぐため、ソース線２３はアクティブ配線（活性領域）とし、各種選択線（ゲート層）と平行にレイアウトしている。
【００３２】
さらにゲイン回路を有する構造であるため、読み出し時に、キャパシタ１３に保存されたデータに応じた信号を共通電極線２１に発生させ、共通電極線２１をゲートとするゲイントランジスタ３５によって、この信号を増幅しビット線２５に伝達するようになっている。これは信号を増幅することで読み出しマージンを増大させるのが主な目的である。
【００３３】
次に、上記図４に示したユニット選択トランジスタ９１を含めた制御素子群３１のレイアウトの一例を、図５のレイアウト図によって説明する。なお、図面において、活性領域は、わかり易くするために、破線のハッチングを描いて示した。
【００３４】
図５に示すように、半導体基板１００上に、リセット選択線３４、読み出し選択線４０、書き込み選択線３８、ユニット選択線９２が順にかつ平行に形成されている。上記各選択線は、例えばポリシリコンで形成されている。さらに、上記各選択線上を図示はしない絶縁膜を介して直交する状態に共通電極線２１およびビット線２５が形成されている。
【００３５】
共通電極線２１の一端側には上記リセット選択線３４をゲート電極とするリセットトランジスタ３３が形成されている。このリセットトランジスタ３３の活性領域７１はリセット選択線３４を挟んだ領域の半導体基板１００に形成されている。
【００３６】
リセットトランジスタ３３の活性領域７１に形成される一方の拡散層４３は接続部６３を介して共通電極線２１に接続され、リセットトランジスタ３３の他方の拡散層４４は各選択線に平行に、かつリセット選択線３４と読み出し選択線４０との間における半導体基板１００に形成されるソース線２３に接続されている。このソース線２３は活性領域で形成されている。
【００３７】
さらにソース線２３の活性領域は、上記ビット線２５下の半導体基板１００に、書き込み選択線３８方向に延長形成されている。リセット選択線３４と読み出し選択線４０との間には、この延長形成された活性領域７５を横切るように、ゲイントランジスタ３５のゲート電極８５が形成されている。このゲート電極８５には接続部６５を介して上記共通電極線２１が接続されている。このゲイントランジスタ３５の一方の拡散層４５は上記ソース線２３に接続され、他方の拡散層４６は、読み出し用選択トランジスタ３９の一方の拡散層４９と共用されている。この読み出し用選択トランジスタ３９は、読み出し選択線４０をゲート電極としている。また読み出し用選択トランジスタ３９の他方の拡散層５０は、後に説明する書き込み用選択トランジスタ３８の一方の拡散層４７と共用されている。この共用されている拡散層４７には、ビット線２５に接続する接続部６７が形成されている。
【００３８】
さらに、上記ソース線２３よりビット線２５にそって延長形成された活性領域７５端は、さらに共通電極線２１方向に、すなわち、読み出し選択線４０と書き込み選択線３８との間で各選択線の配設方向における半導体基板１００に延長形成されている。この延長形成された活性領域７７を横切るように共通電極線２１とビット線２５との間には、書き込み選択線３８に接続される書き込み用トランジスタ３７のゲート電極８７が形成されている。このゲート電極８７の一方側の拡散層４７は、上記説明したように、上記読み出し用選択トランジスタ３９の拡散層４９と共用されている。また、他方の拡散層４８は共通電極線２１に接続部６８を介して接続されている。
【００３９】
さらに、上記共通電極線２１の他端の半導体基板１００には、ユニット選択トランジスタ９１が形成される活性領域７９が形成され、その活性領域７９上には上記ユニット選択線９２が形成され、このユニット選択線９２がユニット選択トランジスタ９１のゲートとなっている。また活性領域７９におけるユニット選択線９２の一方側（書き込み選択線３８側）の拡散層９３には上記共通電極線２１の他端が接続部９５を介して接続されている。またユニット選択線９２の他方側の拡散層９４には接続部９６、接続線９７、接続部６１を介して、メモリユニットの共通ノード電極（図４参照）が接続される。
【００４０】
上記各ゲート電極は活性領域上にゲート絶縁膜を介して形成されている。また、活性領域以外の半導体基板１００には素子分離領域が形成されている。
【００４１】
次に、本発明に係る第２、第３実施の形態を、図６、図７に示すレイアウト図によって説明する。
【００４２】
第２実施の形態では、図６に示すように、前記第１実施の形態と同様に、複数本のプレート線１４と複数本の共通ノード電極１２とが交差して格子状に配置されている。各プレート線１４と各共通ノード電極１２との交差領域Ａには、キャパシタ（強誘電体キャパシタ）１３が形成されている。すなわち、１本の共通ノード電極１２にそって、図示した例では１６個のキャパシタ（例えば、強誘電体キャパシタ）１３が配置されていて、その１６個のキャパシタ１３と、各キャパシタ１３に接続されている上記プレート線１４とによってメモリユニット１１が構成されている。第２実施の形態においても、一つの共通ノード電極１２に接続されているキャパシタ１３の個数はメモリ装置の設計事項として適宜選択することができる。
【００４３】
一方、制御素子群エリア３２は二つ以上のメモリユニット１１にわたる位置の下層に形成されている。図６では、一例として２つのメモリユニット１１にわたる領域に制御素子群エリア３２（２点鎖線で示す領域）が形成されている。すなわち、制御素子群エリア３２は２本の隣接する共通ノード電極１２にわたって、共通ノード電極１２の配設方向に長方形状に形成されている。図示した例では、制御素子群エリア３２はＸ方向に、共通ノード電極１２が配設される１ピッチ分に相当する距離だけずつずらして配置されている。この制御素子群エリア３２のずらし量は、適宜設定することができる。そして、上層の共通ノード電極１２と下層の制御素子群（図示せず）とは接続部６１によって接続されている。接続部６１の形成位置は、図示したように制御素子群エリア３２の一角部に配置してもよいが、図示した位置に限定するものではない。一つの制御素子群が二つ以上のメモリユニット１１に接続しないように、すなわち、一つの制御素子群は一つのメモリユニット１１に対応して接続するように、接続部６１は配置される。また、制御素子群エリア３２内の制御素子のレイアウトは全て同じになっていて、繰り返しパターンとするのが理想的である。この素子構成は、一例として、前記図２〜図５によって説明した構成である。
【００４４】
第３実施の形態では、図７に示すように、前記第１実施の形態と同様に、複数本のプレート線１４と複数本の共通ノード電極１２とが交差して格子状に配置されている。各プレート線１４と各共通ノード電極１２との交差領域Ａには、キャパシタ（強誘電体キャパシタ）１３が形成されている。すなわち、１本の共通ノード電極１２にそって、図示した例では１６個のキャパシタ（例えば、強誘電体キャパシタ）１３が配置されていて、その１６個のキャパシタ１３と、各キャパシタ１３に接続されている上記プレート線１４とによってメモリユニット１１が構成されている。第３実施の形態においても、一つの共通ノード電極１２に接続されているキャパシタ１３の個数はメモリ装置の設計事項として適宜選択することができる。
【００４５】
一方、制御素子群エリア３２は二つ以上のメモリユニット１１にわたる位置の下層に形成されている。図７では、一例として８つのメモリユニット１１にわたる領域に制御素子群エリア３２（２点鎖線で示す領域）が形成されている。すなわち、制御素子群エリア３２は８本の隣接する共通ノード電極１２にわたって、共通ノード電極１２の配設方向に長方形状に形成されている。図示した例では、制御素子群エリア３２はＸ方向に、共通ノード電極１２が配設される１ピッチ分に相当する距離だけずつずらして配置されている。この制御素子群エリア３２のずらし量は、適宜設定することができる。そして、上層の共通ノード電極１２と下層の制御素子群（図示せず）とは接続部６１によって接続されている。接続部６１の形成位置は、図示したように制御素子群エリア３２の一角部に配置してもよいが、図示した位置に限定するものではない。一つの制御素子群が二つ以上のメモリユニット１１に接続しないように、すなわち、一つの制御素子群は一つのメモリユニット１１に対応して接続するように、接続部６１は配置される。また、制御素子群エリア３２内の制御素子のレイアウトは全て同じになっていて、繰り返しパターンとするのが理想的である。この素子構成は、一例として、前記図２〜図５によって説明した構成である。
【００４６】
前記図６のように、制御素子群エリア３２は、Ｘ方向側を短く、Ｙ方向側を長く形成しても、また、前記図７のように、Ｘ方向側を長く、Ｙ方向側を短くしても、第１実施の形態と同様の効果を得ることができる。
【００４７】
また、前記図１、図６、図７においては、制御素子群エリア３２は、矩形形状を成しているが、これに限るものではなく、Ｌ字形状や、Ｔ字形状となっていても同様の効果を得ることができる。
【００４８】
上記説明した制御素子群３１の回路構成、レイアウト構成は、一例であって、他の回路構成、レイアウト構成を採ることもできる。例えば、図３に示したレイアウト構成では、共通ノード電極との接続部の配置位置は共通電極線２１上であればどのような位置でもよい。例えば、図５に示したレイアウト構成では、共通ノード電極１２との接続部６１を直接ユニット選択トランジスタ９１の拡散層９４に接続してもよい。このような構成を採る制御素子群であっても、図１および図６、図７に示す本発明のメモリユニット１１に対する制御素子群エリア３２の配置構成を採ることができる。
【００４９】
【発明の効果】
以上、説明したように本発明のメモリ装置によれば、制御素子群を複数のメモリユニット間にわたってキャパシタより下層に配置したので、上記メモリ装置では、制御素子群の占有面積を変えることなく、ゲイントランジスタ、書き込み用選択トランジスタ、読み出し用選択トランジスタ等の複数の制御トランジスタを配置することが容易になる。それによって、設計の自由度を増やすことができる。例えば、トランジスタのゲート長やゲート幅の設計に自由度が出るため、動作マージンを増やすことが可能となる。
【図面の簡単な説明】
【図１】本発明のメモリ装置に係る第１実施の形態を示すレイアウト図である。
【図２】メモリセルの回路例を示す回路図である。
【図３】図２に示したメモリセルのレイアウト例を示すレイアウト図である。
【図４】メモリセルの別の回路例を示す回路図である。
【図５】図４に示したメモリセルのレイアウト例を示すレイアウト図である。
【図６】本発明のメモリ装置に係る第２実施の形態を示すレイアウト図である。
【図７】本発明のメモリ装置に係る第３実施の形態を示すレイアウト図である。
【図８】従来のメモリセルを説明する回路図である。
【図９】従来のメモリ装置を示すレイアウト図である。
【符号の説明】
１１…メモリユニット、１２…共通ノード電極、１３…キャパシタ、１４…プレート線、３２…制御素子群エリア

Claims (6)

1. 第１電極線と、前記第１電極線と交差するように形成された第２電極線との交差領域にキャパシタを備え、
   前記第１電極線は共通ノード電極であり、
   前記第２電極線は独立に制御可能な配線であり、
   前記共通ノード電極によって接続された前記キャパシタ群をメモリユニットとし、前記メモリユニット毎に制御素子群を有する強誘電体メモリ装置において、前記制御素子群が形成される制御素子群エリアは前記キャパシタより下層でかつ前記複数のメモリユニット間にわたって配置されている
   ことを特徴とするメモリ装置。
2. 前記各制御素子群は全て同じレイアウト構造を持つ
   ことを特徴とする請求項１記載のメモリ装置。
3. 前記制御素子群は独立した選択線と選択トランジスタとによって構成されている
   ことを特徴とする請求項１記載のメモリ装置。
4. 前記制御素子群は、
   書き込み選択トランジスタと、
   前記書き込み選択トランジスタのゲート側に接続された独立した書き込み選択線と、
   読み出し選択トランジスタと、
   前記読み出し選択トランジスタのゲート側に接続された独立した読み出し選択線と、
   前記共通ノード電極に接続される共通電極線の電位変化をビット線に増幅伝達するもので前記共通電極線がゲートに接続されるゲイントランジスタと、
   を備えていることを特徴とする請求項１記載のメモリ装置。
5. 前記制御素子群は、
   書き込み選択トランジスタと、
   前記書き込み選択トランジスタのゲート側に接続された独立した書き込み選択線と、
   読み出し選択トランジスタと、
   前記読み出し選択トランジスタのゲート側に接続された独立した読み出し選択線と、
   前記共通ノード電極に接続される共通電極線の電位変化をビット線に増幅伝達するもので前記共通電極線がゲートに接続されるゲイントランジスタと、
   前記共通電極線を任意の電位にリセットするためのもので前記共通電極線および任意の電圧源をドレインおよびソースとし、独立したリセット選択線をゲート電極とするリセットトランジスタと
   を備えていることを特徴とする請求項１記載のメモリ装置。
6. 前記メモリユニットと前記制御素子群との間にユニット選択線をゲートとするユニット選択トランジスタ
   を備えたことを特徴とする請求項１記載のメモリ装置。

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