JP2001332632A

JP2001332632A - 半導体装置

Info

Publication number: JP2001332632A
Application number: JP2000151752A
Authority: JP
Inventors: Hitoshi Abiko; 仁安彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-05-23
Filing date: 2000-05-23
Publication date: 2001-11-30

Abstract

(57)【要約】【課題】従来のフォールデットビットライン構成の１容
量１トランジスタ型メモリセルは、１つのセンスアンプ
に接続する２行のメモリセルをそれぞれ独立に選択する
ために、２行のメモリセルを互い違いに配置しなければ
ならなかった。そのため、一方の行のメモリセルには他
方の行のメモリセルのためのワード線を通すための余分
なスペースが必要となり、一個当たりのメモリセルの面
積が増大するという欠点があった。【解決手段】メモリセル３０１の駆動トランジスタを２
つの直列接続の第１トランジスタ３１１及び第２トラン
ジスタ３１２で構成し、副ワード線３０５を追加して、
副ワード線３０５の信号によりビット線３０７と容量の
容量電極３３５とを導通させてメモリセル３０１及びメ
モリセル３０２を同じワード線３０４の下に並べること
が出来、メモリセル面積を小さくすることが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭのメモリ
セルを含む半導体装置、特に、ビットライン構成がフォ
ールデッドビットライン構成である半導体装置のメモリ
セル面積の縮小に関する。

【０００２】

【従来の技術】従来、この種のメモリ装置は、図７
（ｂ）に示されるメモリセルの拡大模式平面図は、図７
（ａ）のセンスアンプを含むメモリセルの模式平面図に
示すように、ビット線４０７及びビット線４０８が、セ
ンスアンプ４０３を基準に折り返す形で導出される構成
を採ると、ビット線４０７及びビット線４０８にそれぞ
れ接続し、ワード線４０４方向に隣接するメモリセル４
０１及びメモリセル４０２は、ビット線方向に互い違い
に配置する必要があった（フォールデッド（ｆｏｌｄｅ
ｄ）ビットライン構成）。その理由を以下に述べる。

【０００３】例えば、ワード線４０４に電圧を加える
と、メモリセル４０２の情報がビット線４０８に出てく
る。センスアンプ４０３から出ている２本のビット線４
０７及びビット線４０８は、互いに”１”、”０”の反
対の関係になるので、メモリセル４０２の情報が”１”
であれば、ビット線４０８は”１”、ビット線４０７
は”０”になる。この時、ビット線４０７に接続される
メモリセル４０１の行のセルは、ワード線４０４の信号
では選択されないので、メモリセル４０１の行のセルの
情報が乱されることはない。

【０００４】今、上下のビット線において隣り合うメモ
リセルが、メモリセル４０１及びメモリセル４０２のよ
うな互い違いの配置ではなく、図８（ａ）に示すよう
に、メモリセル５０１及びメモリセル５０２のようにワ
ード線５０４の下に並べて配置した場合、このフォール
デッドビットライン構成にすることが出来ない。なぜな
らば、ワード線５０４に電圧を加えると、メモリセル５
０１及びメモリセル５０２の情報が同時に出てくる為、
ビット線５０７及びビット線５０８が互いに”１”、”
０”の反対の関係であると、メモリセル５０１及びメモ
リセル５０２のうち選択されるべきでない方のメモリセ
ルの情報が乱れるからである。

【０００５】そこで、このようにビット線方向に隣り合
うメモリセルが互い違いに配置せず並んで配置された場
合、ビット線を折り返し構造にせず、図８（ｂ）に示す
ように、センスアンプ６０３の両側に広げて配置するオ
ープンビットライン構成という構造が取られる。

【０００６】フォールデットビットライン構成では、図
７（ａ）に示すように、メモリセル４０１の中を、隣の
メモリセル４０２の為のワード線であるワード線４１４
が通る為、無駄な面積を必要とする。これに対し、オー
プンビットライン構成では、そのような無駄な面積が必
要無いので１セル当たりのセル面積を小さく出来、メモ
リの集積度を高められる点で有利である。

【０００７】しかし、オープンビットライン構成では、
図８（ｂ）に示すように、例えば、センスアンプ６４３
に接続するビット線６４７下の”０”状態のメモリセル
６４１がワード線６４４により選択され、読み出し・再
書き込みが行われた場合、ビット線６４７に隣接するビ
ット線６０７下にあって、選択されていない”１”状態
のメモリセル６０１が、ビット線６４７とビット線６０
７との結合容量によりノイズを与えられ、保持する信号
量を減らしてしまう。さらに、選択されていない”１”
状態のメモリセル６０１の接続するビット線６０７が、
すべて”０”状態のビット線に挟まれ、それらが読み出
されたときは、その度に”０”状態のビット線から結合
容量によるノイズを与えられ、メモリセル６０１の保持
信号自体が”１”から”０”に変わってしまうという最
悪の事態を招く。

【０００８】これに対し、フォールデットビットライン
構成では、構造上、図７（ａ）及び図８（ａ）に示すよ
うに、”０”の状態のビット線と”１”の状態のビット
線とがワード線方向にペアで交互に並んでいる為、ビッ
ト線下の選択されないメモリセルが”０”又は”１”の
状態に引っ張られる度合いを緩和することができる。そ
のため、商業的に実用化されているこの種のメモリ装置
のビットライン構成は、全てフォールデットビットライ
ン構成になっている。

【０００９】

【発明が解決しようとする課題】従来、フォールデット
ビットライン構成の１容量１トランジスタ型メモリセル
は、図７（ａ）に示すように、１つのセンスアンプ４０
３に接続する２行のメモリセルをそれぞれ独立に選択す
るために、メモリセル４０１及びメモリセル４０２それ
ぞれのスイッチング用トランジスタ４１１のゲート電極
４１３（ワード線４０４）及びスイッチング用トランジ
スタのゲート電極（ワード線４１４）を互い違いに配置
しなければならなかった。そのため、例えば、１つのメ
モリセル４０１にとっては不要な、隣のメモリセル４０
２のためのワード線４１４が必要となり、一個当たりの
メモリセルの面積が増大するという欠点があった。

【００１０】本発明の目的は、上述したようなメモリセ
ルを含む半導体装置の問題点に対して、フォールデット
ビットライン構成のビットライン構成を採りつつ、メモ
リセル面積を縮小して、メモリセルを含む半導体装置全
体のチップ面積を縮小できる半導体装置を提供すること
にある。

【００１１】

【課題を解決するための手段】本発明の半導体装置は、
メモリセルの駆動部を駆動して前記メモリセルを選択す
るワード線と、前記ワード線と直交して走査し、選択さ
れたメモリセル内の容量の電気的状態を検知、或いは、
変更する信号を供給するビット線と、前記ビット線に接
続され、前記ビット線を互いに相反する状態の一方のビ
ット線及び他方のビット線に分けて導出するセンスアン
プとを有する半導体装置であって、前記メモリセルは、
前記駆動部が、第１トランジスタ及びそれに直列接続さ
れる第２トランジスタとからなることを特徴とし、前記
第２トランジスタは、前記第１トランジスタと前記容量
との間に直列に挿入される構成であり、前記一方のビッ
ト線に接続される第１メモリセルの第１トランジスタ及
び前記他方のビット線に接続される第２メモリセルの第
１トランジスタは、同じワード線をゲートとする構成で
あり、前記第１トランジスタは前記ワード線に接続さ
れ、前記第２トランジスタは前記ワード線から独立して
制御される副ワード線に接続され、前記第１メモリセル
の第２トランジスタ及び前記第２メモリセルの第２トラ
ンジスタは、一方が導通のときは、他方が非導通とな
る、というものである。

【００１２】上記半導体装置は、さらに、前記メモリセ
ルにおいて、前記第１トランジスタのチャネル領域及び
前記第２トランジスタのチャネル領域は高不純物濃度の
ソース・ドレイン拡散層により区画されており、前記ワ
ード線及び前記副ワード線は、前記第１トランジスタの
チャネル領域及び前記第２トランジスタのチャネル領域
をそれぞれ制御する、或いは、前記メモリセルにおい
て、前記ワード線は、前記副ワード線を覆う絶縁膜を挟
んで前記副ワード線の上に一部重畳して形成され、前記
ワード線及び前記副ワード線は、前記絶縁膜を横方向に
挟んで前記第１トランジスタのチャネル領域及び前記第
２トランジスタのチャネル領域をそれぞれ制御する、或
いは、前記メモリセルにおいて、前記副ワード線は、前
記ワード線を覆う絶縁膜を挟んで前記ワード線の上に一
部重畳して形成され、前記ワード線及び前記副ワード線
は、前記絶縁膜を横方向に挟んで前記第１トランジスタ
のチャネル領域及び前記第２トランジスタのチャネル領
域をそれぞれ制御する、或いは、前記メモリセルにおい
て、前記副ワード線は、前記ワード線の側面に側壁絶縁
膜を挟んで形成された側壁導電膜であり、前記ワード線
及び前記副ワード線は、前記側壁絶縁膜を挟んで前記第
１トランジスタのチャネル領域及び前記第２トランジス
タのチャネル領域をそれぞれ制御する、という形態を取
り得、また、上記半導体装置に共通する適用形態とし
て、前記第１トランジスタ及び前記第２トランジスタ
は、互いにゲート長の異なるトランジスタである、とい
うものである。

【００１３】

【発明の実施の形態】本発明の特徴は、ＤＲＡＭセルに
おいて、アクセストランジスタを縦積みトランジスタ構
成にすることにより、２本のワード線が交わったセルの
み選択的にアクセスすることにより、オープンビットラ
イン形式のレイアウトをとりながら、フォールデットビ
ットライン形式の動作を実現することで、メモリセルの
集積度を向上する。

【００１４】本発明の実施形態に共通する等価回路の特
徴を以下に挙げる。

【００１５】まず、図１に示すように、１つの容量１９
に接続するためのスイッチング用トランジスタが、直列
接続の第１トランジスタ１１及び第２トランジスタ１２
の２つのトランジスタからなり、第１トランジスタ１１
のゲート電極１３は、ワード線４に、第２トランジスタ
１２のゲート電極１４は、本発明の特徴である副ワード
線５に接続され、第１トランジスタ１１、第２トランジ
スタ１２、容量１９でメモリセル１を構成している。第
１トランジスタ１１と容量１９との間に第２トランジス
タ１２が挿入された形となっている。

【００１６】ここで、２つのトランジスタのそれぞれの
ゲート電極がそれぞれ異なる信号線に接続されているた
め、第１トランジスタがワード線で選択されても、副ワ
ード線が選択されない限り、第１トランジスタ１１は、
第２トランジスタ１２を介して容量１９と導通しないこ
とになる。

【００１７】またさらに、ここで図示はしないが、選択
回路の信号が、１つのセンスアンプに接続するメモリセ
ルにおいて、同時に２つ以上のメモリセルを選択しない
ように副ワード線の信号を設定している。

【００１８】また、メモリセル１において、第１トラン
ジスタ１１のゲート電極１３及び第２トランジスタ１２
のゲート電極１４のゲート長が互いに異なるという特徴
も有している。

【００１９】次に、本発明の第１の実施形態について図
１、２を参照して説明する。図１は、本発明の実施形態
に共通する等価回路であり、図２は、その等価回路を実
現するための第１の実施形態における一つのセンスアン
プに接続するセルアレイのセンスアンプ近傍の模式平面
図、メモリセルの拡大模式平面図及びその模式断面図で
ある。

【００２０】まず、図２（ａ）に示すように、一つのセ
ンスアンプ３からビット線７及びビット線８からなるビ
ット線が導出され、ビット線は、センスアンプ３で折り
返してビット線７及びビット線８が互いに平行に走査し
ている。また、図では、特にセンスアンプ３に接続する
メモリセルのうち、同じワード線４に接続するメモリセ
ル１及びメモリセル２を取り上げて示している。メモリ
セル１の第１トランジスタ１１のＳＤ拡散層１５はビッ
ト線電極３６を通してビット線７に、メモリセル２の第
１トランジスタ２１のＳＤ拡散層２５はビット線電極を
通してビット線８にそれぞれ接続される。

【００２１】ここで、ワード線４の信号によりメモリセ
ル１及びメモリセル２が選択されたとき、ビット線７及
びビット線８は互いに反転状態の電位を出力して、メモ
リセル１及びメモリセル２への書き込み・読み出し動作
を行うように設定される。従って、書き込み・読み出し
動作時に、一つのワード線に接続するメモリセルのう
ち、選択されないメモリセルの保持データへの影響を最
小限に抑える構成となっている。

【００２２】次に、メモリセル１の拡大模式平面図を図
２（ｂ）に示す。図面に向かって左側から、ビット線７
にビット線電極３６を通して接続するＳＤ拡散層１５、
ワード線４、ＳＤ拡散層１６、副ワード線５、ＳＤ拡散
層１８、容量１９の容量電極３５が配置されている。ま
た、図２（ｃ）は、図２（ｂ）の切断線Ａ−Ａ’に沿っ
た模式断面図であり、本発明の主要構成のみを示してい
る。

【００２３】ここで、メモリセル１の第１トランジスタ
１１は、半導体基板３１の表面に形成されたゲート絶縁
膜３２と、ワード線４であるゲート電極１３、ＳＤ拡散
層１５、１６からなり、メモリセル１の第２トランジス
タ１２は、副ワード線５であるゲート電極１４、ＳＤ拡
散層１６、１８からなる。第１トランジスタ１１は、副
ワード線５の信号により第２トランジスタ１２が選択さ
れない限り容量１９の容量電極３５とは導通しない。

【００２４】また、第１トランジスタ１１のゲート電極
１３のゲート長と第２トランジスタ１２のゲート電極１
４のゲート長とは互いに異なる長さに設定され、通常、
第１トランジスタ１１のゲート長は、第１トランジスタ
１１の駆動能力を大きくするために最小限のゲート長が
選ばれ、第２トランジスタ１２のゲート長は、ビット線
と接地との間に印加される最大電圧に耐えられるゲート
長が選ばれ、それぞれ異なる長さに設定される。

【００２５】従って、同じワード線４に接続するメモリ
セル１及びメモリセル２は、選択回路により副ワード線
５、６の信号をメモリセル１及びメモリセル２が同時に
選択されないように設定しておけば、同時に選択される
ことはない。

【００２６】以上のように、本発明の第１の実施形態に
よれば、同じワード線下に同じセンスアンプに接続する
２つのメモリセルを収容できるので、従来の構造のよう
な２つメモリセルの同時選択を避けるための空き領域を
設ける必要が無く、メモリセルアレイ面積を縮小するこ
とが可能となる。

【００２７】次に、本発明の第２の実施形態を図３を参
照して説明する。図３（ａ）はメモリセルの模式平面図
であり、図３（ｂ）は、一つのメモリセルの模式拡大平
面図であり、図３（ｃ）は、図３（ｂ）の切断線Ｂ−
Ｂ’に沿った模式断面図であり、本発明の主要構成のみ
を示している。センスアンプを含むメモリセル平面図の
構成は、メモリセルの構造以外は第１の実施形態と同じ
である。

【００２８】メモリセル１０１の第１トランジスタ１１
１は、半導体基板１３１の表面に形成されたゲート絶縁
膜１３２と、その上に形成されたワード線１０４である
ゲート電極１１３と、ＳＤ拡散層１１５、１１８とから
なり、メモリセル１０１の第２トランジスタ１１２は、
同じゲート絶縁膜１３２の上に形成された副ワード線１
０５であるゲート電極１１４と、ＳＤ拡散層１１５、１
１８とからなる。第１トランジスタ１１１は、副ワード
線１０５の信号により第２トランジスタ１１２が選択さ
れない限り容量１１９とは導通しない。

【００２９】従って、同じワード線１０４に接続するメ
モリセル１０１及びメモリセル１０２は、選択回路によ
り副ワード線１０５、１０６の信号をメモリセル１０１
及びメモリセル１０２が同時に選択されないように設定
しておけば、同時に選択されることはない。

【００３０】第２の実施形態では、第１の実施形態に比
べて、第１の実施形態のＳＤ拡散層１６を無くし、第１
トランジスタ１１１のゲート電極１１３と第２トランジ
スタ１１２のゲート電極１１４とを、ゲート電極１１３
がゲート電極１１４の上に絶縁膜１３３を挟んで一部重
畳して形成されている。

【００３１】また、第１トランジスタ１１１のゲート電
極１１３のゲート長と第２トランジスタ１１２のゲート
電極１１４のゲート長とは、第１の実施形態で述べた長
さに最適化され、互いに異なる長さに設定される。

【００３２】このような構造にすることにより、メモリ
セルの面積を第１の実施形態よりもさらに縮小できる。

【００３３】次に、本発明の第３の実施形態を図４を参
照して説明する。図４（ａ）はメモリセルの模式平面図
であり、図４（ｂ）は、一つのメモリセルの模式拡大平
面図であり、図４（ｃ）は、図４（ｂ）の切断線Ｃ−
Ｃ’に沿った模式断面図であり、本発明の主要構成のみ
を示している。センスアンプを含むメモリセル平面図の
構成は、メモリセルの構造以外は第１の実施形態と同じ
である。

【００３４】メモリセル２０１の第１トランジスタ２１
１は、半導体基板２３１の表面に形成されたゲート絶縁
膜２３２と、その上に形成されたワード線２０４である
ゲート電極２１３と、ＳＤ拡散層２１５、２１８とから
なり、メモリセル２０１の第２トランジスタ２１２は、
同じゲート絶縁膜２３２の上に形成された副ワード線２
０５であるゲート電極２１４と、ＳＤ拡散層２１５、２
１８とからなる。第１トランジスタ２１１は、副ワード
線２０５の信号により第２トランジスタ２１２が選択さ
れない限り容量２１９とは導通しない。

【００３５】従って、同じワード線２０４に接続するメ
モリセル２０１及びメモリセル２０２は、選択回路によ
り副ワード線２０５、２０６の信号をメモリセル２０１
及びメモリセル２０２が同時に選択されないように設定
しておけば、同時に選択されることはない。

【００３６】第３の実施形態では、第２の実施形態とゲ
ート電極の構造が反対になっており、第１トランジスタ
２１１のゲート電極２１３と第２トランジスタ２１２の
ゲート電極２１４とを、ゲート電極２１４がゲート電極
２１３の上に絶縁膜２３３を挟んで一部重畳して形成さ
れている。

【００３７】また、第１トランジスタ２１１のゲート電
極２１３のゲート長と第２トランジスタ２１２のゲート
電極２１４のゲート長とは、第１の実施形態で述べた長
さに最適化され、互いに異なる長さに設定される。

【００３８】このような構造にすることにより、メモリ
セルの面積を第１の実施形態よりもさらに縮小できる。

【００３９】次に、本発明の第４の実施形態を図５を参
照して説明する。図５（ａ）はメモリセルの模式平面図
であり、図５（ｂ）は、一つのメモリセルの模式拡大平
面図であり、図５（ｃ）は、図５（ｂ）の切断線Ｄ−
Ｄ’に沿った模式断面図であり、本発明の主要構成のみ
を示している。センスアンプを含むメモリセル平面図の
構成は、メモリセルの構造以外は第１の実施形態と同じ
である。

【００４０】メモリセル３０１の第１トランジスタ３１
１は、半導体基板３３１の表面に形成されたゲート絶縁
膜３３２と、その上に形成されたワード線３０４である
ゲート電極３１３と、ＳＤ拡散層３１５、３１８とから
なり、メモリセル３０１の第２トランジスタ３１２は、
同じゲート絶縁膜３３２の上に形成された副ワード線３
０５であるゲート電極３１４と、ＳＤ拡散層３１５、３
１８とからなる。第１トランジスタ３１１は、副ワード
線３０５の信号により第２トランジスタ３１２が選択さ
れない限り容量３１９とは導通しない。

【００４１】従って、同じワード線３０４に接続するメ
モリセル３０１及びメモリセル３０２は、選択回路によ
り副ワード線３０５、３０６の信号をメモリセル３０１
及びメモリセル３０２が同時に選択されないように設定
しておけば、同時に選択されることはない。

【００４２】第４の実施形態では、特に、第２、３の実
施形態とは、第２トランジスタのゲート電極の構造が異
なっており、第２トランジスタ３１２のゲート電極３１
４は、第１トランジスタ３１１の片方の側面に設けた側
壁絶縁膜３３３を挟んで設けられる。

【００４３】このため、第２、３の実施形態と比べて、
第１トランジスタ３１１のゲート電極３１３のゲート長
を駆動能力が最大となるゲート長に設定し、さらに、第
２トランジスタ３１２のゲート電極３１４のゲート長
を、第１の実施形態で述べた最大印加電圧の範囲内で最
小化出来るので、第２、３の実施形態と比べてメモリセ
ルの面積をさらに縮小することが可能となる。

【００４４】本発明では、図２（ａ）に示すように、フ
ォールデットビットライン構成でメモリセルを並べてい
るが、ワード線４に電圧を加えても、副ワード線５に電
圧を加えなければ、メモリセル１の情報はビット線７に
出てこない。折り返し構造になっている、ビット線７、
ビット線８にそれぞれ独立な副ワード線５、副ワード線
６を配置することで、ワード線４が共通でも、メモリセ
ル１、メモリセル２を独立に一意的に選択することが可
能である。

【００４５】即ち、従来技術では図６の等価回路図に示
されるように、１つのトランジスタ４１１でビット線４
０７と容量４１９との接続・切断を行っていたのに対
し、本発明では、図１（ａ）に示すように２つのトラン
ジスタで、容量への切断を行っている。

【００４６】その結果、本発明はフォールデットビット
ライン構成の、データの安定性という長所を生かしなが
ら、従来のフォールデットビットライン構成よりもセル
面積を小さく出来るというメリットを得ることが出来
る。

【００４７】また、図２（ａ）の第１の実施形態では、
ワード線４と副ワード線５を離して描いている為、メモ
リセル面積が大きくなっているが、これは、図３
（ａ）、図４（ａ）に示した第２、３の実施形態のよう
に、ワード線と副ワード線を一部重ねることも可能であ
る。こうすればメモリセル面積の増大は少なくて済む。

【００４８】更に、図５（ａ）の第４の実施形態のよう
に、副ワード線３０５をワード線３０４の側壁に設けた
導電性のサイドウォールでゲート電極３１４を形成すれ
ば、第２、３の実施形態の場合のメモリセルよりもさら
にメモリセル面積を縮小することが可能となる。

【００４９】

【発明の効果】以上説明したように、本発明のビットラ
イン構成にフォールデットビットライン構成を採るＤＲ
ＡＭ型のメモリセルを含む半導体装置は、メモリセルの
駆動トランジスタを２つの直列接続のトランジスタで構
成して、従来のワード線の他に副ワード線を設けて、副
ワード線の信号によりビット線と容量とを導通させると
いう方式を採ることにより、メモリセルを同じワード線
の下に並べることが出来、メモリセル面積を従来のフォ
ールデットビットライン構成のメモリセル面積よりも小
さくすることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態の半導体装置に共通するメモ
リセルの等価回路図である。

【図２】本発明の第１の実施形態の半導体装置のセンス
アンプ近傍の模式平面図、メモリセルの模式拡大平面図
及びその模式断面図である。

【図３】本発明の第２の実施形態の半導体装置のセンス
アンプ近傍の模式平面図、メモリセルの模式拡大平面図
及びその模式断面図である。

【図４】本発明の第３の実施形態の半導体装置のセンス
アンプ近傍の模式平面図、メモリセルの模式拡大平面図
及びその模式断面図である。

【図５】本発明の第４の実施形態の半導体装置のセンス
アンプ近傍の模式平面図、メモリセルの模式拡大平面図
及びその模式断面図である。

【図６】従来の半導体装置のメモリセルの等価回路図で
ある。

【図７】従来のフォールデッドビットライン構成のセン
スアンプをその近傍のメモリセルと共に示す模式平面図
及びメモリセルの模式拡大平面図である。

【図８】フォールデッドビットライン構成のメモリセル
アレイにオープンビットライン構成のメモリセルアレイ
を適用した場合の模式平面図及びオープンビットライン
構成のセンスアンプをその近傍のメモリセルと共に示す
模式平面図である。

【符号の説明】

１、２、１０１、１０２、２０１、２０２、３０１、３
０２、４０１、４０２、５０１、５０２、６０１、６０
２、６４１メモリセル３、１０３、２０３、３０３、４０３、５０３、６０
３、６４３センスアンプ４、１０４、２０４、３０４、４０４、５０４、６０
４、６４４ワード線５、６、１０５、１０６、２０５、２０６、３０５、３
０６副ワード線７、８、１０７、１０８、２０７、２０８、３０７、３
０８、４０７、４０８、５０７、５０８、６０７、６０
８、６４７、６４８ビット線１１、１１１、２１１、３１１第１トランジスタ１２、１１２、２１２、３１２第２トランジスタ１３、１４、１１３、１１４、２１３、２１４、３１
３、３１４ゲート電極１５、１６、１８、１１５、１１８、２１５、２１８、
３１５、３１８ＳＤ拡散層１９、４１９容量３１、１３１、２３１、３３１半導体基板３２、１３２、２３２、３３２ゲート絶縁膜３４、１３４、２３４、３３４層間絶縁膜３６、１３６、２３６、３３６ビット線電極３５、４５、１３５、１４５、２３５、２４５、３３
５、３４５、４３５、４４５、５３５、５４５、６３
５、６４５容量電極１３３、２３３絶縁膜３３３側壁絶縁膜

Claims

【特許請求の範囲】

【請求項１】メモリセルの駆動部を駆動して前記メモ
リセルを選択するワード線と、前記ワード線と直交して
走査し、選択されたメモリセル内の容量の電気的状態を
検知、或いは、変更する信号を供給するビット線と、前
記ビット線に接続され、前記ビット線を互いに相反する
状態の一方のビット線及び他方のビット線に分けて導出
するセンスアンプとを有する半導体装置であって、前記
メモリセルは、前記駆動部が、第１トランジスタ及びそ
れに直列接続される第２トランジスタとからなることを
特徴とする半導体装置。
【請求項２】前記第２トランジスタは、前記第１トラ
ンジスタと前記容量との間に直列に挿入される構成であ
り、前記一方のビット線に接続される第１メモリセルの
第１トランジスタ及び前記他方のビット線に接続される
第２メモリセルの第１トランジスタは、同じワード線を
ゲートとする構成である請求項１記載の半導体装置。
【請求項３】前記第１トランジスタは前記ワード線に
接続され、前記第２トランジスタは前記ワード線から独
立して制御される副ワード線に接続される請求項１又は
２記載の半導体装置。
【請求項４】前記第１メモリセルの第２トランジスタ
及び前記第２メモリセルの第２トランジスタは、一方が
導通のときは、他方が非導通となる請求項２又は３記載
の半導体装置。
【請求項５】前記メモリセルにおいて、前記第１トラ
ンジスタのチャネル領域及び前記第２トランジスタのチ
ャネル領域は高不純物濃度のソース・ドレイン拡散層に
より区画されており、前記ワード線及び前記副ワード線
は、前記第１トランジスタのチャネル領域及び前記第２
トランジスタのチャネル領域をそれぞれ制御する請求項
３又は４記載の半導体装置。
【請求項６】前記メモリセルにおいて、前記ワード線
は、前記副ワード線を覆う絶縁膜を挟んで前記副ワード
線の上に一部重畳して形成され、前記ワード線及び前記
副ワード線は、前記絶縁膜を横方向に挟んで前記第１ト
ランジスタのチャネル領域及び前記第２トランジスタの
チャネル領域をそれぞれ制御する請求項３又は４記載の
半導体装置。
【請求項７】前記メモリセルにおいて、前記副ワード
線は、前記ワード線を覆う絶縁膜を挟んで前記ワード線
の上に一部重畳して形成され、前記ワード線及び前記副
ワード線は、前記絶縁膜を横方向に挟んで前記第１トラ
ンジスタのチャネル領域及び前記第２トランジスタのチ
ャネル領域をそれぞれ制御する請求項３又は４記載の半
導体装置。
【請求項８】前記メモリセルにおいて、前記副ワード
線は、前記ワード線の側面に側壁絶縁膜を挟んで形成さ
れた側壁導電膜であり、前記ワード線及び前記副ワード
線は、前記側壁絶縁膜を挟んで前記第１トランジスタの
チャネル領域及び前記第２トランジスタのチャネル領域
をそれぞれ制御する請求項３又は４記載の半導体装置。
【請求項９】前記第１トランジスタ及び前記第２トラ
ンジスタは、互いにゲート長の異なるトランジスタであ
る請求項１、２、３、４、５、６、７又は８記載の半導
体装置。