JP5435857B2 - 半導体装置 - Google Patents

Description

本発明は、電気的にデータの消去及び書き込みが可能な不揮発性メモリを備えた半導体装置に関する。

近年、メモリの大容量化に伴い、メモリ素子を三次元に配列した不揮発性メモリが開発されている。また、このような三次元構造の不揮発性メモリに適したメモリ素子として、可変抵抗の抵抗値によりデータを記憶するメモリ素子が採用されている。特許文献１から４には、様々な構造の三次元メモリが開示されている。
特表２００７−５１１８９５号公報 特開２００４−３６２７５３号公報 特表２００６−５１４７８１号公報 特開２００３−１３３５２８号公報

従来の三次元構造の不揮発性メモリにおいては、構造上の制約から、メモリ領域の小型化と消費電力の低減化に限界があった。

本発明は上記課題に鑑みてなされたものであり、三次元構造を有する不揮発性メモリにおいて、電子素子及び配線の配置効率を高めることによる小型化と、消費電力の低減を図ることを目的とする。

本発明は、半導体基板と、前記半導体基板の上に設けられ、複数のメモリ層を有するメモリ領域と、前記半導体基板を含む領域における、前記メモリ領域の直下の領域に設けられた、前記メモリ領域にデータ書き込みのための電圧を供給する駆動回路と、を具備することを特徴とする半導体装置である。本発明によれば、メモリ領域の直下の領域に駆動回路を設けることで、メモリ領域の周辺に駆動回路を形成する場合に比べて半導体装置を小型化することができる。また、駆動回路とメモリ領域とを結ぶ配線の長さを短くすることができるため、消費電力の低減を図ることができる。

前記メモリ領域は、前記半導体基板の上方に上下方向に設けられ、前記駆動回路に接続された第１配線と、前記半導体基板の上方に水平方向に設けられ、前記第１配線に接続された第２配線と、前記半導体基板の上方に、水平方向かつ前記第２配線に対し交差する方向に設けられた第３配線と、前記第２配線及び前記第３配線の交差領域に上下方向に設けられ、前記第２配線及び前記第３配線に接続されたメモリセルと、を含む構成とすることができる。この構成によれば、複数のメモリセルを水平方向及び上下方向に積層して配列することができるため、メモリセルの高集積化を図ることができる。

上記構成において、前記駆動回路が、複数の前記第１配線に接続されている構成とすることができる。この構成によれば、駆動回路が２つ以上の柱配線を選択するため、駆動回路が１つの柱配線を選択する場合に比べて駆動回路の大きさを大きくすることができる。

上記構成において、前記メモリ層は、水平方向の平面上に配列された複数の前記メモリセルからなるメモリセルアレイと、前記複数の前記メモリセルに対応する第２配線、第３配線、及び第１配線の一部と、を含み、前記メモリ層内における、対応する前記第１配線、前記第２配線、前記第３配線、及び前記メモリセルは、前記半導体基板の上方から見た場合に、前記第１配線と前記メモリセルとの間隔が、前記第１配線と前記第３配線との間隔より大きくなるように設けられている構成とすることができる。この構成によれば、第２配線が第３配線に対して斜め方向に形成されるため、第２配線と第３配線とを直交して設ける場合に比べて、第１配線とメモリセルとの間隔を大きくすることができるため、製造工程における加工が容易となる。

上記構成において、前記メモリ層は、水平方向の平面上に配列された複数の前記メモリセルからなるメモリセルアレイと、前記複数の前記メモリセルに対応する第２配線、第３配線、及び第１配線の一部と、を含み、前記複数のメモリ層のうち、上下に隣接する第１メモリ層及び第２メモリ層は、前記半導体基板の上方から見た場合に、前記第１メモリ層内に設けられた前記第３配線が、前記第２メモリ層内に設けられた前記第３配線に交差する方向に設けられている構成とすることができる。この構成によれば、上下に隣接するメモリ層における第３配線同士が交差して設けられているため、第３配線をメモリ領域の２方向から引き出すことができる。これにより、第３配線に接続された読み出し回路を、メモリ領域の周辺に効率よく配置することができる。

前記メモリ層は、水平方向の平面上に配列された複数の前記メモリセルからなるメモリセルアレイと、前記複数の前記メモリセルに対応する第２配線、第３配線、及び第１配線の一部と、を含み、前記メモリセルアレイは、前記複数の前記メモリセルが第１方向及び前記第１方向と交差する第２方向にマトリクス状に配列して形成され、前記メモリセルアレイに対応する前記第２配線は、前記第１方向または前記第２方向のうち一方向に配列された前記複数の前記メモリセルの全てに接続されている構成とすることができる。この構成によれば、第２配線が一方向の全てのメモリセルに接続されているため、第１配線の本数を少なくすることができる。これにより、メモリセルの高集積化を図るとともに、メモリ領域の直下の領域を効率的に活用することができる。

上記構成において、前記半導体基板を含む領域における、前記駆動回路が形成された領域の外側に、前記半導体基板の上方から見た場合に前記メモリ領域の第１の辺に沿って設けられ、前記駆動回路に接続されたアドレスデコーダと、前記半導体基板を含む領域における、前記駆動回路が形成された領域の外側に、前記半導体基板の上方から見た場合に前記メモリ領域の前記第１の辺に隣接する第２の辺に沿って設けられ、前記駆動回路に接続された高電圧供給回路と、前記半導体基板を含む領域における、前記駆動回路が形成された領域の外側に、前記半導体基板の上方から見た場合に前記メモリ領域の前記第１の辺に対向する第３の辺に沿って設けられ、前記メモリ領域に接続されたデータ読み出し回路と、前記第３配線に沿った方向に設けられ、前記アドレスデコーダ及び前記駆動回路を接続する第４配線と、前記第４配線と交差する方向に設けられ、前記高電圧供給回路及び前記駆動回路を接続する第５配線と、を具備する構成とすることができる。この構成によれば、周辺回路をメモリ領域の周辺に効率的に配置することができるため、半導体装置の小型化を図ることができる。

上記構成において、前記半導体基板内における、前記メモリ領域の直下の領域に設けられ、前記駆動回路に接続されたアドレスデコーダを具備する構成とすることができる。この構成によれば、メモリ領域の直下の領域にアドレスデコーダを設けるため、メモリ領域の外周にアドレスデコーダを設ける場合に比べて半導体装置を小型化することができる。

上記構成において、前記駆動回路は１つのトランジスタからなり、
前記トランジスタの入出力端子の一方は前記第１配線に接続され、前記トランジスタの入出力端子の他方は前記高電圧供給回路に接続され、前記トランジスタの制御端子は前記アドレスデコーダに接続されている構成とすることができる。この構成によれば、駆動回路が１つのトランジスタで構成されているため、駆動回路の形成が容易となる。

上記構成において、前記メモリセルは、所定条件の電圧パルスを印加することにより抵抗値が変化する可変抵抗素子と、前記可変抵抗素子に直列に接続されたダイオードと、を含む構成とすることができる。

本発明によれば、メモリ領域の直下の領域に駆動回路を設けることで、メモリ領域の周辺に駆動回路を形成する場合に比べて半導体装置を小型化することができる。また、駆動回路とメモリ領域とを結ぶ配線の長さを短くすることができるため、消費電力の低減を図ることができる。

はじめに、本発明における課題を明確にする。図１は従来例に係る三次元構造のＭＩＭ（ＭＥＴＡＬ−ＩＮＳＵＬＡＴＩＯＮ−ＭＥＴＡＬ）型メモリを示した斜視図である。ＭＩＭ型メモリは、データを記憶する領域であるメモリ領域１０、メモリ領域１０にデータ書込み及び読み出しのための電圧及び電流を供給する駆動系回路１２、メモリ領域１０に記憶されたデータを読み出す読み出し系回路１４を備えて構成される。

メモリ領域１０は、支持体である半導体基板の上方に形成され、水平方向に平行に設けられた複数のビット線ＢＬと、水平方向かつビット線ＢＬに対し直交する方向に平行に設けられた複数のワード線ＷＬとが、交互に積層されている。ビット線ＢＬとワード線ＷＬとの交差領域には、メモリセル２１が上下方向に形成され、一端がビットラインＢＬに、他端がワードラインＷＬに接続されている。これにより、水平方向の平面状に配列された複数のメモリセル２１からメモリセルアレイが構成され、上記メモリセルアレイが上下方向に積層されることによりメモリ領域１０が構成されている。

駆動系回路１２及び読み出し系回路１４は共に、メモリ領域１０の外側における半導体基板内に形成されている。駆動系回路１２の出力はワードラインＷＬに接続され、読み出し系回路１４の入力はビットラインＢＬに接続されている。駆動系回路１２及び読み出し系回路１４はそれぞれ、対応する複数のワードラインＷＬ及びビットラインＢＬから、一のワードラインＷＬ及びビットラインＢＬを選択するセレクト回路を備えている。

図２（ａ）は図１におけるＡ−Ａ１線に沿った断面図であり、図２（ｂ）は図２（ａ）の領域１８に対応した回路図である。図示されるように、メモリセル２１は記憶素子である可変抵抗２０と、選択素子であるダイオード２４とが直列に接続されてなる。可変抵抗２０は、例えばＣｕＯ_２等の金属酸化物やカルコゲナイド系の相変化物質からなり、所定条件（振幅、時間）の電圧パルスが印加されることで低抵抗状態及び高抵抗状態のいずれかに状態変化する。ダイオード２４は、例えば金属と半導体の接合により生ずるショットキー障壁からなり、ワードラインＷＬ及びビットラインＢＬの電位差に応じてメモリセル２１を選択する。データの書き込み及び読み出し時には、ダイオード２４に順方向の電圧が印加され、複数のメモリセル２１の中から一のメモリセル２１が選択される。メモリセル２１が非選択時には、ダイオード２４には逆方向の電圧が印加されている。

データの書き込みは、駆動系回路１２から供給される所定条件の電圧パルスをメモリセル２１に印加し、可変抵抗２０の抵抗値を変化させることにより行う。例えば低抵抗状態を論理“１”、高抵抗状態を論理“０”と定義し、可変抵抗２０の状態を論理値と対応させることによりデータを記憶する。データの読み出しは、駆動系回路から供給される所定条件（通常、データ書き込み時より振幅は小さく時間は短い）の電圧パルスをメモリセル２１に印加し、メモリセルの状態を電流または電圧の情報として、ビットラインＢＬを介して読み出し系回路１４に読み出すことにより行う。読み出し系回路１４は、読み出された電流または電圧を所定の基準値（リファレンス電流または電圧）と比較し、可変抵抗２０が低抵抗状態及び高抵抗状態のいずれの状態にあるかを判定し、データの読み出しを行う。

図１を参照に、従来のＭＩＭ型メモリにおいては、駆動系回路１２及び読み出し系回路１４をメモリ領域１０の外側に形成していた。そのため、半導体基板におけるメモリ領域１０の直下の領域１３が、電子素子の形成されないバルク領域となっていた。また、メモリ領域１０の階層数が増えるにつれて駆動系回路１２の必要面積が大きくなり、メモリ領域１０の外側に向かって駆動系回路１２を形成する必要があった。以上のことから、ＭＩＭ型メモリを搭載した半導体チップのチップ面積が大きくなり、小型化が難しいという課題があった。

また、メモリ領域１０の上方に位置するワードラインＷＬを駆動系回路１２と接続するために、上下方向の配線（以下、柱配線）を形成する必要がある。このとき、メモリ領域１０内には柱配線を形成することができないため、柱配線がメモリ領域１０の周辺に形成され、駆動系回路１２の周辺に密集してしまうという課題があった。また、駆動系回路１２とメモリセル２１とを結ぶ配線の長さは、メモリセルがメモリ領域１０の上方に位置するほど長くなるため、駆動系回路１２に大きな駆動能力が要求され、消費電力が大きくなるという課題もあった。

本発明は上記課題に鑑みてなされたものであり、三次元構造を有する不揮発性メモリにおいて、電子素子及び配線の配置効率を高めることによる小型化と、消費電力の低減を図ることを目的とする。

以下、図面を用い本発明に係る実施例について説明する。

図３（ａ）は実施例１に係る半導体装置の構成を示した模式図である。支持体である半導体基板４０の上に、複数のメモリ層が積層されてなるメモリ領域３０が設けられている。メモリ領域３０の直下の領域はバルク領域３２となっており、後述する駆動回路が形成されるための領域となっている。メモリ領域３０の周辺部（半導体基板４０を含む領域であって、バルク領域３２の外側）には、外部アドレスデコーダ３４、ワードドライバ３６、及びデータ読み出し回路３８（以下、これらを合わせて周辺回路とする）が、半導体基板４０を含む領域にそれぞれ形成されている。データ読み出し回路３８は、メモリ領域３０と接続されている。アドレスデコーダ３４及びワードドライバ３６は、バルク領域３２内に形成された複数の駆動回路（不図示）と接続されている。

図３（ｂ）は、図３（ａ）におけるメモリ領域３０と、その周辺回路との配置関係を模式的に示した上面図である。アドレスデコーダ３４はメモリ領域３０の第１の辺３０ａに沿って設けられ、外部から入力されるアドレスに応じてバルク領域３２中の所定の駆動回路を選択する。高電圧供給回路であるワードドライバ３６は、第１の辺３０ａに隣接する第２の辺３０ｂに沿って設けられ、外部から入力されるアドレスに応じてバルク領域３２中の所定の駆動回路を選択すると共に、不図示の昇圧回路により生成されたデータ書き込みのための高電圧を、選択された駆動回路を介してメモリ領域３０に供給する。データ読み出し回路３８は第１の辺３０ａに対向する第３の辺３０ｃに沿って設けられ、メモリ領域３０に記憶されたデータの読み出しを行う。

図４は図３（ａ）におけるメモリ領域３０とバルク領域３２の構成の一部を示した回路図である。メモリ領域３０は、第１配線である柱配線５０、第２配線である横配線５２、第３配線である読み出し線５４、及びメモリセル５６を有する。柱配線５０は半導体基板４０の上方に上下方向に設けられ、駆動回路であるトランジスタ４２に接続されている。横配線５２は半導体基板４０の上方に水平方向に設けられ、柱配線５０に接続されている。読み出し線５４は半導体基板４０の上方に、水平方向かつ横配線５２に交差する方向に設けられている。ただし、読み出し線５４及び横配線５２は直接接触しないように、それぞれ異なる平面上に設けられている。

メモリセル５６は、横配線５２及び読み出し線５４のそれぞれの交差領域に上下方向に設けられ、その一端が横配線５２に、他端が読み出し線５４にそれぞれ接続されている。実施例１では、柱配線５０を挟んだ横配線５２の端部のそれぞれに、メモリセル５６が上下に２つずつ接続されている。すなわち、１本の横配線５２に対し接続されたメモリセル５６の数は４つである。後述するように、１本の横配線５２に対し設けられるメモリセル５６の数はこれに限定されるものではなく、横配線５２の長さは、横配線５２に接続されるメモリセル５６の個数に応じて定まる。一方、読み出し線５４はメモリ領域３０を水平方向に横断して設けられ、メモリセル５６及び横配線５２を介して複数の柱配線５０に接続されている。

メモリセル５６は、可変抵抗２０及びダイオード２４が直列に接続されてなる。ここで、可変抵抗２０及びダイオード２４は図２（ｂ）に示したものと同一である。すなわち、可変抵抗２０は所定条件（振幅、時間）の電圧パルスが印加されることで、低抵抗状態及び高抵抗状態のいずれかに状態変化する可変抵抗素子である。可変抵抗２０には、例えばＣｕＯ_２等の金属酸化物や、熱により相変化を生じるカルコゲナイド系等の相変化物質を用いることができる。メモリセル５６は、可変抵抗２０の抵抗値の変化によりデータを記憶する。一方、ダイオード２４は、メモリセル５６の両端に加わる電圧に応じて、メモリセル５６を選択状態及び非選択状態のいずれかに設定する。

読み出し線５４は、メモリ領域３０の外部において半導体基板４０に略垂直な上下方向の配線となり（図３（ａ）参照）、データ読み出し回路３８に接続されている。データ読み出し回路３８は、複数の読み出し線５４の中から一の読み出し線５４を選択する選択回路（不図示）と、選択された読み出し線５４からデータを読み出すセンス回路（不図示）とを有する。メモリセル５６へのアクセス時には、複数のメモリセル５６の中から、柱配線５０と読み出し線５４との組合せにより、一のメモリセル５６が選択される。

バルク領域３２には、メモリ領域３０にデータ書き込みのための電圧を供給する駆動回路が設けられている。図４を参照に、実施例１では駆動回路が１つのトランジスタ４２から構成される。トランジスタ４２は、例えばＮチャネルの電界効果型トランジスタとすることができるが、他にもＰチャネルのトランジスタやバイポーラ型のトランジスタであってもよい。

トランジスタ４２の制御端子は、第４配線である制御線４４を介してアドレスデコーダ３４と接続されている。トランジスタ４２の入出力端子の一方は柱配線５０に接続され、他方は第５配線である駆動線４６を介してワードドライバ３６と接続されている。周辺回路の配置効率及び配線効率を高めるために、制御線４４及び駆動線４６は交差して設けられていることが好ましい（図６（ａ）参照）。トランジスタ４２は、アドレスデコーダ３４及びワードドライバ３６に入力されるアドレスにより、複数のトランジスタ４２の中から１つが選択される。選択されたトランジスタ４２は、ワードドライバ３６から供給される書き込み用の高電圧を、柱配線５０を介してメモリ領域３０へと供給する。

メモリ領域３０は実際には、図４に示した柱配線５０が複数配列されることにより構成される。図５はメモリ領域３０の構成の概略を示した斜視図である。バルク領域３２の半導体基板４０内には、駆動回路であるトランジスタ４２が形成されている。トランジスタ４２には柱配線５０が接続され、柱配線５０は上方のメモリ領域３０に向かって形成されている。柱配線５０には、所定の長さをもつ複数の横配線５２が水平に接続され、横配線５２の端部には上下にメモリセル５６が形成されている。メモリセル５６の他端は、読み出し線５４に接続されている。読み出し線５４は、半導体基板４０に対し略平行な平面上に、横配線５２と交差するように形成されている。図示されるように、横配線５２は柱配線５０ごとにそれぞれ形成されているのに対し、読み出し線５４はメモリセル５６を介して複数の柱配線５０に接続されている。

以下、図５に図示するように、半導体基板４０の上面に平行な方向（水平方向）をＸ方向及びＹ方向と定義し、半導体基板４０に垂直な方向（上下方向）をＺ方向と定義する。

ここで、複数のメモリセル５６は、水平方向の平面状に規則的に配置されることにより、メモリセルアレイを構成している。また、このメモリセルアレイ及びそれに対応する横配線５２、読み出し線５４、及び柱配線５０の一部を、１つのメモリ層と定義する。すなわち、メモリ領域３０は、メモリセルアレイ及び配線から構成される複数のメモリ層が、上下方向に積層することにより構成されている。例えば図５では、メモリセル５６が上下方向に４つ積層されており、メモリセル領域３０は４層のメモリ層３１ａ〜３１ｄが積層することにより構成されている。

また、図５を参照に、横配線５２には上下に２つのメモリセル５６が接続され、読み出し線５４にも同様に２つのメモリセル５６が上下に接続されている。すなわち、上下に隣接する２つのメモリセル５６は、横配線５２または読み出し線５４のいずれかを共有している。これにより、メモリセル５６をより効率よく積層することが可能となり、半導体装置の高集積化を図ることができる。

図６（ａ）は、図５におけるバルク領域３２の構成を示したＸ−Ｙ平面図であり、トランジスタ４２及び周辺配線の位置関係を示したものである。図６（ｂ）は、図５におけるメモリ領域３０（特にメモリ層３１ａ）の構成を示したＸ−Ｙ平面図である。図６（ａ）の柱配線５０は図６（ｂ）の柱配線５０と共通である。また、図７は図６（ａ）のＡ−Ａ１線に沿ったＸ−Ｚ断面図であり、バルク領域３２の構造を示している。

図６（ａ）及び図７を参照に、半導体基板４０の表層にＰ型ウェル６８が形成されている。Ｐ型ウェル６８の一部には、Ｎ型の拡散領域であるソース領域６２及びドレイン領域６４が形成されており、それぞれがトランジスタ４２の入出力端子に対応する。半導体基板４０の上方であって、ソース領域６２及びドレイン領域６４に挟まれた領域には、トランジスタ４２の制御端子に対応するゲート６０が形成されている。ソース領域６２には、柱配線５０が上方に向かって形成されている。ドレイン領域６４にはドレインコンタクト６６が形成され、半導体基板４０の上方に形成された駆動線４６と接続されている。なお、図７では上記複数の導電性領域の間に設けられた絶縁層を省略している。

図６（ａ）を参照に、ゲート６０はゲートコンタクト４８により、ゲート６０の延在方向に交差して設けられた制御線４４と接続されている。これにより、制御線４４と駆動線４６とは互いに交差する方向に設けられた構成となっている。また、実施例１では１つのトランジスタ４２に対し１つの柱配線が対応しているため、任意のトランジスタ４２を選択することで、特定の一の柱配線５０を選択することができる。例えば図６（ａ）に示すように、トランジスタ４２ａは柱配線５０ａと、トランジスタ４２ｂは柱配線５０ｂとそれぞれ対応している。

図６（ｂ）を参照に、柱配線５０には横配線５２が接続され、横配線５２に対し直角方向に読み出し線５４が設けられている。メモリセル５６は、横配線５２と読み出し線５４の交差領域に設けられている。また、図６（ａ）及び（ｂ）を参照に、制御線４４は読み出し線５４に沿った方向に設けられている。また、柱配線５０はマトリクス状に規則的に配列されて設けられている。

図３（ａ）から図５を参照に、データの書き込み時には、まず、アドレスデコーダ３４及びワードドライバ３６に入力されたアドレスに応じて、複数のトランジスタ４２のうち１つがＯＮとなることで、１本の柱配線５０が選択される。また、データ読み出し回路３８に含まれる選択回路により、書き込み対象となるメモリセル５６に接続された読み出し線５４が選択される。このように、柱配線５０及び読み出し線５４の組合せにより、一のメモリセル５６が選択される。次に、ワードドライバ３６から供給されたデータ書き込み用の電圧パルスが、トランジスタ４２を介してメモリセル５６に供給される。メモリセル５６内の可変抵抗２０は、印加された電圧パルスにより抵抗値が変化し、データが記憶される。

図３（ａ）から図５を参照に、データの読み出し時には、データの書き込み時と同様に読み出し対象となる一のメモリセル５６を選択し、データ読み出し用の電圧パルスを印加する。ここで、データ読み出し用の電圧パルスは、可変抵抗２０の抵抗値を変化させない程度の条件（振幅及び時間）で印加する必要がある。メモリセル５６内の可変抵抗２０が低抵抗状態であれば読み出し線５４には電流が流れ、高抵抗状態であれば電流はほとんど流れない。読み出し線５４に接続されたデータ読み出し回路３８は、内部のセンス回路（不図示）において、メモリセル５６から読みされた電流の大きさを所定の基準値と比較し、その大小によってメモリセル５６に記憶されたデータの値を判定する。なお、データの読み出しは、電流情報ではなく電圧情報（例えば、読み出し線５４の電圧降下を測定）によって行ってもよい。

図４及び図５を参照に、実施例１の半導体装置ではメモリ領域３０の直下の領域であるバルク領域３２に、駆動回路であるトランジスタ４２を形成している。これにより、バルク領域３２のスペースを有効に活用し、半導体装置を小型化することができる。また、トランジスタ４２からメモリ領域３０への駆動電流の供給は、上下方向に設けられた柱配線５０を介して行われる。このため、メモリ領域３０の周辺に駆動回路を形成する場合に比べて配線の長さを短くすることができ、駆動電流のロスを抑制することができる。その結果、半導体装置の消費電力を抑制することができる。

また、駆動回路であるトランジスタ４２の上方にメモリセル５６を積層するための構成として、図５のような上下方向の柱配線５０に、水平方向の横配線５２及び読み出し線５４を組み合わせている。このように、トランジスタ４２から垂直に形成された柱配線５０を中心として、横配線及びメモリセルを枝状に設けることにより、メモリセル５６を効率よく配置することができるため、半導体装置の高集積化を図ることができる。

また、図７を参照に実施例１では駆動回路が１つのＮチャネル電界効果型トランジスタのみから形成されている。このため、例えばＣＭＯＳ回路を用いる場合に必須のＰチャネルとＮチャネルの分離領域を形成する必要がない。その結果、半導体装置の小型化と製造工程の簡略化を図ることができる。

また、図４を参照に、実施例１では横配線５２と読み出し線５４との交差領域に、可変抵抗２０及びダイオード２４からなるメモリセル５６を設けている。このようなクロスポイントセルは、最小加工寸法をＦとした場合にピッチ２Ｆ、面積４Ｆ^２で形成することができるため（図６（ｂ）の領域５９参照）、メモリセル５６の集積度を向上させることができる。また、クロスポイントセルに用いる可変抵抗の材料としては、前述のように遷移金属酸化物または相変化物質を用いることが好ましい。これらの材料は、比較的弱い電圧パルスにより抵抗値を大きく変化させることができるためである。

また、図３（ｂ）のように、メモリ領域３０の３つの辺に沿って周辺回路（アドレスデコーダ３４、ワードドライバ３６、及びデータ読み出し回路３８）をそれぞれ配置している。これにより、周辺回路がメモリ領域３０の外側に大きく広がることを抑制できるため、半導体チップの面積を低減させることができる。図３（ｂ）のように周辺回路を配置するために、アドレスデコーダ３４に接続された制御線４４は、データ読み出し回路３８に接続された読み出し線５４に沿って設けられている。また、ワードドライバに接続された駆動線４６は、制御線４４及び読み出し線５４に交差する方向に設けられている。

実施例１では、図６（ａ）及び（ｂ）のように柱配線５０をマトリクス状に配列して設けたが、柱配線５０の配置はこれに限定されるものではない。例えば図８（ａ）及び（ｂ）のように、柱配線５０ａ及び５０ｂを、水平断面の一方向であるＹ方向においてずらして形成することも可能である。ただし、バルク領域３２に形成される制御線４４及び駆動線４６は、柱配線５０に接触しないよう設ける必要がある。このため、図６（ａ）のように柱配線５０をずらして形成した場合、駆動線４６を柱配線５０の付近で曲げて形成しなければならないため、製造工程が複雑になる。図６（ａ）及び（ｂ）のように柱配線５０をマトリクス状に配列して設けることで、制御線４４及び駆動線４６を直線上に形成することができるため、柱配線５０をずらして形成した場合に比べ、製造工程を簡略化することができる。

実施例１では、横配線５２に対しメモリセル５６が４つ接続される場合を例に説明したが、１本の横配線５２に接続されるメモリセル５６の数はこれに限定されるものではない。例えば図９に示すように、１本の横配線５２に対しメモリセル５６を８つ接続した構成としてもよい。また、横配線５２に接続されるメモリセル５６の数は、１つ以上であれば実施例１の４つより少ない数であってもよい。

図９では、柱配線５０を挟んだ両側にメモリセル５６をそれぞれ４つずつ設けている。そのため、メモリセル５６の集積度は図４に比べ向上している。一方、柱配線５０から遠いメモリセル５６は、柱配線５０に近いメモリセル５６に比べ、駆動回路であるトランジスタ４２からの配線距離が長くなる。このように、１本の柱配線５０に接続されるメモリセル５６の数が増えるに従って、トランジスタ４２からメモリセル５６までの配線の距離が長くなるため、必要とされる駆動能力及び消費電力は大きくなる。また、前述のようにメモリセル５６は柱配線５０及び読み出し線５４の組み合わせて選択されるため、１本の横配線５２に接続されるメモリセル５６の数が増えるほど、データ読み出し回路３８における選択回路の負担が大きくなる。以上のことから、１本の柱配線５０に接続するメモリセル５６の数は、メモリセル５６の集積度と、消費電力及び選択回路への負担とを考慮して、適宜決定することが望ましい。

実施例２は、駆動回路が複数の柱配線に接続されている例である。図１０は実施例２に係る半導体装置の一部の構成を示した回路図であり、実施例１における図４に対応する。図示されるように、駆動回路であるトランジスタ４２の出力端子は、２本の柱配線５０ａ及び５０ｂに接続されている。その他の構成は実施例１と同じである。

図１１（ａ）は図１０のバルク領域３２の構成を示したＸ−Ｙ平面図であり、実施例１における図６（ａ）に対応する。図１１（ｂ）は図１０のメモリ領域３０の構成を示したＸ−Ｙ平面図であり、実施例１における図６（ｂ）に対応する。図１１（ａ）及び図１１（ｂ）において、柱配線５０は共通である。図中の破線で囲まれた領域にトランジスタ４２ａが形成されている。制御線４４ａからゲートコンタクト４８ａを介してゲート６０ａに電圧が印加されると、トランジスタ４２ａはＯＮになる。これにより、駆動線４６から供給される駆動電流が、ドレインコンタクト６６を介して柱配線５０ａ及び５０ｂに供給される。柱配線５０ａ及び５０ｂは、バルク領域３２の上方にあるメモリ領域３０において、横配線５２を介してメモリセル５６と接続されている。実施例１の場合と同じく、メモリセル５６に電圧パルスを印加することにより、データの書き込み及び読み出しが行われる。

実施例２によれば、トランジスタ４２が２本の柱配線５０に接続されている。このため、実施例１に比べてトランジスタ４２のサイズを大きくすることができる。これにより、実施例１より大きい加工ピッチでトランジスタ４２を形成することができるため、製造工程を簡略化することができる。また、トランジスタ４２のサイズを大きくすることで、より大きな駆動能力を得ることが可能となる。

実施例２ではトランジスタ４２が２本の柱配線５０を選択する例を示したが、トランジスタ４２に接続される柱配線５０の数はこれに限られるものではなく、例えば３以上であってもよい。トランジスタ４２に接続される柱配線５０の数が増えるほど、半導体基板４０内においてトランジスタ４２を形成するためのスペースを広く取ることができるため、トランジスタ４２のサイズ及び駆動能力を向上させることが可能である。ただし、メモリセル５６は柱配線５０と読み出し線５４との組合せにより選択されるため、トランジスタ４２に接続される柱配線５０の数が増えるに従い、メモリセル５６を選択するための選択回路（データ読み出し回路３８）の負担が大きくなる。このため、トランジスタ４２に接続される柱配線５０の数は、トランジスタ４２のサイズ及び駆動能力と、選択回路への負担とを考慮して、適宜決定することが望ましい。

実施例３は、横配線を読み出し線に対し斜め方向に配置した例である。実施例３に係る半導体装置の回路構成は、実施例１における図４に示したものと同一である。図１２（ａ）は図４のバルク領域３２の構成を示したＸ−Ｙ平面図であり、実施例１における図６（ａ）に対応する。図１２（ｂ）は図４のメモリ領域３０の構成を示したＸ−Ｙ平面図であり、実施例１における図６（ｂ）に対応する。図１２（ａ）及び図１２（ｂ）において、柱配線５０は共通である。図１２（ｂ）を参照に、横配線５２は、読み出し線５４に対し斜め方向に設けられている。換言すれば、メモリ層内における対応する一組の柱配線５０、横配線５２、読み出し線５４及びメモリセル５６は、半導体基板４０の上方から見た場合に、柱配線５０とメモリセル５６との間隔が、柱配線５０と読み出し線５４との間隔より大きくなるように配置されている。その他の構成は実施例１と同じである。

実施例３によれば、上方から見た場合の柱配線５０とメモリセル５６との間隔（図１２（ｂ）のＡ）を、実施例１（図６（ｂ）参照）に比べて大きくすることができる。これにより、製造工程における柱配線５０及びメモリセル５６の形成が容易となる。例えば、先に横配線５２、読み出し線５４及びメモリセル５６等の柱配線５０以外の配線及び素子を形成し、最後にメモリ領域３０を上下に貫通する貫通孔を設けて柱配線５０を一気に形成する場合は、柱配線５０とメモリセル５６との距離が近すぎると、メモリセル５６がエッチングにより削られてしまうなどして貫通孔の形成が困難となる。実施例３の構成によれば、このような場合でも容易に柱配線５０を形成することができる。

実施例４は、十字形の横配線を設けた例である。図１３は実施例４に係る半導体装置の一部の構成を示した回路図であり、実施例１における図４に対応する。柱配線５０に接続された横配線５２は、柱配線５０を中心に異なる２つの方向に延在して設けられている。横配線５２の第１の方向（例えば、Ｘ方向）に設けられたメモリセル５６ａは、横配線５２の上方に設けられた読み出し線５４ａと接続されている。横配線５２の第２の方向（例えば、Ｙ方向）に設けられたメモリセル５６ｂは、横配線５２の下方に設けられた読み出し線５４ｂと接続されている。その他の構成は実施例１と同じである。

図１４（ａ）は図４のバルク領域３２の構成を示したＸ−Ｙ平面図であり、実施例１における図６（ａ）に対応する。バルク領域３２の構成は共通である。図１４（ｂ）は図４のメモリ領域３０の構成を示したＸ−Ｙ平面図であり、実施例１における図６（ｂ）に対応する。図１４（ａ）及び図１４（ｂ）において、柱配線５０は共通である。柱配線５０を中心として十字形の横配線５２が設けられている。横配線５２に接続されたメモリセル５６のうち、横配線５２のＸ方向に設けられたメモリセル５６ａは読み出し線５４ａと、横配線５２のＹ方向に設けられたメモリセル５６ｂは読み出し線５４ｂとそれぞれ接続されている。図示されるように、読み出し線５４ａと読み出し線５４ｂとは、互いに直交する方向に設けられている。

実施例４に係る半導体装置によれば、読み出し線５４ａ及び５４ｂを互いに交差して設けることができるため、メモリ領域３０の異なる方向から読み出し線５４を取り出すことができる。図１５は実施例４に係る半導体装置の周辺回路を含む構成を示したブロック図であり、実施例１における図３（ｂ）に対応する。図１５によれば、メモリ領域３０の第３の辺３０ｃに沿ってデータ読み出し回路３８ａが設けられ、第２の辺３０ｂに対向する第４の辺３０ｄに沿ってデータ読み出し回路３８ｂが設けられている。このように、データ読み出し回路３８をメモリ領域３０の２辺に沿って設けることで、データ読み出し回路３８がメモリ領域３０の外側に大きく広がることを抑制でき、チップ面積の低減を図ることができる。また、データ読み出し回路３８を形成するためのスペースを実施例１に比べ広く取ることができるため、製造工程におけるデータ読み出し回路３８の形成が容易となる。

図１４では、読み出し線５４ａ及び５４ｂが上方から見て直交する構成となっていたが、上下に隣接するメモリ層における読み出し線５４同士は、少なくとも上方から見て互いに交差する方向に設けられていればよい。これにより、メモリ領域３０の異なる方向から読み出し線５４を取り出すことができ、データ読み出し回路３８の配置に関する設計自由度を高めることができるためである。また、横配線５２の形状は十字形に限定されるものではなく、柱配線５０を基点として２以上の異なる方向に延在して設けられた構成であればよい。

また、実施例４では１本の横配線５２に対し４つのメモリセル５６が接続される例を説明したが、横配線５２に接続されるメモリセルの数は４以外であってもよい。また、実施例１と同じくトランジスタ４２が１本の柱配線５０を選択することとしたが、実施例２のようにトランジスタ４２は複数の柱配線５０に接続されていてもよい。

実施例５は、１本の横配線に対し多数のメモリセルを接続した例である。図１６は実施例５における半導体装置のメモリ領域３０の構成を模式的に示したＸ−Ｙ平面図であり、実施例１における図６（ｂ）に対応する。図示されるように、複数のメモリセル５６が縦１６×横１６のマトリクス状に配列されることによりメモリセルアレイ７０が構成されている。メモリセル５６は、第１の方向（例えば、Ｘ方向）及び第１の方向と交差する第２の方向（例えば、Ｙ方向）に配列されており、Ｘ方向に平行に設けられた１６本の横配線５２と、Ｙ方向に平行に設けられた１６本の読み出し線５４との交差領域に設けられている。すなわち、実施例６では横配線５２のそれぞれが、第１の方向又は第２の方向のうち一方向（ここでは、Ｘ方向）に配列されたメモリセル５６の全てに接続されている。メモリセル間のピッチは、最小加工寸法をＦとした場合に最小で２Ｆとすることができる。１６本の横配線５２のそれぞれには柱配線５０が接続され、メモリセル５６を駆動するための駆動電流が柱配線に接続された駆動回路を介して供給される。実施例５に係る半導体装置では、図１６のメモリセルアレイ７０が半導体基板の上方に複数積層することにより、メモリ領域３０が形成されている。その他の構成は実施例１と同じである。

図１６を参照に、柱配線５０は読み出し線５４の４本毎に設けられた柱配線領域７２内に設けられ、隣接する柱配線５０同士の距離は横配線５２の３本分以上離れている。また、柱配線領域７２内には読み出し線５４及びメモリセル５６は形成されない。このように柱配線５０を配置した場合、バルク領域３２内において駆動回路を形成することのできる領域は、１６個のメモリセル５６及び柱配線領域７０の一部を合わせた駆動回路領域７４に相当する大きさとなる。メモリセル５６の数が実施例６と異なる場合であっても、駆動回路領域７４の面積を大きくするために柱配線５０同士はできるだけ離れて配置することが好ましい。なお、バルク領域３２における駆動線４６は柱配線領域７２に対応する領域に形成されており、図１６において破線で示されている。

図１７は実施例５に係る半導体装置の一部の構成を示した回路図であり、実施例１の図４に対応するものである。駆動回路であるトランジスタ４２は、入出力端子の一方が駆動線４６に、他方が柱配線５０に接続されている。柱配線５０には横配線５２が接続され、横配線５２には上下に１６個ずつ計３２個のメモリセル５６（一部は不図示）が接続されている。メモリセル５６の他方は、横配線５２の上下にそれぞれ設けられた読み出し線５４に接続されている。

図１７を参照に、実施例５ではアドレスデコーダ７６をバルク領域の内部に形成している。これは、駆動回路領域７４の大きさが実施例１に比べ大きいため、トランジスタ４２を形成した余剰のスペースにアドレスデコーダ７６を形成することができるためである。図１６において、メモリセル５６同士の間隔は最小で２Ｆであるため、駆動回路領域７４の大きさは少なくとも１６個のメモリセル５６に相当する６４Ｆ^２（＝８Ｆ×８Ｆ）以上となる。アドレスデコーダ７６の出力は、トランジスタ４２の制御端子と接続されている。

図１６及び図１７を参照に、駆動線４６は読み出し線５４に沿って、バルク領域３２における柱配線領域７２内に設けることが好ましい。これにより、駆動線４６を直線上に形成することができるため、製造工程を簡略化することができる。また図１６を参照に、駆動線４６を読み出し線５４に沿って配置することで、駆動線４６及び読み出し線５４をそれぞれメモリセルアレイ７０の反対側から取り出すことができる。これにより、図１８に示すようにワードドライバ３６とデータ読み出し回路３８とを、メモリ領域３０を挟んだ反対側に（第１の辺３０ａ及び第３の辺３０ｃに沿って）配置することができる。実施例１ではワードドライバ３６及びデータ読み出し回路３８が、メモリ領域３０の隣接した辺に沿ってそれぞれ設けられていたが（図３（ｂ）参照）、図１８のように両者をメモリ領域３０を挟んだ反対側にそれぞれ配置することで、周辺回路形成のためのスペースをより多く確保することができる。これにより、周辺回路の設計の自由度を高めると共に、製造工程を簡略化することができる。

実施例５によれば、１本の横配線５２が、メモリセルアレイ７０においてＸ方向に配列されたメモリセル５６の全てに接続されている。これにより、実施例１に比べて柱配線５０の数を減らすことができるため、メモリセル５６の集積度を高めることができる。また、柱配線５０の本数が減ったことによりバルク領域３２内において駆動回路を形成するための領域が大きくなるため、より大型で駆動能力の高い駆動回路を設けることが可能となる。また、アドレスデコーダ７６をバルク領域３２の内部に設けることで、外部にアドレスデコーダ３４を設ける場合に比べ、半導体装置を小型化することができる。

実施例１の場合と同じく、１本の横配線５２に接続されるメモリセル５６の数が増えるほど、データ読み出し回路３８内に設けられた選択回路への負担が大きくなる。実施例５における柱配線の本数は、上記の点を考慮した上で適宜決定することが望ましい。

なお、実施例５ではメモリセル５６の配列方向である第１の方向をＸ方向とし、第２の方向をＹ方向としたため、第１の方向及び第２の方向が直交する構成になっているが、第２の方向は第１の方向に交差する方向であればよく、必ずしも第１の方向に対し直交する必要はない。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は従来例に係る半導体装置の斜視図である 図２（ａ）は図１のＡ−Ａ１線に沿った断面図であり、図２（ｂ）は図２（ａ）の領域１８に対応した回路図である。 図３（ａ）及び図３（ｂ）は実施例１に係る半導体装置の構成を示した模式図である。 図４は図３（ａ）におけるメモリ領域３０とバルク領域３２の構成の一部を示した回路図である。 図５はメモリ領域３０の構成の概略を示した斜視図である。 図６（ａ）は図５におけるバルク領域３２の構成を示したＸ−Ｙ平面図であり、図６（ｂ）は図５におけるメモリ領域３０の構成を示したＸ−Ｙ平面図である。 図７は図６（ａ）のＡ−Ａ１線に沿ったＸ−Ｚ断面図である。 図８（ａ）及び（ｂ）は実施例１の第１の変形例に係る半導体装置の構成を示したＸ−Ｙ平面図である。 図９は実施例１の第２の変形例に係る半導体装置の構成を示した回路図である。 図１０は実施例２に係る半導体装置の構成を示した回路図である。 図１１（ａ）及び（ｂ）は実施例２に係る半導体装置の構成を示したＸ−Ｙ平面図である。 図１２（ａ）及び（ｂ）は実施例３に係る半導体装置の構成を示したＸ−Ｙ平面図である。 図１３は実施例４に係る半導体装置の構成を示した回路図である。 図１４（ａ）及び（ｂ）は実施例４に係る半導体装置の構成を示したＸ−Ｙ平面図である。 図１５は実施例４に係る半導体装置の構成を示したブロック図である。 図１６は実施例５に係る半導体装置の構成を示したＸ−Ｙ平面図である。 図１７は実施例５に係る半導体装置の構成を示した回路図である。 図１８は実施例５に係る半導体装置の構成を示した模式図である。

符号の説明

箇所
３０ メモリ領域
３１ メモリ層
３２ バルク領域
３４ アドレスデコーダ（外部）
３６ ワードドライバ
３８ 読み出し回路
４０ 半導体基板
４２ トランジスタ
４４ 制御線
４６ 駆動線
４８ ゲートコンタクト
５０ 柱配線
５２ 横配線
５４ 読み出し線
５６ メモリセル
６０ ゲート
６２ ソース領域
６４ ドレイン領域
６６ ドレインコンタクト
６８ Ｐウェル
７０ メモリセルアレイ
７２ 柱配線領域
７４ 駆動回路領域
７６ アドレスデコーダ（内部）

Claims (10)

1. 半導体基板と、
   駆動配線を備える駆動回路であって、該駆動配線は、該駆動回路に接続され且つ前記半導体基板の上方に上下方向に設けられた、駆動回路と、
   前記駆動回路から電圧の供給を受けるように構成されるメモリ領域とを具備し、
   前記メモリ領域は、
   前記半導体基板の上方に水平方向に設けられた第１ワードライン（以下、ＷＬ）配線と、
   前記半導体基板の上方に水平方向に設けられた第２ＷＬ配線と、
   第１ＷＬ端子と第１ビットライン（以下、ＢＬ）端子とを有する第１メモリセルと、
   第２ＷＬ端子と第２ＢＬ端子とを有する第２メモリセルとを備え、
   前記第１ＷＬ配線は、該第１ＷＬ配線の第１部分と該第１ＷＬ配線の第２部分との間で、前記駆動配線と交差し、
   前記第２ＷＬ配線は、該第２ＷＬ配線の第１部分と該第２ＷＬ配線の第２部分との間で、前記駆動配線と交差し、当該駆動配線を介して前記第１ＷＬ配線と上下方向に接続し、
   前記第１ＷＬ端子は、前記第１ＷＬ配線の第１部分に接触し、
   前記第２ＷＬ端子は、前記第２ＷＬ配線の第１部分に接触し、
   前記第１ＢＬ端子と第２ＢＬ端子とは、ＢＬ配線を介して電気的に接触する
   ことを特徴とする半導体装置。
2. 前記駆動回路が、複数の前記駆動配線に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記メモリ領域は、前記水平方向の平面上に配列された複数のメモリセルを有するメモリセルアレイを備え、
   前記メモリセルアレイは、前記複数のメモリセルが第１方向及び該第１方向と交差する第２方向にマトリクス状に配列して形成され、
   前記メモリセルアレイに対応する前記第１ＷＬ配線は、前記第１方向または前記第２方向のうち一方向に配列された前記複数のメモリセルの全てに接続されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記半導体基板を含む領域における、前記駆動回路が形成された領域の外側に、前記半導体基板の上方から見た場合に前記メモリ領域の第１の辺に沿って設けられ、前記駆動回路に接続されたアドレスデコーダと、
   前記半導体基板を含む領域における、前記駆動回路が形成された領域の外側に、前記半導体基板の上方から見た場合に前記メモリ領域の前記第１の辺に隣接する第２の辺に沿って設けられ、前記駆動回路に接続された高電圧供給回路と、
   前記半導体基板を含む領域における、前記駆動回路が形成された領域の外側に、前記半導体基板の上方から見た場合に前記メモリ領域の前記第１の辺に対向する第３の辺に沿って設けられ、前記メモリ領域に接続されたデータ読み出し回路と、
   を、さらに具備することを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置。
5. 前記半導体基板内における、前記メモリ領域の直下の領域に設けられ、前記駆動回路に接続されたアドレスデコーダ
   を、さらに具備することを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置。
6. 前記駆動回路は、入力端子、出力端子及び制御端子を持つ１つのトランジスタを備え、
   前記出力端子は、前記第１ＷＬ配線に接続され、
   前記入力端子は、高電圧供給回路に接続され、
   前記制御端子は、アドレスデコーダに接続されていること
   を、特徴とする請求項１から５のうちいずれか１項に記載の半導体装置。
7. 前記第１および第２メモリセルのそれぞれは、
   所定条件の電圧パルスを印加することにより抵抗値が変化する可変抵抗素子と、
   前記可変抵抗素子に直列に接続されたダイオードと、
   を、備えることを特徴とする請求項１から６のうちいずれか１項に記載の半導体装置。
8. 前記メモリ領域は、さらに、
   第３ＷＬ端子と第３ＢＬ端子とを有する第３メモリセルと、
   第４ＷＬ端子と第４ＢＬ端子とを有する第４メモリセルと、
   を含み、
   前記第３ＷＬ端子は、前記第１ＷＬ配線の前記第２部分に接触し、
   前記第４ＷＬ端子は、前記第２ＷＬ配線の前記第２部分に接触し、
   前記第３ＢＬ端子と前記第４ＢＬ端子とは、電気的に接触する、
   ことを特徴とする請求項１から７いずれか１項に記載の半導体装置。
9. 前記第１メモリセルと前記第２メモリセルとは互いに上下に隣接し、
   前記ＢＬ配線は、読み出し回路に接続される、
   ことを特徴とする請求項１から８いずれか１項に記載の半導体装置。
10. 前記第１メモリセルと前記駆動配線との間の第１の間隔が、前記第１のＢＬ端子と前記駆動配線との間の第２の間隔よりも大きいことを特徴とする請求項１から９いずれか１項に記載の半導体装置。

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