JPH0512873A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0512873A JPH0512873A JP3164797A JP16479791A JPH0512873A JP H0512873 A JPH0512873 A JP H0512873A JP 3164797 A JP3164797 A JP 3164797A JP 16479791 A JP16479791 A JP 16479791A JP H0512873 A JPH0512873 A JP H0512873A
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Abstract
(57)【要約】 （修正有）
【目的】選択メモリセルだけをビット線に接続し、その
線だけをプリチャージでき、プリチャージ電流を抑制す
るとともに、非選択メモリセルに流れる電流をなくす。 【構成】同一カラム内のメモリセルはＭ1,a、……、Ｍ
n,b、共通のビット線によって接続されると共に、行方
向のワード線にも接続されており、選択ビット線と選択
ワード線の交差点に位置するメモリセルがアクセスされ
る。２０ａ、２０ｂは、プリチャージ回路Ｐａ、Ｐｂに
内蔵若しくは外付けされる論理回路で、これらは、プリ
チャージ信号ＰＲとカラム選択信号ＣＤａ（又はＣＤ
ｂ）との論理を取り、その結果によりプリチャージ回路
Ｐａ、Ｐｂのプリチャージ動作をコントロールする。２
１ａ1、２１ｂ1、……、２１ａn、２１ｂnは、メモリセ
ルに内蔵若しくは外付けされる論理回路であり、これら
は、カラム選択信号とワード線選択信号ＳW1（又は〜Ｓ
Wn）との論理を取り、その結果によりメモリセルを選択
する。
線だけをプリチャージでき、プリチャージ電流を抑制す
るとともに、非選択メモリセルに流れる電流をなくす。 【構成】同一カラム内のメモリセルはＭ1,a、……、Ｍ
n,b、共通のビット線によって接続されると共に、行方
向のワード線にも接続されており、選択ビット線と選択
ワード線の交差点に位置するメモリセルがアクセスされ
る。２０ａ、２０ｂは、プリチャージ回路Ｐａ、Ｐｂに
内蔵若しくは外付けされる論理回路で、これらは、プリ
チャージ信号ＰＲとカラム選択信号ＣＤａ（又はＣＤ
ｂ）との論理を取り、その結果によりプリチャージ回路
Ｐａ、Ｐｂのプリチャージ動作をコントロールする。２
１ａ1、２１ｂ1、……、２１ａn、２１ｂnは、メモリセ
ルに内蔵若しくは外付けされる論理回路であり、これら
は、カラム選択信号とワード線選択信号ＳW1（又は〜Ｓ
Wn）との論理を取り、その結果によりメモリセルを選択
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特に
ビット線に対してプリチャージ動作又はイコライズ動作
を行う半導体記憶装置に関する。一般に、半導体記憶装
置では、メモリセルの内容（電位）をビット線上に読み
出したりビット線上の電位をメモリセルに書き込んだり
するが、半導体記憶装置が大規模化してビット線につく
静電容量が増大すると、その容量に蓄積される電荷が増
えるために上記読み出し動作や書き込み動作に支障をき
たす恐れがある。
ビット線に対してプリチャージ動作又はイコライズ動作
を行う半導体記憶装置に関する。一般に、半導体記憶装
置では、メモリセルの内容（電位）をビット線上に読み
出したりビット線上の電位をメモリセルに書き込んだり
するが、半導体記憶装置が大規模化してビット線につく
静電容量が増大すると、その容量に蓄積される電荷が増
えるために上記読み出し動作や書き込み動作に支障をき
たす恐れがある。
【０００２】
【従来の技術】そこで、従来からビット線に対するプリ
チャージ動作又はイコライズ動作が行われている。図１
１は従来の半導体記憶装置の要部ブロック図である。こ
の図において、Ｍ1,1、Ｍ1,2、……、Ｍn,2はメモリセ
ル、Ｐ1、Ｐ2はプリチャージ回路、１１はカラム（列）
選択回路、１２はセンスアンプである。なお、ＰＲはプ
リチャージ信号、ＳW1〜ＳWnはワード線ＷＬ1〜ＷＬnを
選択するワード線選択信号、ＣＤ1、ＣＤ2はカラム選択
信号、Ｄmは読み出しデータである。
チャージ動作又はイコライズ動作が行われている。図１
１は従来の半導体記憶装置の要部ブロック図である。こ
の図において、Ｍ1,1、Ｍ1,2、……、Ｍn,2はメモリセ
ル、Ｐ1、Ｐ2はプリチャージ回路、１１はカラム（列）
選択回路、１２はセンスアンプである。なお、ＰＲはプ
リチャージ信号、ＳW1〜ＳWnはワード線ＷＬ1〜ＷＬnを
選択するワード線選択信号、ＣＤ1、ＣＤ2はカラム選択
信号、Ｄmは読み出しデータである。
【０００３】ＣＤ1又はＣＤ2の何れか一方がアクティブ
になると、カラム（列）選択回路１１内のアクティブ側
のトランジスタ１１ａ及び１１ｂ（又は１１ｃ及び１１
ｄ）が導通して１つのカラムを選択する。例えばＣＤ1
がアクティブになったとすると、トランジスタ１１ａ及
び１１ｂが導通してそのカラムのビット線がセンスアン
プ１２に接続され、この選択ビット線とＳW1〜ＳWnの何
れかによって選択されたワード線との交差点に繋がるメ
モリセルの内容が読み出しデータＤmとして取り出され
る。
になると、カラム（列）選択回路１１内のアクティブ側
のトランジスタ１１ａ及び１１ｂ（又は１１ｃ及び１１
ｄ）が導通して１つのカラムを選択する。例えばＣＤ1
がアクティブになったとすると、トランジスタ１１ａ及
び１１ｂが導通してそのカラムのビット線がセンスアン
プ１２に接続され、この選択ビット線とＳW1〜ＳWnの何
れかによって選択されたワード線との交差点に繋がるメ
モリセルの内容が読み出しデータＤmとして取り出され
る。
【０００４】他方、プリチャージ信号ＰＲが入力する
と、プリチャージ回路Ｐ1及びＰ2のそれぞれに備えられ
た３つのトランジスタ１０ａ、１０ｂ及び１０ｃが導通
し、トランジスタ１０ａ及び１０ｂを介してビット線が
一定電位の電源線Ｖcに接続され、さらに、トランジス
タ１０ｃを介してビット線同士が接続される。すなわ
ち、ビット線の電位がＶcの電位に向けて「プリチャー
ジ」されると共に、ビット線同士の電位差がほぼゼロと
なるように「イコライズ」される。なお、説明の便宜
上、以下ではプリチャージとイコライズを同義語として
取り扱う。
と、プリチャージ回路Ｐ1及びＰ2のそれぞれに備えられ
た３つのトランジスタ１０ａ、１０ｂ及び１０ｃが導通
し、トランジスタ１０ａ及び１０ｂを介してビット線が
一定電位の電源線Ｖcに接続され、さらに、トランジス
タ１０ｃを介してビット線同士が接続される。すなわ
ち、ビット線の電位がＶcの電位に向けて「プリチャー
ジ」されると共に、ビット線同士の電位差がほぼゼロと
なるように「イコライズ」される。なお、説明の便宜
上、以下ではプリチャージとイコライズを同義語として
取り扱う。
【０００５】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体記憶装置にあっては、全てのビット線をプ
リチャージし、しかも選択されたワード線に繋がる全て
のメモリセルをビット線に接続する構成となっていたた
め、プリチャージ電流が大きく、また非選択セルに無駄
な電流が流れる結果、電力消費が増大するという問題点
があった。
従来の半導体記憶装置にあっては、全てのビット線をプ
リチャージし、しかも選択されたワード線に繋がる全て
のメモリセルをビット線に接続する構成となっていたた
め、プリチャージ電流が大きく、また非選択セルに無駄
な電流が流れる結果、電力消費が増大するという問題点
があった。
【０００６】本発明は、このような問題点に鑑みてなさ
れたもので、選択メモリセルだけをビット線に接続し、
かつそのビット線だけをプリチャージすることができ、
プリチャージ電流を抑制するとともに、非選択メモリセ
ルに流れる電流をなくして消電力化を図ることを目的と
する。
れたもので、選択メモリセルだけをビット線に接続し、
かつそのビット線だけをプリチャージすることができ、
プリチャージ電流を抑制するとともに、非選択メモリセ
ルに流れる電流をなくして消電力化を図ることを目的と
する。
【０００７】
【課題を解決するための手段】図１は、本発明の原理図
である。Ｍ1,a、……、Ｍn,bはメモリセル、Ｐａ、Ｐｂ
はプリチャージ回路、ＳＥＬａ、ＳＥＬｂはカラム選択
回路、ＳＡはセンスアンプであり、縦方向（列方向）に
並んだＰａ、Ｍ1,a、……、Ｍn,aで第ａ番目のカラムを
構成し、同じくＰｂ、Ｍ1,b、……、Ｍn,bで第ｂ番目の
カラムを構成する。
である。Ｍ1,a、……、Ｍn,bはメモリセル、Ｐａ、Ｐｂ
はプリチャージ回路、ＳＥＬａ、ＳＥＬｂはカラム選択
回路、ＳＡはセンスアンプであり、縦方向（列方向）に
並んだＰａ、Ｍ1,a、……、Ｍn,aで第ａ番目のカラムを
構成し、同じくＰｂ、Ｍ1,b、……、Ｍn,bで第ｂ番目の
カラムを構成する。
【０００８】同一カラム内のメモリセルは、カラム内共
通のビット線によって相互に接続されると共に、カラム
を横断する方向（行方向）のワード線にも接続されてお
り、選択ビット線と選択ワード線の交差点に位置するメ
モリセルがアクセスされる。２０ａ、２０ｂは、プリチ
ャージ回路Ｐａ、Ｐｂに内蔵若しくは外付けされる論理
回路であり、これらの論理回路は、プリチャージ信号Ｐ
Ｒとカラム選択信号ＣＤａ（又はＣＤｂ）との論理を取
り、その論理結果に従ってプリチャージ回路Ｐａ、Ｐｂ
のプリチャージ動作をコントロールするものである。
通のビット線によって相互に接続されると共に、カラム
を横断する方向（行方向）のワード線にも接続されてお
り、選択ビット線と選択ワード線の交差点に位置するメ
モリセルがアクセスされる。２０ａ、２０ｂは、プリチ
ャージ回路Ｐａ、Ｐｂに内蔵若しくは外付けされる論理
回路であり、これらの論理回路は、プリチャージ信号Ｐ
Ｒとカラム選択信号ＣＤａ（又はＣＤｂ）との論理を取
り、その論理結果に従ってプリチャージ回路Ｐａ、Ｐｂ
のプリチャージ動作をコントロールするものである。
【０００９】２１ａ1、２１ｂ1、……、２１ａn、２１
ｂnは、メモリセルＭ1,a、……、Ｍn ,bに内蔵若しくは
外付けされる論理回路であり、これらの論理回路は、カ
ラム選択信号ＣＤａ（又はＣＤｂ）とワード線選択信号
ＳW1（又は〜ＳWn）との論理を取り、その論理結果に従
ってメモリセルを選択するものである。
ｂnは、メモリセルＭ1,a、……、Ｍn ,bに内蔵若しくは
外付けされる論理回路であり、これらの論理回路は、カ
ラム選択信号ＣＤａ（又はＣＤｂ）とワード線選択信号
ＳW1（又は〜ＳWn）との論理を取り、その論理結果に従
ってメモリセルを選択するものである。
【００１０】
【作用】本発明では、プリチャージ信号ＰＲがアクティ
ブで、かつカラム選択信号ＣＤａがアクティブのとき
は、第ａカラムのビット線だけがプリチャージされる。
また、例えばＣＤａがアクティブで、かつワード線選択
信号ＳW1がアクティブのときは、第ａカラムの１つのメ
モリセルＭ1,aだけがビット線に接続される。
ブで、かつカラム選択信号ＣＤａがアクティブのとき
は、第ａカラムのビット線だけがプリチャージされる。
また、例えばＣＤａがアクティブで、かつワード線選択
信号ＳW1がアクティブのときは、第ａカラムの１つのメ
モリセルＭ1,aだけがビット線に接続される。
【００１１】したがって、特定のメモリセルだけを限定
的にアクセスでき、かつそのメモリセルの存在するカラ
ムのビット線だけをプリチャージできる。その結果、プ
リチャージ電流を少なくできると共に、無駄な電流をな
くすことができ、低電力化を達成できる。
的にアクセスでき、かつそのメモリセルの存在するカラ
ムのビット線だけをプリチャージできる。その結果、プ
リチャージ電流を少なくできると共に、無駄な電流をな
くすことができ、低電力化を達成できる。
【００１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図５は本発明に係る半導体記憶装置の一実
施例を示す図である。まず、図２を参照しながら全体の
システム構成を説明する。２０は外部からのアドレス信
号Ａiを取り込んでカラム（列）アドレスとロウ（行）
アドレスに振り分けるアドレスバッファ、２１はカラム
アドレスをデコードしてカラム選択信号ＣＤfを発生す
るカラムデコーダ、２２はアドレス信号Ａiの変化を検
出してＡＴＤ信号を発生するＡＴＤ回路（ＡＴＤ回路と
はアドレス・トランジェント・デテクタ回路の略で例え
ば特開昭５３−１１７３４号公報に記載の回路を適用で
きる）、２３はロウアドレスをデコードしてワード線選
択信号ＳWnを発生するロウデコーダ、２４はＡＴＤ信号
及びカラム選択信号ＣＤfに応答してビット線をプリチ
ャージ（又は／及びイコライズ）するプリチャージ回
路、２５は列方向に延びる多数のビット線と行方向に延
びる多数のワード線とを交差状に配列して各交差点にメ
モリセルを接続するメモリセルアレイ、２６はカラム選
択信号ＣＤfに従ってメモリセルアレイ２５のカラムを
選択（すなわちビット線を選択）するカラムセレクタ、
２７は選択ビット線の電位を増幅し読み出しデータＯm
として外部に出力するセンスアンプ、２８は外部からの
書き込みデータＩmを増幅して選択ビット線に与えるラ
イトアンプである。なお、２９はイネーブル信号バッフ
ァであり、このバッファ２９は読み出しイネーブル信号
ＲＥの入力時にカラムデコーダ２１、ＡＴＤ回路２２、
ロウデコーダ２３及びセンスアンプ２７の動作を許容す
る一方、書き込みイネーブル信号ＷＥの入力時にカラム
デコーダ２１、ＡＴＤ回路２２、ロウデコーダ２３及び
ライトアンプ２８の動作を許容するものである。
する。図２〜図５は本発明に係る半導体記憶装置の一実
施例を示す図である。まず、図２を参照しながら全体の
システム構成を説明する。２０は外部からのアドレス信
号Ａiを取り込んでカラム（列）アドレスとロウ（行）
アドレスに振り分けるアドレスバッファ、２１はカラム
アドレスをデコードしてカラム選択信号ＣＤfを発生す
るカラムデコーダ、２２はアドレス信号Ａiの変化を検
出してＡＴＤ信号を発生するＡＴＤ回路（ＡＴＤ回路と
はアドレス・トランジェント・デテクタ回路の略で例え
ば特開昭５３−１１７３４号公報に記載の回路を適用で
きる）、２３はロウアドレスをデコードしてワード線選
択信号ＳWnを発生するロウデコーダ、２４はＡＴＤ信号
及びカラム選択信号ＣＤfに応答してビット線をプリチ
ャージ（又は／及びイコライズ）するプリチャージ回
路、２５は列方向に延びる多数のビット線と行方向に延
びる多数のワード線とを交差状に配列して各交差点にメ
モリセルを接続するメモリセルアレイ、２６はカラム選
択信号ＣＤfに従ってメモリセルアレイ２５のカラムを
選択（すなわちビット線を選択）するカラムセレクタ、
２７は選択ビット線の電位を増幅し読み出しデータＯm
として外部に出力するセンスアンプ、２８は外部からの
書き込みデータＩmを増幅して選択ビット線に与えるラ
イトアンプである。なお、２９はイネーブル信号バッフ
ァであり、このバッファ２９は読み出しイネーブル信号
ＲＥの入力時にカラムデコーダ２１、ＡＴＤ回路２２、
ロウデコーダ２３及びセンスアンプ２７の動作を許容す
る一方、書き込みイネーブル信号ＷＥの入力時にカラム
デコーダ２１、ＡＴＤ回路２２、ロウデコーダ２３及び
ライトアンプ２８の動作を許容するものである。
【００１３】図３は図２の要部ブロック図であり、２つ
のカラムＣ1、Ｃ2を示す図である。第１のカラムＣ
1は、プリチャージ回路ブロック２４1、メモリセルブロ
ックＭ1, 1〜Ｍn,1、カラムセレクタ回路ブロック２６1
及びビット線ＢＬ1、ＸＢＬ1やワード線ＷＬ1、ＸＷＬ1
を含み、第２のカラムＣ2も第１のカラムＣ1と同様に、
プリチャージ回路ブロック２４2、メモリセルブロック
Ｍ1,2〜Ｍn,2、カラムセレクタ回路ブロック２６2及び
ビット線ＢＬ2、ＸＢＬ2やワード線ＷＬ2、ＸＷＬ2を含
む。
のカラムＣ1、Ｃ2を示す図である。第１のカラムＣ
1は、プリチャージ回路ブロック２４1、メモリセルブロ
ックＭ1, 1〜Ｍn,1、カラムセレクタ回路ブロック２６1
及びビット線ＢＬ1、ＸＢＬ1やワード線ＷＬ1、ＸＷＬ1
を含み、第２のカラムＣ2も第１のカラムＣ1と同様に、
プリチャージ回路ブロック２４2、メモリセルブロック
Ｍ1,2〜Ｍn,2、カラムセレクタ回路ブロック２６2及び
ビット線ＢＬ2、ＸＢＬ2やワード線ＷＬ2、ＸＷＬ2を含
む。
【００１４】メモリセルブロック（例えばＭ1,1）の構
成は、図４に示すように、２つのインバータ３０、３１
をループ状に接続したフリップフロップ型の記憶セル
と、この記憶セルの一方の端子３２とビット線ＢＬ1の
間に直列接続されたトランスファトランジスタ３３、３
４と、同じく記憶セルの他方の端子３５とビット線ＸＢ
Ｌ1の間に直列接続されたトランスファトランジスタ３
６、３７とを含み、トランスファトランジスタ３３、３
４、３６、３７は、それぞれのゲートに与えられるカラ
ム選択信号ＣＤ1及びワード線選択信号ＳW1が共にハイ
アクティブのときに導通してメモリブロックＭ1,1の記
憶セルをビット線ＢＬ1及びＸＢＬ1に接続する。したが
って、トランスファトランジスタ３３、３４、３６、３
７は、カラム選択信号とワード線選択信号との論理を取
り、その論理結果に従ってメモリセルを選択するセル選
択手段として機能する。
成は、図４に示すように、２つのインバータ３０、３１
をループ状に接続したフリップフロップ型の記憶セル
と、この記憶セルの一方の端子３２とビット線ＢＬ1の
間に直列接続されたトランスファトランジスタ３３、３
４と、同じく記憶セルの他方の端子３５とビット線ＸＢ
Ｌ1の間に直列接続されたトランスファトランジスタ３
６、３７とを含み、トランスファトランジスタ３３、３
４、３６、３７は、それぞれのゲートに与えられるカラ
ム選択信号ＣＤ1及びワード線選択信号ＳW1が共にハイ
アクティブのときに導通してメモリブロックＭ1,1の記
憶セルをビット線ＢＬ1及びＸＢＬ1に接続する。したが
って、トランスファトランジスタ３３、３４、３６、３
７は、カラム選択信号とワード線選択信号との論理を取
り、その論理結果に従ってメモリセルを選択するセル選
択手段として機能する。
【００１５】プリチャージブロック（例えばブロック２
４1）の構成は、図５に示すように、ビット線ＢＬ1、Ｘ
ＢＬ1と一定電位Ｖcの間に接続されたプリチャージトラ
ンジスタ４０、４１と、ビット線ＢＬ1、ＸＢＬ1の間に
接続されたイコライズトランジスタ４２と、プリチャー
ジ信号ＰＲ及びカラム選択信号ＣＤ1の論理結果に従っ
てプリチャージトランジスタ４０、４１及びイコライズ
トランジスタ４２を導通させるアンドゲート４３とを含
み、アンドゲート４３は、プリチャージ信号ＰＲ及びカ
ラム選択信号ＣＤ1が共にハイアクティブのときにプリ
チャージトランジスタ４０、４１を導通してビット線Ｂ
Ｌ1及びＸＢＬ1の電位を一定電位Ｖcでプリチャージす
ると共に、イコライズトランジスタ４２を導通してビッ
ト線ＢＬ1、ＸＢＬ1の電位を平衡化する。したがって、
アンドゲート４３は、プリチャージ信号とカラム選択信
号の論理を取り、その論理結果に従ってプリチャージ動
作（及び／又はイコライズ動作）を行わせるプリチャー
ジ起動手段として機能する。
４1）の構成は、図５に示すように、ビット線ＢＬ1、Ｘ
ＢＬ1と一定電位Ｖcの間に接続されたプリチャージトラ
ンジスタ４０、４１と、ビット線ＢＬ1、ＸＢＬ1の間に
接続されたイコライズトランジスタ４２と、プリチャー
ジ信号ＰＲ及びカラム選択信号ＣＤ1の論理結果に従っ
てプリチャージトランジスタ４０、４１及びイコライズ
トランジスタ４２を導通させるアンドゲート４３とを含
み、アンドゲート４３は、プリチャージ信号ＰＲ及びカ
ラム選択信号ＣＤ1が共にハイアクティブのときにプリ
チャージトランジスタ４０、４１を導通してビット線Ｂ
Ｌ1及びＸＢＬ1の電位を一定電位Ｖcでプリチャージす
ると共に、イコライズトランジスタ４２を導通してビッ
ト線ＢＬ1、ＸＢＬ1の電位を平衡化する。したがって、
アンドゲート４３は、プリチャージ信号とカラム選択信
号の論理を取り、その論理結果に従ってプリチャージ動
作（及び／又はイコライズ動作）を行わせるプリチャー
ジ起動手段として機能する。
【００１６】以上の構成において、例えばワード線選択
信号ＳW1がハイアクティブの場合を考える。この場合、
ＳW1によってワード線ＷＬ1が活性化され、そのワード
線ＷＬ1に繋がる複数のメモリセル（図３のＭ1,1及びＭ
1,2参照）のトランスファトランジスタ３４、３６（図
４参照）が導通する。ここで、第１のカラムＣ1を指定
するカラム選択信号ＣＤ1がハイアクティブになると、
ワード線ＷＬ1に繋がる複数のメモリセルの中の１つの
メモリセル、すなわちメモリセルＭ1,1の残りのトラン
スファトランジスタ３３、３７が導通し、第１のカラム
Ｃ1のメモリセルＭ1,1の記憶セルだけがビット線Ｂ
Ｌ1、ＸＢＬ1に接続される。したがって、アクセス対象
外の非選択メモリセル（この場合第２のカラムＣ2のメ
モリセルＭ1,2）をビット線ＢＬ2、ＸＢＬ2から切り離
すことができ、非選択メモリセルに流れる無駄な電流を
なくすことができる。
信号ＳW1がハイアクティブの場合を考える。この場合、
ＳW1によってワード線ＷＬ1が活性化され、そのワード
線ＷＬ1に繋がる複数のメモリセル（図３のＭ1,1及びＭ
1,2参照）のトランスファトランジスタ３４、３６（図
４参照）が導通する。ここで、第１のカラムＣ1を指定
するカラム選択信号ＣＤ1がハイアクティブになると、
ワード線ＷＬ1に繋がる複数のメモリセルの中の１つの
メモリセル、すなわちメモリセルＭ1,1の残りのトラン
スファトランジスタ３３、３７が導通し、第１のカラム
Ｃ1のメモリセルＭ1,1の記憶セルだけがビット線Ｂ
Ｌ1、ＸＢＬ1に接続される。したがって、アクセス対象
外の非選択メモリセル（この場合第２のカラムＣ2のメ
モリセルＭ1,2）をビット線ＢＬ2、ＸＢＬ2から切り離
すことができ、非選択メモリセルに流れる無駄な電流を
なくすことができる。
【００１７】一方、第１のカラムＣ1のプリチャージブ
ロック２４1には、上記のカラム選択信号ＣＤ1とプリチ
ャージ信号ＰＲが与えられており、これらの信号が共に
ハイアクティブになったとき、そのカラム（この場合第
１のカラムＣ1）のビット線ＢＬ1、ＸＢＬ1がプリチャ
ージされる。したがって、この場合は、第２のカラムＣ
2が非選択でありそのカラム選択信号ＣＤ2がローレベル
であるから、カラムＣ 2のビット線ＢＬ2、ＸＢＬ2のプ
リチャージを禁止でき、プリチャージ電流の削減を図る
ことができる。
ロック２４1には、上記のカラム選択信号ＣＤ1とプリチ
ャージ信号ＰＲが与えられており、これらの信号が共に
ハイアクティブになったとき、そのカラム（この場合第
１のカラムＣ1）のビット線ＢＬ1、ＸＢＬ1がプリチャ
ージされる。したがって、この場合は、第２のカラムＣ
2が非選択でありそのカラム選択信号ＣＤ2がローレベル
であるから、カラムＣ 2のビット線ＢＬ2、ＸＢＬ2のプ
リチャージを禁止でき、プリチャージ電流の削減を図る
ことができる。
【００１８】以上述べたように、本実施例では、特定の
メモリセルだけをビット線に接続することができ、ま
た、特定のビット線だけをプリチャージすることができ
る。したがって、非選択メモリセルに流れる無駄な電流
をなくすことができると共に、プリチャージ電流を必要
最小限に抑えることができ、半導体記憶装置全体の消電
力かを図ることができる。
メモリセルだけをビット線に接続することができ、ま
た、特定のビット線だけをプリチャージすることができ
る。したがって、非選択メモリセルに流れる無駄な電流
をなくすことができると共に、プリチャージ電流を必要
最小限に抑えることができ、半導体記憶装置全体の消電
力かを図ることができる。
【００１９】図６〜図９は本発明に係る半導体記憶装置
の他の実施例を示す図であり、図６は２ポートＲＡＭへ
の適用例、図７は３ポートＲＡＭへの適用例、図８はリ
ード／ライトが独立しているメモリセルへの適用例、図
９はＲＯＭへの適用例である。図６において、５０Ａは
ポートＡ用のプリチャージ回路、５０ＢはポートＢ用の
プリチャージ回路、５１ＡはポートＡ用のセンスアン
プ、５１ＢはポートＢ用のセンスアンプ、ＢＬＡ、ＸＢ
ＬＡはポートＡ用のビット線、ＢＬＢ、ＸＢＬＢはポー
トＢ用のビット線、５２Ａ、５３Ａ、５４Ａ及び５５Ａ
はポートＡ用のトランスファトランジスタ、５２Ｂ、５
３Ｂ、５４Ｂ及び５５ＢはポートＢ用のトランスファト
ランジスタ、ＰＲAはポートＡ用のプリチャージ信号、
ＰＲBはポートＢ用のプリチャージ信号、ＣＤA1はポー
トＡ用の第１のカラムＣ1の選択信号、ＣＤB1はポート
Ｂ用の第１のカラムＣ1の選択信号、ＣWA1はポートＡ用
のワード線ＷＬ1選択信号、ＣWB1はポートＢ用のワード
線ＷＬ1選択信号である。ここで、ＣＤA1とＣWA1が共に
ハイアクティブであれば、ポートＢ用のトランスファト
ランジスタ５２Ａ、５３Ａ、５４Ａ及び５５Ａが導通
し、メモリセル５６がポートＡ用のビット線ＢＬＡ、Ｘ
ＢＬＡに接続される。また、同時にプリチャージ信号Ｐ
ＲAがハイアクティブであれば、ポートＡ用のプリチャ
ージ回路５０Ａのアンドゲート５７Ａの出力がハイレベ
ルとなり、プリチャージトランジスタ５８Ａ及び５９Ａ
とイコライズトランジスタ６０Ａが導通し、ポートＡの
ビット線ＢＬＡ、ＸＢＬＡがプリチャージされる。
の他の実施例を示す図であり、図６は２ポートＲＡＭへ
の適用例、図７は３ポートＲＡＭへの適用例、図８はリ
ード／ライトが独立しているメモリセルへの適用例、図
９はＲＯＭへの適用例である。図６において、５０Ａは
ポートＡ用のプリチャージ回路、５０ＢはポートＢ用の
プリチャージ回路、５１ＡはポートＡ用のセンスアン
プ、５１ＢはポートＢ用のセンスアンプ、ＢＬＡ、ＸＢ
ＬＡはポートＡ用のビット線、ＢＬＢ、ＸＢＬＢはポー
トＢ用のビット線、５２Ａ、５３Ａ、５４Ａ及び５５Ａ
はポートＡ用のトランスファトランジスタ、５２Ｂ、５
３Ｂ、５４Ｂ及び５５ＢはポートＢ用のトランスファト
ランジスタ、ＰＲAはポートＡ用のプリチャージ信号、
ＰＲBはポートＢ用のプリチャージ信号、ＣＤA1はポー
トＡ用の第１のカラムＣ1の選択信号、ＣＤB1はポート
Ｂ用の第１のカラムＣ1の選択信号、ＣWA1はポートＡ用
のワード線ＷＬ1選択信号、ＣWB1はポートＢ用のワード
線ＷＬ1選択信号である。ここで、ＣＤA1とＣWA1が共に
ハイアクティブであれば、ポートＢ用のトランスファト
ランジスタ５２Ａ、５３Ａ、５４Ａ及び５５Ａが導通
し、メモリセル５６がポートＡ用のビット線ＢＬＡ、Ｘ
ＢＬＡに接続される。また、同時にプリチャージ信号Ｐ
ＲAがハイアクティブであれば、ポートＡ用のプリチャ
ージ回路５０Ａのアンドゲート５７Ａの出力がハイレベ
ルとなり、プリチャージトランジスタ５８Ａ及び５９Ａ
とイコライズトランジスタ６０Ａが導通し、ポートＡの
ビット線ＢＬＡ、ＸＢＬＡがプリチャージされる。
【００２０】図７において、７０Ａ、７１Ａ、７２Ａ及
び７３ＡはポートＡ用のトランスファトランジスタ、７
０Ｂ、７１Ｂ、７２Ｂ及び７３ＢはポートＢ用のトラン
スファトランジスタ、７０Ｃ、７１Ｃ、７２Ｃ及び７３
ＣはポートＣ用のトランスファトランジスタ、ＢＬＡ、
ＸＢＬＡはポートＡ用のビット線、ＢＬＢ、ＸＢＬＢは
ポートＢ用のビット線、ＢＬＣ、ＸＢＬＣはポートＣ用
のビット線である。
び７３ＡはポートＡ用のトランスファトランジスタ、７
０Ｂ、７１Ｂ、７２Ｂ及び７３ＢはポートＢ用のトラン
スファトランジスタ、７０Ｃ、７１Ｃ、７２Ｃ及び７３
ＣはポートＣ用のトランスファトランジスタ、ＢＬＡ、
ＸＢＬＡはポートＡ用のビット線、ＢＬＢ、ＸＢＬＢは
ポートＢ用のビット線、ＢＬＣ、ＸＢＬＣはポートＣ用
のビット線である。
【００２１】ポートＡ用のワード線選択信号ＳWA1とカ
ラム選択信号ＣＤA1が共にハイアクティブのときに、ポ
ートＡ用のトランスファトランジスタ７０Ａ、７１Ａ、
７２Ａ及び７３Ａが導通し、ポートＢ用のワード線選択
信号ＳWB1とカラム選択信号ＣＤB1が共にハイアクティ
ブのときに、ポートＢ用のトランスファトランジスタ７
０Ｂ、７１Ｂ、７２Ｂ及び７３Ｂが導通し、ポートＣ用
のワード線選択信号Ｓ WC1とカラム選択信号ＣＤC1が共
にハイアクティブのときに、ポートＣ用のトランスファ
トランジスタ７０Ｃ、７１Ｃ、７２Ｃ及び７３Ｃが導通
する。
ラム選択信号ＣＤA1が共にハイアクティブのときに、ポ
ートＡ用のトランスファトランジスタ７０Ａ、７１Ａ、
７２Ａ及び７３Ａが導通し、ポートＢ用のワード線選択
信号ＳWB1とカラム選択信号ＣＤB1が共にハイアクティ
ブのときに、ポートＢ用のトランスファトランジスタ７
０Ｂ、７１Ｂ、７２Ｂ及び７３Ｂが導通し、ポートＣ用
のワード線選択信号Ｓ WC1とカラム選択信号ＣＤC1が共
にハイアクティブのときに、ポートＣ用のトランスファ
トランジスタ７０Ｃ、７１Ｃ、７２Ｃ及び７３Ｃが導通
する。
【００２２】図８において、８０Ｗ、８１Ｗ、８２Ｗ及
び８３Ｗはライト用のトランスファトランジスタ、８２
Ｒ及び８３Ｒはリード用のトランスファトランジスタで
あり、ライト用のカラム選択信号ＷＣＤ及びワード線選
択信号ＷＷＬが共にハイアクティブのときに、トランス
ファトランジスタ８０Ｗ、８１Ｗ、８２Ｗ及び８３Ｗが
導通してメモリセルへの書き込みが行われ、あるいは、
リード用のカラム選択信号ＲＣＤ及びワード線選択信号
ＲＷＬが共にハイアクティブのときに、トランスファト
ランジスタ８２Ｒ及び８３Ｒが導通してメモリセルから
の読み出しが行われる。
び８３Ｗはライト用のトランスファトランジスタ、８２
Ｒ及び８３Ｒはリード用のトランスファトランジスタで
あり、ライト用のカラム選択信号ＷＣＤ及びワード線選
択信号ＷＷＬが共にハイアクティブのときに、トランス
ファトランジスタ８０Ｗ、８１Ｗ、８２Ｗ及び８３Ｗが
導通してメモリセルへの書き込みが行われ、あるいは、
リード用のカラム選択信号ＲＣＤ及びワード線選択信号
ＲＷＬが共にハイアクティブのときに、トランスファト
ランジスタ８２Ｒ及び８３Ｒが導通してメモリセルから
の読み出しが行われる。
【００２３】図９において、９０、９１、９２及び９３
はトランスファトランジスタであり、これらのトランス
ファトランジスタは、カラム選択信号ＣＤ及びワード線
選択信号ＷＬが共にハイアクティブのときに導通して、
高電位側または低電位側にプログラムされたメモリセル
９４をビット線ＢＬ、ＸＢＬに接続する。図６〜図９の
トランスファトランジスタは何れも、カラム選択信号と
ワード線選択信号との論理を取り、その論理結果に従っ
てメモリセルを選択するセル選択手段として機能する。
はトランスファトランジスタであり、これらのトランス
ファトランジスタは、カラム選択信号ＣＤ及びワード線
選択信号ＷＬが共にハイアクティブのときに導通して、
高電位側または低電位側にプログラムされたメモリセル
９４をビット線ＢＬ、ＸＢＬに接続する。図６〜図９の
トランスファトランジスタは何れも、カラム選択信号と
ワード線選択信号との論理を取り、その論理結果に従っ
てメモリセルを選択するセル選択手段として機能する。
【００２４】なお、前述の実施例ではプリチャージ回路
の内部にプリチャージ起動手段（アンドゲート）を内蔵
しているが、これに限るものではない。例えば図１０に
示すようにプリチャージ回路の外に設けても構わない。
の内部にプリチャージ起動手段（アンドゲート）を内蔵
しているが、これに限るものではない。例えば図１０に
示すようにプリチャージ回路の外に設けても構わない。
【００２５】
【発明の効果】本発明によれば、プリチャージ信号又は
イコライズ信号とカラム選択信号の論理を取り、その論
理結果に従ってプリチャージ動作を行わせるプリチャー
ジ起動手段と、カラム選択信号とワード線選択信号との
論理を取り、その論理結果に従ってメモリセルを選択す
るセル選択手段とを備えたので、選択メモリセルだけを
ビット線に接続し、かつそのビット線だけをプリチャー
ジすることができ、プリチャージ電流を抑制するととも
に、非選択メモリセルに流れる電流をなくして消電力化
を図ることができる。
イコライズ信号とカラム選択信号の論理を取り、その論
理結果に従ってプリチャージ動作を行わせるプリチャー
ジ起動手段と、カラム選択信号とワード線選択信号との
論理を取り、その論理結果に従ってメモリセルを選択す
るセル選択手段とを備えたので、選択メモリセルだけを
ビット線に接続し、かつそのビット線だけをプリチャー
ジすることができ、プリチャージ電流を抑制するととも
に、非選択メモリセルに流れる電流をなくして消電力化
を図ることができる。
【図１】本発明の原理図である。
【図２】一実施例の全体構成図である。
【図３】一実施例の要部構成図である。
【図４】一実施例のメモリセル構成図である。
【図５】一実施例のプリチャージ回路構成図である。
【図６】２ポートＲＡＭに適用した他の実施例の要部構
成図である。
成図である。
【図７】３ポートＲＡＭに適用した他の実施例のメモリ
セル構成図である。
セル構成図である。
【図８】リード／ライトの分かれたＲＡＭに適用した他
の実施例のメモリセル構成図である。
の実施例のメモリセル構成図である。
【図９】ＲＯＭに適用した他の実施例のメモリセル構成
図である。
図である。
【図１０】プリチャージ回路の外にプリチャージ起動手
段を設けた他の実施例の要部構成図である。
段を設けた他の実施例の要部構成図である。
【図１１】従来例の要部構成図である。
Ｍ1,a、……、Ｍn,b：メモリセル Ｐａ、Ｐｂ：プリチャージ回路 ＳＥＬａ、ＳＥＬｂ：カラム選択回路 ＳＡ：センスアンプ ２０ａ、２０ｂ：論理回路（プリチャージ起動手段） ２１ａ1、２１ｂ1、……、２１ａn、２１ｂn：論理回路
（セル選択手段） ＢＬ2、ＸＢＬ2：ビット線 ＷＬ2、ＸＷＬ2：ワード線 Ｍ1,2〜Ｍn,2：メモリセル ＰＲ：プリチャージ信号 ＳWn：ワード線選択信号 ＣＤf：カラム選択信号 ４３：アンドゲート（プリチャージ起動手段） ３３、３４、３６、３７：トランスファトランジスタ
（セル選択手段）
（セル選択手段） ＢＬ2、ＸＢＬ2：ビット線 ＷＬ2、ＸＷＬ2：ワード線 Ｍ1,2〜Ｍn,2：メモリセル ＰＲ：プリチャージ信号 ＳWn：ワード線選択信号 ＣＤf：カラム選択信号 ４３：アンドゲート（プリチャージ起動手段） ３３、３４、３６、３７：トランスファトランジスタ
（セル選択手段）
Claims (1)
- 【特許請求の範囲】 【請求項１】列方向のビット線と行方向のワード線との
交差点にメモリセルを接続して構成する半導体記憶装置
であって、 プリチャージ信号又はイコライズ信号に応答してビット
線を所定電位にプリチャージ又はイコライズし、 また、ワード線選択信号に応答して選択ワード線を活性
化し、 さらに、カラム選択信号に応答して列を選択する半導体
記憶装置において、 前記プリチャージ信号又はイコライズ信号とカラム選択
信号の論理を取り、その論理結果に従ってプリチャージ
動作を行わせるプリチャージ起動手段と、 前記カラム選択信号とワード線選択信号との論理を取
り、その論理結果に従ってメモリセルを選択するセル選
択手段と、を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164797A JPH0512873A (ja) | 1991-07-05 | 1991-07-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164797A JPH0512873A (ja) | 1991-07-05 | 1991-07-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512873A true JPH0512873A (ja) | 1993-01-22 |
Family
ID=15800121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164797A Withdrawn JPH0512873A (ja) | 1991-07-05 | 1991-07-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040431A (ja) * | 2004-07-28 | 2006-02-09 | Sony Corp | 半導体記憶装置 |
| JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
-
1991
- 1991-07-05 JP JP3164797A patent/JPH0512873A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040431A (ja) * | 2004-07-28 | 2006-02-09 | Sony Corp | 半導体記憶装置 |
| JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |