JP2013037760A - フロントエンドプリチャージを有するメモリ - Google Patents
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Abstract
【解決手段】複数のメモリセル(713)を含むデジタルメモリデバイス(2904)は、一組のメモリセル(713)上で動作を実行するようにコマンドを受信し、一組のメモリセル(713)は、デバイス(2904)全体よりも含有するメモリセルが少なく、デバイス(2904)は、受信コマンドに応答して、一組のメモリセル(713)に関連する一組のビットライン(709)のみを、動作のフロントエンドに選択的にプリチャージすることを含む動作を実行する、デジタルメモリ(2904)を動作させる方法、装置、およびシステム(2900)。
【選択図】図7
Description
303,503,703,803:センスアンプ
505,805:プリチャージ選択回路
307,507,707,807:行デコーダ
309,509,709,809:ビットライン
311,511,711,811:行ライン
313,513,713,813:メモリセル
315,515,715,815:アドレスコマンド制御回路
717,817:プリチャージ選択ライン
Claims (47)
- デジタルメモリデバイスを動作する方法であって、
複数の列及び複数の行を有するグリッドに配置されている複数のメモリセルと前記メモリセルに関連した複数のビットラインを含む前記デジタルメモリデバイスにより、前記複数のメモリセルよりも少ないメモリセルを含む、前記複数のメモリセルの第1の組の上で第1の動作を実行する第1のコマンドを受信することと、
前記デジタルメモリデバイスにより、前記複数のメモリセルの前記第1の組の上で前記第1の動作を実行することと、
前記デジタルメモリデバイスにより、前記複数のメモリセルよりも少ないメモリセルを含む、前記複数のメモリセルの第2の組の上で、第2の動作を実行する第2のコマンドを受信することと、
前記第2のコマンドの受信に応答して、前記第1の動作の実行と実質的に同時に、メモリセルの前記第2の組と関連するビットラインの第2の組を選択的にプリチャージすることと、
を含む方法。 - 前記デジタルメモリデバイスによって識別子を受信することと、前記識別子の少なくとも一部を使用して、前記複数のビットラインの前記第2の組を識別することとをさらに含む、請求項1に記載の方法。
- 前記複数のメモリセルの前記第2の組の上で前記第2の動作を実行することをさらに含む、請求項1に記載の方法。
- 前記デジタルメモリデバイスは複数のプリチャージ選択ラインをさらに備え、
各プリチャージ選択ラインは前記複数の列の内の一つの列のメモリセルに結合され、
前記複数のメモリセルのそれぞれは、ゲーティングトランジスタ及びプリチャージ選択トランジスタを備え、
前記第1の動作の実行は、行デコーダにより、前記複数のメモリセルの前記第1の組に対応する複数の行ラインの内の行ライン上に、アクセス電圧レベルを定めることを含み、
前記第1の動作の実行は、プリチャージ選択回路により、前記複数のメモリセルの前記第1の組に対応する前記複数のプリチャージ選択ラインの内のプリチャージ選択ライン上に、プリチャージ選択電圧レベルを定めることをさらに含む、請求項1に記載の方法。 - 前記複数のメモリセルの前記第2の組が、前記複数のメモリセルの前記第1の組の中に含まれない少なくとも1つのメモリセルを備え、
前記少なくとも1つのメモリセルは、前記複数のメモリセルの前記第1の組に対応する前記複数の行ラインの内の1つの行ラインと結合している、請求項4に記載の方法。 - 前記第1のコマンドの受信に応答して、メモリセルの前記第1の組に対応する前記複数のビットラインの第1の組を選択的にプリチャージすることをさらに含む、請求項1に記載の方法。
- 前記第1の動作は、リード動作である、請求項1に記載の方法。
- 前記第1の動作は、ライト動作である、請求項1に記載の方法。
- 前記識別子は、行アドレスと列アドレスとを含み、前記列アドレスは、前記複数のビットラインの第2の組を識別する、請求項2に記載の方法。
- 前記複数のメモリセルは、ワードラインあたり3以上の列及び1以上のビットラインを含むアレイを備え、前記複数のメモリセルの前記第1の組は、ワードラインあたり少なくとも2以上の列及び単一のビットラインを含むサブアレイを備える、請求項1に記載の方法。
- 前記複数のビットラインの前記第2の組に対応するセンスアンプの1つの組のみを選択的に有効にすることをさらに含み、センスアンプの前記組はデジタルメモリデバイスの複数のセンスアンプに含まれる、請求項1に記載の方法。
- 装置であって、
複数の列及び複数の行を有するグリッドに配置された複数のメモリセルであって、前記複数の列の内の各列のメモリセルは複数のビットラインの内の対応するビットラインを介して結合され、前記複数の行の内の各行のメモリセルは複数の行ラインの内の対応する行ラインを介して結合されている、複数のメモリセルと、
前記複数のメモリセルに結合されたアクセス回路であって、第1の受信コマンドに応答して、前記複数のビットラインの第1の組を介してアクセス回路と結合する複数のメモリセルの第1の組に対し、第1のアクセス動作を実行するように構成されたアクセス回路と、
前記複数のビットラインに結合されたプリチャージ選択回路であって、前記複数のメモリセルの第2の組に対して第2のアクセス動作を実行するための第2の受信コマンドに応答して、前記複数のビットラインの全てよりも少ない複数のビットラインの第2の組であり、前記複数のメモリセルの前記第2の組と対応する前記複数のビットラインの第2の組の選択的プリチャージをできるよう構成され、前記アクセス回路による前記第1のアクセス動作の実行と基本的に同時に、ビットラインの前記第2の組の選択的プリチャージをできるように、さらに構成された、プリチャージ選択回路と、
を含む装置。 - 前記プリチャージ選択回路は、前記複数のビットラインに結合する複数のプリチャージ選択トランジスタを備え、
前記プリチャージ選択回路は、ビットラインの前記第2の組の1つ又はそれ以上と関連する前記複数のプリチャージ選択トランジスタの1つを活性化して、ビットラインの前記第2の組の選択的プリチャージをできるように、さらに構成されている、請求項12に記載の装置。 - 前記複数のメモリセルのそれぞれは、対応するプリチャージ選択トランジスタを含み、
前記プリチャージ選択回路は、前記複数のメモリセルの前記第2の組の一つに対応するプリチャージ選択トランジスタの端子にプリチャージ選択電圧を定め、前記複数のビットラインの前記第2の組の選択的プリチャージをできるように、さらに構成されている、請求項12に記載の装置。 - 前記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように構成された格納要素をさらに備え、
前記複数のメモリセルのそれぞれは、複数の行ラインの内の対応する行ライン上でアクセス電圧レベルの検出に応答して、複数のビットラインの内の対応するビットライン上に、前記格納電圧レベルに対応するビット電圧を駆動するように、さらに構成されている、請求項14に記載の装置。 - 前記複数のメモリセルのそれぞれは、ゲートトランジスタをさらに含み、前記プリチャージ選択トランジスタは、前記ゲートトランジスタと前記格納要素との間に、直列に配置されている、請求項15に記載の装置。
- 前記装置によって受信された識別子の列アドレスをデコードするように構成されている列デコーダをさらに備え、該識別子は前記複数のメモリセルの前記第2の組を識別し、
前記列デコーダは、前記デコードされた列アドレス基づいて、前記複数のビットラインの前記第2の組をプリチャージするため、前記プリチャージ選択回路に信号伝達するように、さらに構成されている、請求項12に記載の装置。 - 複数のプリチャージ選択ラインをさらに備え、
前記複数の列の内の各列のメモリセルは、前記複数のプリチャージ選択ラインの内の対応するプリチャージ選択ラインを介して、前記プリチャージ選択回路と結合しており、
前記複数のメモリセルのそれぞれは、前記複数の行ラインの内の対応する行ライン上の行ライン電圧レベルが定まり、かつ、前記複数のプリチャージ選択ラインの内の対応するプリチャージ選択ライン上のプリチャージ選択電圧が定まるのに応答して、活性化するように構成されている、請求項12に記載の装置。 - 前記複数のメモリセルのそれぞれは、活性化するとすぐに、対応するビットラインから前記メモリセルの格納要素へ、電圧を駆動するように構成されている、請求項18に記載の装置。
- 前記複数のメモリセルのそれぞれは、前記対応する行ラインに結合されているゲートトランジスタと、前記対応するプリチャージ選択ラインに結合されているプリチャージ選択トランジスタと、前記ゲートトランジスタおよび前記プリチャージ選択トランジスタと直列に配置された格納要素とを備える、請求項18に記載の装置。
- 前記プリチャージ選択回路は、前記複数のプリチャージ選択ラインの組上の前記プリチャージ選択電圧レベルを定めるようにさらに構成されている、請求項18に記載の装置。
- 前記複数の行ラインを介して前記複数のメモリセルに動作可能に結合された行デコーダをさらに備え、
前記行デコーダは、前記装置によって受信された識別子の行アドレスをデコードするように構成されており、該識別子はメモリセルの前記第1の組に対応する前記複数の行ラインの内の一つの行を識別し、
前記行デコーダは、前記複数のメモリセルの前記第1の組に対応する前記行の行ライン上のアクセス電圧レベルを定めるように、さらに構成されている、請求項12に記載の装置。 - 前記装置によって受信された識別子の列アドレスをデコードするように構成された列デコーダをさらに備え、該識別子はメモリセルの前記第1の組に対応する1つ又はそれ以上の列の組を識別する、請求項22に記載の装置。
- 複数のセンスアンプをさらに備え、
それぞれのセンスアンプが前記複数のビットラインのうちの1つに動作可能に結合されており、かつ、リード動作の間に対応するビットラインの上のビットライン電圧レベルを読み込むように構成されている、請求項12に記載の装置。 - 前記プリチャージ選択回路は、前記アクセス回路がメモリセルの第1の組にアクセスしている間は、メモリセルの前記第2の組を、それらの対応する行ラインから分離するように、さらに構成されている、請求項12に記載の装置。
- 前記装置はチップ上に配置され、前記チップは前記複数のメモリセルと動作可能に結合されたコントローラをさらに備えた、請求項12に記載の装置。
- システムであって、
デジタル信号プロセッサと
前記デジタル信号プロセッサと動作可能に結合されたデジタルメモリデバイスとを備え、
前記デジタルメモリデバイスは、
複数の列及び複数の行を有するグリッドに配置された複数のメモリセルであって、各列のメモリセルは、複数のビットラインの内の対応するビットラインを介して結合され、各行のメモリセルは、複数の行ラインの内の対応する行ラインを介して結合されている、複数のメモリセルと、
前記複数のビットラインと動作可能に結合されたプリチャージ選択回路であって、
第1の時間フレームにおいて、前記複数のメモリセルの第1の組に対して第1のアクセス動作を実行するための第1のコマンドの受信に応答して、前記複数のビットラインの全てよりも少ない複数のビットラインの第1の組であり、前記複数のメモリセルの前記第1の組に対応する前記複数のビットラインの前記第1の組に対し、選択的なプリチャージをできるように構成され、
第1の時間フレームと異なる第2の時間フレームにおいては、前記複数のメモリセルの第2の組に対して第2のアクセス動作を実行するための第2のコマンドの受信に応答して、前記複数のビットラインの全てよりも少ない複数のビットラインの第2の組であり、前記複数のメモリセルの前記第2の組に対応する前記複数のビットラインの前記第2の組に対し、選択的なプリチャージをできるように構成された、プリチャージ選択回路と、
前記複数のメモリセルと結合されたアクセス回路であって、第2の時間フレームの少なくとも一部の中で、メモリセルの前記第1の組に対する第1のアクセス動作を実行するように構成された、アクセス回路とを備える、
システム。 - 前記プリチャージ選択回路は、前記複数のビットラインに動作可能に結合されている、複数のプリチャージ選択トランジスタを備え、
前記プリチャージ選択回路は、前記複数のビットラインの少なくとも一つに関連する前記複数のプリチャージ選択トランジスタのうちの1つを活性化させることによって、前記複数のビットラインの少なくとも一つを選択的にプリチャージするように構成されている、請求項27に記載のシステム。 - 前記複数のメモリセルのそれぞれは、対応するプリチャージ選択トランジスタを備えている、請求項27に記載のシステム。
- 前記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように構成されている格納要素をさらに備え、
前記複数のメモリセルの一つは、対応する行ライン上でのアクセス電圧レベルの検出に応答して、その対応するビットライン上に、前記格納電圧レベルに対応するビット電圧を駆動するようにさらに構成されている、請求項29に記載のシステム。 - 前記複数のメモリセルのそれぞれは、ゲートトランジスタをさらに備え、
前記プリチャージ選択トランジスタは、前記ゲートトランジスタと前記格納要素との間に直列に配置される、請求項30に記載のシステム。 - 前記デジタルメモリデバイスによって受信された識別子の列アドレスをデコードするように構成されている列デコーダをさらに備え、該識別子は前記複数のメモリセルの前記第2の組を識別し、
前記列デコーダは、前記デコードされた列アドレスに基づいて、前記複数のビットラインの前記第2の組をプリチャージするため、前記プリチャージ選択回路に信号伝達するように、さらに構成されている、請求項29に記載のシステム。 - 前記ビットラインの第2の組は、アクセスされるべきメモリセルの前記第2の組を含む、少なくとも前記複数の列のうちの第2の組に関連付けられている、請求項32に記載のシステム。
- 複数のプリチャージ選択ラインをさらに備え、
前記複数の列の内の各列内のメモリセルは、前記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインを介して、前記プリチャージ選択回路に結合されており、
前記複数のメモリセルのそれぞれは、対応する行ライン上の行ライン電圧レベル、及び対応するプリチャージ選択ライン上のプリチャージ選択電圧レベルの両方が定まるのに応答して、活性化するようにさらに構成されている、請求項29に記載のシステム。 - 前記複数のメモリセルのそれぞれは、活性化するとすぐに、対応するビットラインから前記メモリセルの格納要素へ、電圧を駆動するように構成されている、請求項34に記載のシステム。
- 前記複数のメモリセルのそれぞれは、前記対応する行ラインに結合されているゲートトランジスタと、前記対応するプリチャージ選択ラインに結合されているプリチャージ選択トランジスタと、前記ゲートトランジスタ及び前記プリチャージ選択トランジスタと直列に配置された格納要素とを備える、請求項34に記載のシステム。
- 前記プリチャージ選択回路は、前記第2の時間フレームの間、少なくともメモリセルの第2の組を対応する行ラインから分離するようにさらに構成されている、請求項29に記載のシステム。
- 前記複数の行ラインを介して前記複数のメモリセルに動作可能に結合されている、行デコーダをさらに備え、
前記行デコーダは、前記装置によって受信された識別子の行アドレスをデコードするように構成されており、該識別子は前記メモリセルの第1の組に対応する複数の行の内の一つの行を識別し、
前記行デコーダは、前記複数のメモリセルの第1の組と対応する前記行の行ライン上のアクセス電圧レベルを定めるようにさらに構成されている、請求項27に記載のシステム。 - 前記複数のメモリセルの前記第1の組に対応する前記複数の列の1つの列の組を識別するために、前記識別子の列アドレスをデコードするように構成されている列デコーダをさらに備えた、請求項38に記載のシステム。
- 複数のセンスアンプをさらに備え、
センスアンプのそれぞれが、前記複数のビットラインの一つに動作可能に結合され、リード動作の間にビットライン電圧レベルを読み込むように構成されている、請求項27に記載のシステム。 - 前記アクセス回路は、前記第2のコマンドの受信に応答して、前記複数のメモリセルの前記第2の組にアクセスするように、さらに構成されている、請求項27に記載のシステム。
- 前記複数のセンスアンプ回路のそれぞれは、選択的にイネーブルされるように構成されている、請求項40に記載のシステム。
- 装置であって、
複数の列及び複数の行を有するグリッドに配置された複数のメモリセルであって、前記複数の列の内の各列のメモリセルは複数のビットラインの内の対応するビットラインを介して結合され、各行のメモリセルは複数の行ラインの内の対応する行ラインを介して結合されている、複数のメモリセルと、
前記複数のビットラインの第1の組を介して前記複数のメモリセルの第1の組にアクセスする手段と、
前記複数のメモリセルの前記第1の組へのアクセスと実質的に同時に、前記複数のメモリセルの第2の組に対してアクセス動作を実行するコマンドの受信に応答して、前記複数のビットラインの全てよりも少ない複数のビットラインの第2の組であって、前記複数のメモリセルの第2の組と対応するビットラインの第2の組を、選択的にプリチャージする手段と、
を備える装置。 - 少なくとも受信した識別子の一部を使って、前記複数のビットラインの前記第2の組を識別する手段をさらに備えている、請求項43に記載の装置。
- 前記第1の動作が第1のアクセスサイクルの間に実行され、前記方法が、前記第1の動作に直ちに続く第2のアクセスサイクルの間に、前記第2の動作を実行することをさらに含む、請求項1に記載の方法。
- 前記第1の動作を実行している間、少なくとも一つのメモリセルを、それに対応するビットラインから分離することをさらに含む、請求項5に記載の方法。
- 前記複数のメモリセルのそれぞれはプリチャージ選択トランジスタを備え、
前記プリチャージ選択回路は、
前記複数のメモリセルの前記第2の組のプリチャージ選択トランジスタ上にプリチャージ選択電圧を設定しないことによって、メモリセルの前記第2の組を分離することができるように、さらに構成されている、請求項25に記載の装置。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US81929606P | 2006-07-07 | 2006-07-07 | |
US60/819,296 | 2006-07-07 | ||
US11/771,853 | 2007-06-29 | ||
US11/771,853 US7724593B2 (en) | 2006-07-07 | 2007-06-29 | Memories with front end precharge |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009518644A Division JP5209619B2 (ja) | 2006-07-07 | 2007-07-06 | フロントエンドプリチャージを有するメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013037760A true JP2013037760A (ja) | 2013-02-21 |
Family
ID=38895499
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009518644A Active JP5209619B2 (ja) | 2006-07-07 | 2007-07-06 | フロントエンドプリチャージを有するメモリ |
JP2012229226A Pending JP2013037760A (ja) | 2006-07-07 | 2012-10-16 | フロントエンドプリチャージを有するメモリ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009518644A Active JP5209619B2 (ja) | 2006-07-07 | 2007-07-06 | フロントエンドプリチャージを有するメモリ |
Country Status (7)
Country | Link |
---|---|
EP (1) | EP2041750B1 (ja) |
JP (2) | JP5209619B2 (ja) |
KR (1) | KR101088548B1 (ja) |
CN (2) | CN103871452B (ja) |
AT (1) | ATE479186T1 (ja) |
DE (1) | DE602007008729D1 (ja) |
WO (1) | WO2008006075A2 (ja) |
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KR20090032112A (ko) | 2009-03-31 |
EP2041750B1 (en) | 2010-08-25 |
KR101088548B1 (ko) | 2011-12-05 |
JP2009543269A (ja) | 2009-12-03 |
EP2041750A4 (en) | 2009-09-09 |
WO2008006075A3 (en) | 2008-10-02 |
EP2041750A2 (en) | 2009-04-01 |
WO2008006075A2 (en) | 2008-01-10 |
CN101542629B (zh) | 2014-02-26 |
JP5209619B2 (ja) | 2013-06-12 |
CN103871452A (zh) | 2014-06-18 |
CN101542629A (zh) | 2009-09-23 |
ATE479186T1 (de) | 2010-09-15 |
CN103871452B (zh) | 2017-03-01 |
DE602007008729D1 (de) | 2010-10-07 |
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Legal Events
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RD03 | Notification of appointment of power of attorney |
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A131 | Notification of reasons for refusal |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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