JPH0644784A - 半導体スタティックメモリ - Google Patents
半導体スタティックメモリInfo
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- JPH0644784A JPH0644784A JP3330715A JP33071591A JPH0644784A JP H0644784 A JPH0644784 A JP H0644784A JP 3330715 A JP3330715 A JP 3330715A JP 33071591 A JP33071591 A JP 33071591A JP H0644784 A JPH0644784 A JP H0644784A
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- bit
- bit data
- memory cell
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Abstract
(57)【要約】
【目的】 サイクル時間が長くなることなく、消費電力
を大幅に低減することができる半導体スタティックメモ
リを提供することを目的とする。 【構成】 メモリセルの入出力接点とビットデータ線と
の間に、ワード選択データに同期して導通または非導通
となるトランジスタ素子と、ビット選択データに同期し
て導通または非導通となるトランジスタ素子が互いに直
列接続することによりデータの書込み及び読出しを行う
ビット選択回路を設けると共に、上記ビット選択データ
に同期してスタンバイ期間中に上記ビットデータ線をプ
リチャージするプリチャージ回路を設けることにより
て、アクセス時間にデータを転送したビットデータ線の
みをプリチャージする構成とした。
を大幅に低減することができる半導体スタティックメモ
リを提供することを目的とする。 【構成】 メモリセルの入出力接点とビットデータ線と
の間に、ワード選択データに同期して導通または非導通
となるトランジスタ素子と、ビット選択データに同期し
て導通または非導通となるトランジスタ素子が互いに直
列接続することによりデータの書込み及び読出しを行う
ビット選択回路を設けると共に、上記ビット選択データ
に同期してスタンバイ期間中に上記ビットデータ線をプ
リチャージするプリチャージ回路を設けることにより
て、アクセス時間にデータを転送したビットデータ線の
みをプリチャージする構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体スタティックメ
モリに関し、特に、スタンバイ期間におけるビットデー
タ線をプリチャージする際の消費電力を大幅に低減する
半導体スタティックメモリに関する。
モリに関し、特に、スタンバイ期間におけるビットデー
タ線をプリチャージする際の消費電力を大幅に低減する
半導体スタティックメモリに関する。
【０００２】
【従来の技術】従来、図３に示すような構成の半導体ス
タティックメモリが知られている。
タティックメモリが知られている。
【０００３】これは、一対のインバータで形成されるフ
リップフロップをメモリセルに適用し、この構成の複数
のメモリセルＭ11〜Ｍnmがｎ行ｍ列のマトリックス状に
配列されている。
リップフロップをメモリセルに適用し、この構成の複数
のメモリセルＭ11〜Ｍnmがｎ行ｍ列のマトリックス状に
配列されている。
【０００４】更に、行方向に配列するメモリセルに対し
て行デコーダ１からのワード選択線Ｘ１〜Ｘn が延びて
おり、行デコーダ１が行アドレス入力をデコードするこ
とによってこれらのワード選択線Ｘ１〜Ｘn にワード選
択データＷ１〜Ｗn を出力する。
て行デコーダ１からのワード選択線Ｘ１〜Ｘn が延びて
おり、行デコーダ１が行アドレス入力をデコードするこ
とによってこれらのワード選択線Ｘ１〜Ｘn にワード選
択データＷ１〜Ｗn を出力する。
【０００５】更に、列方向に配列するメモリセルに対し
て、一対ずつのビットデータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmb
が設けられ、各メモリセルは、ワード選択データＷ１〜
Ｗnによって導通または非導通の切換え制御が行われる
トランジスタＡ11a,Ａ11b 〜Ａnma,Ａnmb を介して、対
応するビットデータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmbに接続し
ている。即ち、第１のメモリセルＭ11を代表して述べる
ならば、メモリセルＭ11とビットデータ線Ｙ1aの間に
は、ワード選択データＷ１によって導通または非導通と
なるトランジスタＡ11a 、メモリセルＭ11とビットデー
タ線Ｙ1bの間には、ワード選択データＷ１によって導通
または非導通となるトランジスタＡ11b が設けられてい
る。
て、一対ずつのビットデータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmb
が設けられ、各メモリセルは、ワード選択データＷ１〜
Ｗnによって導通または非導通の切換え制御が行われる
トランジスタＡ11a,Ａ11b 〜Ａnma,Ａnmb を介して、対
応するビットデータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmbに接続し
ている。即ち、第１のメモリセルＭ11を代表して述べる
ならば、メモリセルＭ11とビットデータ線Ｙ1aの間に
は、ワード選択データＷ１によって導通または非導通と
なるトランジスタＡ11a 、メモリセルＭ11とビットデー
タ線Ｙ1bの間には、ワード選択データＷ１によって導通
または非導通となるトランジスタＡ11b が設けられてい
る。
【０００６】更に、プリチャージ制御信号Ｓｐに同期し
て導通状態となることにより、全てのビットデータ線Ｙ
1a，Ｙ1b〜Ｙma，Ｙmbを電源電圧Ｖccの電位にプリチャ
ージするトランジスタＣ1a，Ｃ1b〜Ｃma，Ｃmbで構成さ
れるプリチャージ回路２が設けられている。
て導通状態となることにより、全てのビットデータ線Ｙ
1a，Ｙ1b〜Ｙma，Ｙmbを電源電圧Ｖccの電位にプリチャ
ージするトランジスタＣ1a，Ｃ1b〜Ｃma，Ｃmbで構成さ
れるプリチャージ回路２が設けられている。
【０００７】更に、ビットデータ線Ｙ1a，Ｙ1b〜Ｙma，
Ｙmbには、ビット選択回路３が設けられ、列デコーダ４
が出力するビット選択データＢ１〜Ｂm によって指定さ
れるトランジスタＦ1a, Ｆ1b〜Ｆma, Ｆmbのいずれかが
導通することによって、指定されたビットデータ線のデ
ータを読出したり、指定されたビットデータ線にデータ
を入力して書込みを行うようになっている。
Ｙmbには、ビット選択回路３が設けられ、列デコーダ４
が出力するビット選択データＢ１〜Ｂm によって指定さ
れるトランジスタＦ1a, Ｆ1b〜Ｆma, Ｆmbのいずれかが
導通することによって、指定されたビットデータ線のデ
ータを読出したり、指定されたビットデータ線にデータ
を入力して書込みを行うようになっている。
【０００８】次に、かかる半導体スタティックメモリの
動作を図４に基いて説明する。
動作を図４に基いて説明する。
【０００９】図示するように、データの読出し時には、
サイクル時間Ｔs においてリードライト信号ＲＷが
“Ｈ”レベル、データの書込み時には、サイクル時間Ｔ
s においてリードライト信号ＲＷが“Ｌ”レベルとな
る。
サイクル時間Ｔs においてリードライト信号ＲＷが
“Ｈ”レベル、データの書込み時には、サイクル時間Ｔ
s においてリードライト信号ＲＷが“Ｌ”レベルとな
る。
【００１０】まず、読出し時には、アクセス時間ＴA に
おいて、行デコーダ１からワード選択データＷ１〜Ｗn
が出力され、例えば、第１行目のワード選択線Ｘ１が選
択されると、メモリセルＭ11〜Ｍ1mのビットデータが、
トランジスタＡ11a ，Ａ11b〜Ａnma ，Ａnmb を介して
夫々対応する全てのビットデータ線Ｙ1a，Ｙ1b〜Ｙma，
Ｙmbに転送される。
おいて、行デコーダ１からワード選択データＷ１〜Ｗn
が出力され、例えば、第１行目のワード選択線Ｘ１が選
択されると、メモリセルＭ11〜Ｍ1mのビットデータが、
トランジスタＡ11a ，Ａ11b〜Ａnma ，Ａnmb を介して
夫々対応する全てのビットデータ線Ｙ1a，Ｙ1b〜Ｙma，
Ｙmbに転送される。
【００１１】また、列デコーダ４から出力されるビット
選択データＢ１〜Ｂm によって、ビット選択回路３が指
定されたビットデータ線を導通にするので、ビットデー
タ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmbのデータの内の指定された
ビットデータのみを出力する。例えば、ビット選択デー
タＢ１のみが“Ｈ”レベルとなれば、トランジスタＦ1
a, Ｆ1bが導通となるので、ビットデータ線Ｙ1a，Ｙ1b
のビットデータが読み出される。
選択データＢ１〜Ｂm によって、ビット選択回路３が指
定されたビットデータ線を導通にするので、ビットデー
タ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmbのデータの内の指定された
ビットデータのみを出力する。例えば、ビット選択デー
タＢ１のみが“Ｈ”レベルとなれば、トランジスタＦ1
a, Ｆ1bが導通となるので、ビットデータ線Ｙ1a，Ｙ1b
のビットデータが読み出される。
【００１２】このように、ワード選択データによってｉ
行、ビット選択データによってｊ列を指定するとメモリ
セルＭijのビットデータＤout が読み出される。
行、ビット選択データによってｊ列を指定するとメモリ
セルＭijのビットデータＤout が読み出される。
【００１３】次に、スタンバイ時間ＴB において、プリ
チャージ制御信号Ｓｐが“Ｌ”レベルとなることにより
プリチャージ回路２のトランジスタＣ1a，Ｃ1b〜Ｃma，
Ｃmbが導通状態となり、全てのビットデータ線Ｙ1a，Ｙ
1b〜Ｙma，Ｙmbが電源電圧Ｖccの電位にプリチャージさ
れ、次のサイクル時間Ｔｓでのデータの読出しまたは書
込みの準備を完了する。
チャージ制御信号Ｓｐが“Ｌ”レベルとなることにより
プリチャージ回路２のトランジスタＣ1a，Ｃ1b〜Ｃma，
Ｃmbが導通状態となり、全てのビットデータ線Ｙ1a，Ｙ
1b〜Ｙma，Ｙmbが電源電圧Ｖccの電位にプリチャージさ
れ、次のサイクル時間Ｔｓでのデータの読出しまたは書
込みの準備を完了する。
【００１４】一方、書込み時には、アクセス時間ＴA に
おいて、リードライト信号ＲＷが“Ｌ”レベルとなり、
記憶しようとするメモリセルを指定するためのワード選
択データとビット選択データを供給する。そして、記憶
すべきビットデータＤinをビット選択回路３を介して印
加することにより、そのメモリセルに格納する。そし
て、リセット時間ＴB において、プリチャージ制御信号
Ｓｐが“Ｌ”レベルとなることによりプリチャージ回路
２が導通状態となり、全てのビットデータ線Ｙ1a，Ｙ1b
〜Ｙma，Ｙmb2 が電源電圧Ｖccの電位にプリチャージさ
れ、次のサイクル時間Ｔｓでのデータの読出しまたは書
込みの準備を完了する。
おいて、リードライト信号ＲＷが“Ｌ”レベルとなり、
記憶しようとするメモリセルを指定するためのワード選
択データとビット選択データを供給する。そして、記憶
すべきビットデータＤinをビット選択回路３を介して印
加することにより、そのメモリセルに格納する。そし
て、リセット時間ＴB において、プリチャージ制御信号
Ｓｐが“Ｌ”レベルとなることによりプリチャージ回路
２が導通状態となり、全てのビットデータ線Ｙ1a，Ｙ1b
〜Ｙma，Ｙmb2 が電源電圧Ｖccの電位にプリチャージさ
れ、次のサイクル時間Ｔｓでのデータの読出しまたは書
込みの準備を完了する。
【００１５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体スタティックメモリにあっては、ビッ
トデータの読出しと書込みのためのアクセスの後に、次
のアクセスを行うためのプリチャージ動作、即ち、リセ
ット処理を行うが、全てのビットデータ線に対して同時
に行うことから、消費電力が大きくなる問題があった。
うな従来の半導体スタティックメモリにあっては、ビッ
トデータの読出しと書込みのためのアクセスの後に、次
のアクセスを行うためのプリチャージ動作、即ち、リセ
ット処理を行うが、全てのビットデータ線に対して同時
に行うことから、消費電力が大きくなる問題があった。
【００１６】特に、近年のバッテリで作動したり携帯可
能な電子機器に適用する場合の様に、消費電力の少ない
半導体スタティックメモリの開発が望まれている。
能な電子機器に適用する場合の様に、消費電力の少ない
半導体スタティックメモリの開発が望まれている。
【００１７】本発明は、このような従来の問題点に鑑み
て成されたものであり、サイクル時間が長くなることな
く、消費電力を大幅に低減することができるる半導体ス
タティックメモリを提供することを目的とする。
て成されたものであり、サイクル時間が長くなることな
く、消費電力を大幅に低減することができるる半導体ス
タティックメモリを提供することを目的とする。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、メモリセルの入出力接点とビットデ
ータ線との間に、ワード選択データに同期して導通また
は非導通となるトランジスタ素子と、ビット選択データ
に同期して導通または非導通となるトランジスタ素子が
互いに直列接続することによりデータの書込み及び読出
しを行うビット選択回路と、上記ビット選択データに同
期してリセット期間中に上記ビットデータ線をプリチャ
ージするプリチャージ回路とを供える構成とした。
るために本発明は、メモリセルの入出力接点とビットデ
ータ線との間に、ワード選択データに同期して導通また
は非導通となるトランジスタ素子と、ビット選択データ
に同期して導通または非導通となるトランジスタ素子が
互いに直列接続することによりデータの書込み及び読出
しを行うビット選択回路と、上記ビット選択データに同
期してリセット期間中に上記ビットデータ線をプリチャ
ージするプリチャージ回路とを供える構成とした。
【００１９】
【作用】このような構成を有する本発明の半導体スタテ
ィックメモリによれば、データの読出し時には、ワード
選択データとビット選択データで指定したメモリセルの
ビットデータのみをそれに対応するビットデータ線に転
送し、一方、データの書込み時には、ビット選択データ
で指定したビットデータ線にのみデータを転送し、これ
らの読出しまたは書込みのためのアクセス時間の終了後
にビット選択データに同期してその指定したビットデー
タ線のみをプリチャージする。したがって、従来の半導
体スタティックメモリのように、リセット時間において
全てのビットデータ線をプリチャージするのではなく、
ワード選択データとビット選択データによって指定され
たメモリセルに関連するビットデータ線のみをプリチャ
ージするので、消費電力を大幅に低減することができ
る。即ち、ｍ本のビットデータ線を有する場合には、従
来例と比較して本発明は、消費電力をｍ分の１に低減す
ることができ、高集積度かつ大容量の半導体スタティッ
クメモリを実現する上で優れた効果が得られる。また、
プリチャージ回路をＯＮにするための時間が短縮される
ので、サイクル時間が短くなり、高速な半導体スタティ
ックメモリを実現することができる。
ィックメモリによれば、データの読出し時には、ワード
選択データとビット選択データで指定したメモリセルの
ビットデータのみをそれに対応するビットデータ線に転
送し、一方、データの書込み時には、ビット選択データ
で指定したビットデータ線にのみデータを転送し、これ
らの読出しまたは書込みのためのアクセス時間の終了後
にビット選択データに同期してその指定したビットデー
タ線のみをプリチャージする。したがって、従来の半導
体スタティックメモリのように、リセット時間において
全てのビットデータ線をプリチャージするのではなく、
ワード選択データとビット選択データによって指定され
たメモリセルに関連するビットデータ線のみをプリチャ
ージするので、消費電力を大幅に低減することができ
る。即ち、ｍ本のビットデータ線を有する場合には、従
来例と比較して本発明は、消費電力をｍ分の１に低減す
ることができ、高集積度かつ大容量の半導体スタティッ
クメモリを実現する上で優れた効果が得られる。また、
プリチャージ回路をＯＮにするための時間が短縮される
ので、サイクル時間が短くなり、高速な半導体スタティ
ックメモリを実現することができる。
【００２０】
【実施例】以下、本発明による半導体スタティックメモ
リの一実施例を図面と共に説明する。
リの一実施例を図面と共に説明する。
【００２１】まず、図１に基いて構成を説明する。尚、
図１において図３と同一また相当する部分を同一符号で
示す。
図１において図３と同一また相当する部分を同一符号で
示す。
【００２２】図１において、ｐチャンネルＭＯＳＦＥＴ
とｎチャンネルＭＯＳＦＥＴで形成される一対のインバ
ータの入出力接点間を互に接続することによって構成さ
れたフリップフロップをメモリセルに適用し、この構成
の複数のメモリセルＭ11〜Ｍnmがｎ行ｍ列のマトリック
ス状に配列されている。
とｎチャンネルＭＯＳＦＥＴで形成される一対のインバ
ータの入出力接点間を互に接続することによって構成さ
れたフリップフロップをメモリセルに適用し、この構成
の複数のメモリセルＭ11〜Ｍnmがｎ行ｍ列のマトリック
ス状に配列されている。
【００２３】更に、行方向に配列するメモリセルに対し
て行デコーダ５からのワード選択線Ｘ１〜Ｘn が延びて
おり、行デコーダ５が行アドレス入力をデコードするこ
とによってこれらのワード選択線Ｘ１〜Ｘn にワード選
択データＷ１〜Ｗn を出力する。
て行デコーダ５からのワード選択線Ｘ１〜Ｘn が延びて
おり、行デコーダ５が行アドレス入力をデコードするこ
とによってこれらのワード選択線Ｘ１〜Ｘn にワード選
択データＷ１〜Ｗn を出力する。
【００２４】更に、列方向に配列するメモリセルに対し
て、一対ずつのビットデータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙm1
b と、ビット選択データＢ１〜Ｂm が印加されるビット
選択線Ｂ1a，Ｂ1b〜Ｂma，Ｂm1b が設けられている。
て、一対ずつのビットデータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙm1
b と、ビット選択データＢ１〜Ｂm が印加されるビット
選択線Ｂ1a，Ｂ1b〜Ｂma，Ｂm1b が設けられている。
【００２５】各メモリセルとそれらに対応するビットデ
ータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙm1b の間に、ビット選択回
路Ｚ11a ，Ｚ11b 〜Ｚnma ，Ｚnmb が設けられ、夫々の
ビット選択回路には、ワード選択線Ｘ１〜Ｘn を介して
印加されるワード選択データＷ１〜Ｗn によって導通ま
たは非導通となるｎチャンネルＭＯＳＦＥＴ Ａ11a,Ａ
11b 〜Ａnma,Ａnmと、ビット選択線Ｂ1a，Ｂ1b〜Ｂma，
Ｂm1b を介して印加されるビット選択データＢ１〜Ｂm
によって導通または非導通となるｎチャンネルＭＯＳＦ
ＥＴ Ｅ11a,Ｅ11b 〜Ｅnma,Ｅnmを有している。そし
て、ワード選択データＷ１〜Ｗn とビット選択データＢ
１〜Ｂm によって同時に指定されたビット選択回路のみ
が導通となり、そのビット選択回路に対応するメモリセ
ルとビットデータ線を導通状態にする。尚、ビット選択
データＢ１〜Ｂm は、列デコーダ６が列アドレス入力を
デコードすることによって形成される。
ータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙm1b の間に、ビット選択回
路Ｚ11a ，Ｚ11b 〜Ｚnma ，Ｚnmb が設けられ、夫々の
ビット選択回路には、ワード選択線Ｘ１〜Ｘn を介して
印加されるワード選択データＷ１〜Ｗn によって導通ま
たは非導通となるｎチャンネルＭＯＳＦＥＴ Ａ11a,Ａ
11b 〜Ａnma,Ａnmと、ビット選択線Ｂ1a，Ｂ1b〜Ｂma，
Ｂm1b を介して印加されるビット選択データＢ１〜Ｂm
によって導通または非導通となるｎチャンネルＭＯＳＦ
ＥＴ Ｅ11a,Ｅ11b 〜Ｅnma,Ｅnmを有している。そし
て、ワード選択データＷ１〜Ｗn とビット選択データＢ
１〜Ｂm によって同時に指定されたビット選択回路のみ
が導通となり、そのビット選択回路に対応するメモリセ
ルとビットデータ線を導通状態にする。尚、ビット選択
データＢ１〜Ｂm は、列デコーダ６が列アドレス入力を
デコードすることによって形成される。
【００２６】例えば、第１のメモリセルＭ11に付随する
ビット選択回路Ｚ11a とＺ11b を代表して述べると、ワ
ード選択データＷ１が“Ｈ”レベルになるとｎチャンネ
ルＭＯＳＦＥＴ Ａ11a,Ａ11b が導通状態となり、更
に、ビット選択データＢ１が“Ｈ”レベルとなることに
よりｎチャンネルＭＯＳＦＥＴ Ｅ11a,Ｅ11b が導通状
態となるので、読出しサイクル時間にはメモリセルＭ11
のビットデータのみがビットデータ線Ｙ1a, Ｙ1bに転送
され、書込みサイクル時間には、ビットデータ線Ｙ1a,
Ｙ1bのビットデータがメモリセルＭ11に書き込まれる。
ビット選択回路Ｚ11a とＺ11b を代表して述べると、ワ
ード選択データＷ１が“Ｈ”レベルになるとｎチャンネ
ルＭＯＳＦＥＴ Ａ11a,Ａ11b が導通状態となり、更
に、ビット選択データＢ１が“Ｈ”レベルとなることに
よりｎチャンネルＭＯＳＦＥＴ Ｅ11a,Ｅ11b が導通状
態となるので、読出しサイクル時間にはメモリセルＭ11
のビットデータのみがビットデータ線Ｙ1a, Ｙ1bに転送
され、書込みサイクル時間には、ビットデータ線Ｙ1a,
Ｙ1bのビットデータがメモリセルＭ11に書き込まれる。
【００２７】更に、ビットデータ線Ｙ1a，Ｙ1b〜Ｙma，
Ｙmbを電源電圧Ｖccの電位にプリチャージするためのプ
リチャージ回路９が設けられ、このプリチャージ回路９
は、列方向に沿って設けられているメモリセルに対応す
る一対ずつのビットデータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙm1b
ごとに独立して電源電圧Ｖccの電位にプリセットする構
成となっている。
Ｙmbを電源電圧Ｖccの電位にプリチャージするためのプ
リチャージ回路９が設けられ、このプリチャージ回路９
は、列方向に沿って設けられているメモリセルに対応す
る一対ずつのビットデータ線Ｙ1a，Ｙ1b〜Ｙma，Ｙm1b
ごとに独立して電源電圧Ｖccの電位にプリセットする構
成となっている。
【００２８】即ち、第１列目のビットデータ線Ｙ1aとＹ
1bについては、電源電圧Ｖccとビットデータ線Ｙ1a，Ｙ
1bとの間を、ビット選択データＢ１によって導通または
非導通とするｐチャンルＭＯＳＦＥＴ Ｃ1aと、ｐチャ
ンルＭＯＳＦＥＴ Ｃ1bが設けられ、第２列目のビット
データ線Ｙ2aとＹ2bについては、電源電圧Ｖccとビット
データ線Ｙ2a，Ｙ2bとの間を、ビット選択データＢ２に
よって導通または非導通とするｐチャンルＭＯＳＦＥＴ
Ｃ2aと、ｐチャンルＭＯＳＦＥＴ Ｃ2bが設けられ、
そして、残余のビットデータ線についても同様の構成と
なっている。
1bについては、電源電圧Ｖccとビットデータ線Ｙ1a，Ｙ
1bとの間を、ビット選択データＢ１によって導通または
非導通とするｐチャンルＭＯＳＦＥＴ Ｃ1aと、ｐチャ
ンルＭＯＳＦＥＴ Ｃ1bが設けられ、第２列目のビット
データ線Ｙ2aとＹ2bについては、電源電圧Ｖccとビット
データ線Ｙ2a，Ｙ2bとの間を、ビット選択データＢ２に
よって導通または非導通とするｐチャンルＭＯＳＦＥＴ
Ｃ2aと、ｐチャンルＭＯＳＦＥＴ Ｃ2bが設けられ、
そして、残余のビットデータ線についても同様の構成と
なっている。
【００２９】次に、かかる実施例の動作を図２に基いて
説明する。
説明する。
【００３０】図示するように、データの読出し時には、
サイクル時間Ｔs においてリードライト信号ＲＷが
“Ｈ”レベル、データの書込み時には、サイクル時間Ｔ
s においてリードライト信号ＲＷが“Ｌ”レベルとな
る。
サイクル時間Ｔs においてリードライト信号ＲＷが
“Ｈ”レベル、データの書込み時には、サイクル時間Ｔ
s においてリードライト信号ＲＷが“Ｌ”レベルとな
る。
【００３１】まず、読出し時には、アクセス時間ＴA に
おいて、行デコーダ５から供給されるワード選択データ
Ｗ１〜Ｗn と、列デコーダ６から供給されるビット選択
データＢ１〜Ｂm によって設定される１つのメモリセル
が選択される。即ち、例えば第ｉ行目を指定するワード
選択データＷｉと、第ｊ列目を指定するビット選択デー
タＢｊが供給された場合には、メモリセルＭijに付随す
るビット選択回路Ｚija1とＺijb が導通となるので、メ
モリセルＭijのビットデータＤijのみが対応するビット
データ線ＹiaとＹibに転送され、出力バッファ７を介し
て読み出される。
おいて、行デコーダ５から供給されるワード選択データ
Ｗ１〜Ｗn と、列デコーダ６から供給されるビット選択
データＢ１〜Ｂm によって設定される１つのメモリセル
が選択される。即ち、例えば第ｉ行目を指定するワード
選択データＷｉと、第ｊ列目を指定するビット選択デー
タＢｊが供給された場合には、メモリセルＭijに付随す
るビット選択回路Ｚija1とＺijb が導通となるので、メ
モリセルＭijのビットデータＤijのみが対応するビット
データ線ＹiaとＹibに転送され、出力バッファ７を介し
て読み出される。
【００３２】尚、ビット選択回路Ｚ11a ，Ｚ11b 〜Ｚnm
a ，Ｚnmb はｎチャンネルＭＯＳＦＥＴで構成され、プ
リチャージ回路９はｐチャンネルＭＯＳＦＥＴ Ｃ1a，
Ｃ1b〜Ｃma，Ｃmbで構成されているので、アクセスの時
間ＴA では、ビットデータが読み出されているビットデ
ータ線をプリセット回路によってプリセットすることは
なく、必ず指定されたメモリセルのビットデータを破壊
することなく読み出すことができる。
a ，Ｚnmb はｎチャンネルＭＯＳＦＥＴで構成され、プ
リチャージ回路９はｐチャンネルＭＯＳＦＥＴ Ｃ1a，
Ｃ1b〜Ｃma，Ｃmbで構成されているので、アクセスの時
間ＴA では、ビットデータが読み出されているビットデ
ータ線をプリセット回路によってプリセットすることは
なく、必ず指定されたメモリセルのビットデータを破壊
することなく読み出すことができる。
【００３３】次に、リセット時間ＴB において、ビット
選択データが“Ｌ”レベルとなることにより、全てのビ
ット選択回路Ｚ11a ，Ｚ11b 〜Ｚnma ，Ｚnmb は非導通
となるので、全てのメモリセルＭ11〜Ｍnmはビットデー
タ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmbから切り離される。一方、
プリチャージ回路９のｐチャンネルＭＯＳＦＥＴ Ｃ1
a，Ｃ1b〜Ｃma，Ｃmbが導通となるので、アクセス時間
ＴA でビットデータを読出したビットデータ線のみが電
源電圧Ｖccの電位にプリチャージされ、次のサイクル時
間Ｔｓでのデータの読出しまたは書込みの準備を完了す
る。
選択データが“Ｌ”レベルとなることにより、全てのビ
ット選択回路Ｚ11a ，Ｚ11b 〜Ｚnma ，Ｚnmb は非導通
となるので、全てのメモリセルＭ11〜Ｍnmはビットデー
タ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmbから切り離される。一方、
プリチャージ回路９のｐチャンネルＭＯＳＦＥＴ Ｃ1
a，Ｃ1b〜Ｃma，Ｃmbが導通となるので、アクセス時間
ＴA でビットデータを読出したビットデータ線のみが電
源電圧Ｖccの電位にプリチャージされ、次のサイクル時
間Ｔｓでのデータの読出しまたは書込みの準備を完了す
る。
【００３４】尚、アクセス時間ＴA において、ビットデ
ータを転送しなかった残余のビットデータ線は、電源電
圧Ｖccのままの電位にチャージされたままの状態を維持
していることから、リセット時間ＴB においては、アク
セス時間ＴA でビットデータを読出したビットデータ線
のみが電源電圧Ｖccの電位にプリチャージされることと
なる。
ータを転送しなかった残余のビットデータ線は、電源電
圧Ｖccのままの電位にチャージされたままの状態を維持
していることから、リセット時間ＴB においては、アク
セス時間ＴA でビットデータを読出したビットデータ線
のみが電源電圧Ｖccの電位にプリチャージされることと
なる。
【００３５】一方、書込み時には、アクセス時間ＴA に
おいて、リードライト信号ＲＷが“Ｌ”レベルとなり、
記憶しようとするメモリセルを指定するためのワード選
択データＷ１〜Ｗn とビット選択データＢ１〜Ｂm を供
給する。そして、書込むべきビットデータＤinをデータ
入力バッファ８を介してビットデータ線Ｙ1a，Ｙ1b〜Ｙ
ma，Ｙm1b に供給することにより、指定したメモリセル
に格納する。
おいて、リードライト信号ＲＷが“Ｌ”レベルとなり、
記憶しようとするメモリセルを指定するためのワード選
択データＷ１〜Ｗn とビット選択データＢ１〜Ｂm を供
給する。そして、書込むべきビットデータＤinをデータ
入力バッファ８を介してビットデータ線Ｙ1a，Ｙ1b〜Ｙ
ma，Ｙm1b に供給することにより、指定したメモリセル
に格納する。
【００３６】次に、リセット時間ＴB において、ビット
選択データが“Ｌ”レベルとなることにより、全てのビ
ット選択回路Ｚ11a ，Ｚ11b 〜Ｚnma ，Ｚnmb は非導通
となるので、全てのメモリセルＭ11〜Ｍnmはビットデー
タ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmbから切り離され、プリチャ
ージ回路９のｐチャンネルＭＯＳＦＥＴ Ｃ1a，Ｃ1b〜
Ｃma，Ｃmbが導通となるので、アクセス時間ＴA でビッ
トデータＤinを転送したビットデータ線のみが電源電圧
Ｖccの電位にプリチャージされ、次のサイクル時間Ｔｓ
でのデータの読出しまたは書込みの準備を完了する。
選択データが“Ｌ”レベルとなることにより、全てのビ
ット選択回路Ｚ11a ，Ｚ11b 〜Ｚnma ，Ｚnmb は非導通
となるので、全てのメモリセルＭ11〜Ｍnmはビットデー
タ線Ｙ1a，Ｙ1b〜Ｙma，Ｙmbから切り離され、プリチャ
ージ回路９のｐチャンネルＭＯＳＦＥＴ Ｃ1a，Ｃ1b〜
Ｃma，Ｃmbが導通となるので、アクセス時間ＴA でビッ
トデータＤinを転送したビットデータ線のみが電源電圧
Ｖccの電位にプリチャージされ、次のサイクル時間Ｔｓ
でのデータの読出しまたは書込みの準備を完了する。
【００３７】このように、この実施例によれば、リセッ
ト時間ＴB におけるビットデータ線のプリセットを、ア
クセス時間ＴA におけるビットデータの転送に寄与した
ビットデータ線のみについて行うので、プリセットのた
めの消費電力を大幅に低減することができる。
ト時間ＴB におけるビットデータ線のプリセットを、ア
クセス時間ＴA におけるビットデータの転送に寄与した
ビットデータ線のみについて行うので、プリセットのた
めの消費電力を大幅に低減することができる。
【００３８】
【発明の効果】以上説明したように本発明の半導体スタ
ティックメモリによれば、データの読出し時には、ワー
ド選択データとビット選択データで指定したメモリセル
のビットデータのみをそれに対応するビットデータ線に
転送し、一方、データの書込み時には、ビット選択デー
タで指定したビットデータ線にのみデータを転送し、こ
れらの読出しまたは書込みのためのアクセス時間の終了
後にビット選択データに同期してその指定したビットデ
ータ線のみをプリチャージする。したがって、従来の半
導体スタティックメモリのように、リセット時間におい
て全てのビットデータ線をプリチャージするのではな
く、ワード選択データとビット選択データによって指定
されたメモリセルに関連するビットデータ線のみをプリ
チャージするので、消費電力を大幅に低減することがで
きる。即ち、ｍ本のビットデータ線を有する場合には、
従来例と比較して本発明は、消費電力をｍ分の１に低減
することができ、高集積度かつ大容量の半導体スタティ
ックメモリを実現する上で優れた効果が得られる。ま
た、プリチャージ回路のイネーブル信号が駆動する容量
負荷が低減されることとなるので、プリチャージに要す
る時間が大幅に短縮化されるので、サイクル時間が短く
なり、高速な半導体スタティックメモリを実現すること
ができる。
ティックメモリによれば、データの読出し時には、ワー
ド選択データとビット選択データで指定したメモリセル
のビットデータのみをそれに対応するビットデータ線に
転送し、一方、データの書込み時には、ビット選択デー
タで指定したビットデータ線にのみデータを転送し、こ
れらの読出しまたは書込みのためのアクセス時間の終了
後にビット選択データに同期してその指定したビットデ
ータ線のみをプリチャージする。したがって、従来の半
導体スタティックメモリのように、リセット時間におい
て全てのビットデータ線をプリチャージするのではな
く、ワード選択データとビット選択データによって指定
されたメモリセルに関連するビットデータ線のみをプリ
チャージするので、消費電力を大幅に低減することがで
きる。即ち、ｍ本のビットデータ線を有する場合には、
従来例と比較して本発明は、消費電力をｍ分の１に低減
することができ、高集積度かつ大容量の半導体スタティ
ックメモリを実現する上で優れた効果が得られる。ま
た、プリチャージ回路のイネーブル信号が駆動する容量
負荷が低減されることとなるので、プリチャージに要す
る時間が大幅に短縮化されるので、サイクル時間が短く
なり、高速な半導体スタティックメモリを実現すること
ができる。
【図１】本発明による半導体スタティックメモリの一実
施例の構成を示す構成説明図である。
施例の構成を示す構成説明図である。
【図２】一実施例の動作を説明するためのタイミングチ
ャートである。
ャートである。
【図３】従来の半導体スタティックメモリの構成を示す
構成説明図である。
構成説明図である。
【図４】従来の半導体スタティックメモリの動作を説明
するためにタイミングチャートである。
するためにタイミングチャートである。
【符号の説明】 ５…行デコーダ、６…列デコーダ、７…出力バッファ、
８…入力バッファ、９…プリチャージ回路、Ｘ１〜Ｘn
…ワード選択線、Ｙ1a，Ｙ1b〜Ｙma，Ｙmb…ビットデー
タ線、Ｂ1a，Ｂ1b〜Ｂma，Ｂmb…ビット選択線、Ｍ11〜
Ｍnm…メモリセル、Ｚ11a,Ｚ11b 〜Ｚnma,Ｚnmb …ビッ
ト選択回路、Ｃ1a，Ｃ1b〜Ｃma，Ｃmb…ｐチャンネルＭ
ＯＳＦＥＴ、Ａ1a，Ａ1b〜Ａma，Ａmb…ｎチャンネルＭ
ＯＳＦＥＴ、Ｅ1a，Ｅ1b〜Ｅma，Ｅmb…ｎチャンネルＭ
ＯＳＦＥＴ、Ｗ１〜Ｗn …ワード選択データ、Ｂ１〜Ｂ
n …ビット選択データ。
８…入力バッファ、９…プリチャージ回路、Ｘ１〜Ｘn
…ワード選択線、Ｙ1a，Ｙ1b〜Ｙma，Ｙmb…ビットデー
タ線、Ｂ1a，Ｂ1b〜Ｂma，Ｂmb…ビット選択線、Ｍ11〜
Ｍnm…メモリセル、Ｚ11a,Ｚ11b 〜Ｚnma,Ｚnmb …ビッ
ト選択回路、Ｃ1a，Ｃ1b〜Ｃma，Ｃmb…ｐチャンネルＭ
ＯＳＦＥＴ、Ａ1a，Ａ1b〜Ａma，Ａmb…ｎチャンネルＭ
ＯＳＦＥＴ、Ｅ1a，Ｅ1b〜Ｅma，Ｅmb…ｎチャンネルＭ
ＯＳＦＥＴ、Ｗ１〜Ｗn …ワード選択データ、Ｂ１〜Ｂ
n …ビット選択データ。
Claims (1)
- 【請求項１】 メモリセルの入出力接点とビットデータ
線との間に、ワード選択データに同期して導通または非
導通となるトランジスタ素子と、ビット選択データに同
期して導通または非導通となるトランジスタ素子が互い
に直列接続することによりデータの書込み及び読出しを
行うビット選択回路と、 上記ビット選択データに同期してスタンバイ期間中に上
記ビットデータ線をプリチャージするプリチャージ回路
とを具備することを特徴とする半導体スタティックメモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330715A JPH0644784A (ja) | 1991-12-13 | 1991-12-13 | 半導体スタティックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330715A JPH0644784A (ja) | 1991-12-13 | 1991-12-13 | 半導体スタティックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644784A true JPH0644784A (ja) | 1994-02-18 |
Family
ID=18235759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3330715A Pending JPH0644784A (ja) | 1991-12-13 | 1991-12-13 | 半導体スタティックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644784A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010282721A (ja) | 2010-08-09 | 2010-12-16 | Renesas Electronics Corp | 半導体装置 |
| JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
| JP2017174490A (ja) * | 2017-04-06 | 2017-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119425A (ja) * | 1985-11-15 | 1987-05-30 | ザ ダウ ケミカル カンパニ− | 温度測定装置 |
| JPH03224200A (ja) * | 1990-01-29 | 1991-10-03 | Nec Corp | 半導体記憶装置 |
-
1991
- 1991-12-13 JP JP3330715A patent/JPH0644784A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62119425A (ja) * | 1985-11-15 | 1987-05-30 | ザ ダウ ケミカル カンパニ− | 温度測定装置 |
| JPH03224200A (ja) * | 1990-01-29 | 1991-10-03 | Nec Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
| JP2010282721A (ja) | 2010-08-09 | 2010-12-16 | Renesas Electronics Corp | 半導体装置 |
| JP2017174490A (ja) * | 2017-04-06 | 2017-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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