JP2009543269A - フロントエンドプリチャージを有するメモリ - Google Patents

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Abstract

複数のメモリセル（７１３）を含むデジタルメモリデバイス（２９０４）は、一組のメモリセル（７１３）上で動作を実行するようにコマンドを受信し、一組のメモリセル（７１３）は、総じてデバイス（２９０４）よりも含有するメモリセルが少なく、デバイス（２９０４）は、受信コマンドに応答して、一組のメモリセル（７１３）に関連する一組のビットライン（７０９）のみを、動作のフロントエンドに選択的にプリチャージすることを含む動作を実行する、デジタルメモリ（２９０４）を動作させる方法、装置、およびシステム（２９００）。

Description

（発明の分野）
本開示の実施形態は、集積回路に関し、より具体的には、選択的なプリチャージを有するデジタルメモリバンクに関する。
（発明の背景）
電子システムは、パーソナルコンピュータ（ＰＣ）、サーバ、ルータ、ハブ、スイッチ、ラインカード、携帯電話、携帯情報端末（ＰＤＡ）、電子ゲームデバイス、高品位テレビ（ＨＤＴＶ）を含む数多くのデバイス、および産業用デバイス、自動車用デバイス、その他に使用されている。これらの電子システムのための主なテクノロジドライバは、デジタル論理回路および制御、半導体メモリ、入出力（Ｉ／Ｏ）、および混合信号（アナログおよびデジタル）テクノロジである。スタンドアロンの製品の実施例には、マイクロプロセッサ／コントローラ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、ＳＲＡＭ、フラッシュＥＥＰＲＯＭ、Ａ／Ｄコンバータ等が挙げられる。内蔵製品の実施例には、ＳＩＣ（システムインチップ）としての多重集積回路（ＩＣ）、またはＳＯＣ（システムオンチップ）としてのモノリシックＩＣが挙げられる。
３０年以上にわたって、半導体メモリ（例、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体メモリ、ＭＡＧＲＡＭ、その他）は、多くの電子システムにおいて極めて重要な役割を果たしている。データの格納、コード（命令）の格納、データ検索／アクセス（読み込み／書き込み）のためのそれらの機能は、多種多様な用途に広がり続けている。スタンドアロン／離散的メモリ製品の形態、および、例えばモジュールまたはモノリシックＩＣ内に論理関数の類の他の関数と一体化したメモリのような、内蔵形態の両方におけるこれらのメモリの使用も成長し続けている。コスト、動作電力、帯域幅、待ち時間、使いやすさ、幅広い用途（平衡アクセス対不平衡アクセス）をサポートする能力、および不揮発性は、全てが広範囲の用途に望ましい特性である。
１９７０年代におけるモノリシックＩＣ上の数キロビット（ｋｂ）のストレージから、半導体技術は、メモリチップあたりの集積度を飛躍的に高めつつある。今日、ＤＲＡＭのような揮発性読み込み／書き込みＲＡＭ、およびフラッシュＥＥＰＲＯＭのような不揮発性読み込み／書き込みメモリでは、モノリシックＩＣあたり１ギガビット（ＧＢ）が実用的である。しかしながら、アクセスのグラニュラリティは、これに追従していない。今日では、マルチバンクＩＣを利用することができるが、一度にアクセスできるのは３２ビットに過ぎない。事実上、読み込み／書き込みに対して一度に利用可能なバンクは１つのみである。他のバンクは、略同時の動作には利用することができない。アクセスおよびサイクルタイムは、「列プリフェッチ」、「オープンページ」、および「特殊Ｉ／Ｏインタフェース」（ＤＤＲ、ＱＤＲ、ＲａｍｂｕｓＴＭ）等のような、制限を持った広帯域幅を提供することで改善された。しかしながら、それでもランダム待ち時間−メモリ内のどこかの任意のランダムな位置にアクセスする能力−という問題がある。携帯性に必須となる低電圧動作およびバッテリ動作に関しては、電力および待ち時間に対する大幅な進歩は遂げられていない。例えば、モバイルＳＤＲＡＭ（例、Ｍｉｃｒｏｎ、その他によって提供されたもの）には、「待機電力」の低減において幾らかの進展が見られた。しかしながら、このようなメモリには、依然として動作電力の低減という問題が残っている。
マトリクスのように行と列とで組織化された市販のＤＲＡＭでは、１つの行がオープンされる（１つの「ページ」に等しい）と、ページがオープンされた時点で、１〜４キロビットを高速ランダムアクセスに利用することができる。しかしながら、通信用メモリは、種々の理由から、オープンページ構造のために非効率的である。第１に、３対１を超える割合で読み込みよりも書き込みが優勢な、コンピューティングシステムのメモリにおける不平衡な読み込み／書み込みとは異なり、通信メモリには、読み込み数が書き込み数とほぼ等しい、平衡な読み込み／書き込みが必要である。第２に、パケットメモリのコンテンツの出口（発信）は、完全にランダムであり、通信メモリにおいて予測することができない。したがって、これらの理由により、あらゆるパケット、またはパケットの一部に対するランダムな待ち時間は、オープンページ内のような制限されたアドレス指定空間に迅速にアクセスする能力ではなく、有用な帯域幅を決定付ける。加えて、（ＤＲＡＭなどで）新しいページを開くことができるようになる前に、既存または現在のページを閉じて、バンク全体をプリチャージしなければならない。したがって、個々のバンクが６４Ｍｂの密度である場合、１つの行内の１６の新しいビットにしかアクセスする必要が無くても、バンク全体をプレチャージしなければならず、電力を消費してメモリデバイスの温度を上昇させる。
帯域幅、待ち時間、コスト、電力、およびフォームファクタは全て重要であるが、モバイル用途には電力の低さが特に重要である。動作電力の低減は、次世代デバイスの密度および速度の増加と同様に、大きな懸案事項である。ＤＲＡＭ、ＳＲＡＭ、およびフラッシュＥＥＰＲＯＭにおける非同期動作は、現在のところ、動作電力の低減に好適な選択肢であるが、アクセス時間および性能に不利益をもたらす。一方で、同期動作には、集積回路（ＩＣ）における何百万回もの起動およびプレチャージが必要であり、それによって、電力コストが高くなる。ＣＭＯＳ設計では、例えば、動作電力は、ほぼＣＶ２ｆに等しく、ここで、ｆは周波数、Ｃは（全ての種類の）静電容量であり、Ｖは電圧である。ＶおよびＣの低減には限界がある。性能をより良くするためには、概して、ｆを増加させなければならないが、これが動作電力の低減をさらに困難にしている。
マルチバンクメモリは、ＤＲＡＭ、ＳＲＡＭ、およびフラッシュにおいて共通である。データおよび「オープンページ」の所定の（例、プレフェッチ）バーストは、帯域幅の改善に対して、ＤＲＡＭおよびＳＲＡＭ（例、ＲａｍｂｕｓＴＭ、ＤＤＲ、ＱＤＲ、その他、等）の両方に共通である。ＲＬＤＲＡＭＴＭおよびＦＣＲＡＭＴＭは、帯域幅および待ち時間−スラストの２つの実施例である。ラウンドロビン方式を用いて電力を低減することもできるが、各メモリバンクに対するアクセスが、所定の順序に制限されるので、ランダム行アクセスを行うことができない。したがって、ランダム行アクセス時間は、平均して長くなる。
Ｒｏｇｅｒｓらへの特許文献１（１９９８年１０月２８日発行）では、スタティックＲＡＭ（ＳＲＡＭ）を開示している。ＳＲＡＭは、電力を節約するために、データワードへの読み込みアクセス動作の前に、そのデータワードを選択的にプリチャージすることができるとされている。しかしながら、書き込みアクセス動作の前に選択的にプリチャージすることに対しては教示または示唆されていない。また、メモリセルの単一の列を選択的にプリチャージする方法も教示または示唆されていない。さらに、選択的プリチャージを示しているが、ＲｏｇｅｒのＳＲＡＭの動作は、選択的プリチャージを利用しない他の標準的なメモリと同様に、別のメモリセグメントにアクセスできるようになる前に、１つのアクセスサイクルを完了する必要がある。この動作様態では、待ち時間が長くなる。加えて、概して、ＳＲＡＭは、ＤＲＡＭのような他の形態のメモリほど高密度ではない。したがって、ＳＲＡＭは、最近のＤＲＡＭのような高密度形態のメモリよりも、ソフトエラーによる影響が少ない。ソフトエラーに対する感度の他に、ＤＲＡＭとは異なり、従来のＳＲＡＭは、一般的に、様々なバーストモード動作をサポートする必要がない。
米国特許第５，８２８，６１０号明細書
本開示の実施形態は、添付図面とともに以下の詳細な説明によって容易に理解されよう。本開示の実施形態は、一例として示されたものであり、添付図面の図に限定されるものではない。
以下の詳細な説明では、本願明細書の一部を形成し、本開示の例示的な実施形態として示される添付図面を参照する。本開示の範囲から逸脱することなく、他の実施形態を用いることが可能であり、また構造的または論理的な変更を行うことが可能であるものと理解されたい。したがって、以下の詳細な説明は、制限的なものと考慮すべきではなく、本開示による実施形態の範囲は、添付の請求の範囲およびそれらの同等物によって定義される。
種々の動作が、種々の実施形態の理解に有用となり得る様態で、複数の離散的動作として順々に説明される場合があるが、説明の順序は、これらの動作が順序依存であることを意味するものと解釈すべきではない。
説明には、上／下、前／後、上部／下部のような、視点に基づいた説明を用いる場合がある。このような説明は、単に考察を容易にするために用いられ、実施形態の適用を制限することを目的とするものではない。
「連結される」および「接続される」という用語は、それらの派生語とともに使用する場合がある。これらの用語は、互いに同義語であることを意図したものではないと理解されたい。むしろ、特定の実施形態では、「接続される」という用語は、２つ以上の要素が、互いに物理的または電気的に直接接触していることを示すのに用いられる場合がある。「連結された」という用語は、２つ以上の要素が、物理的または電気的に直接接触していることを意味する場合がある。しかしながら、「連結された」という用語は、２つ以上の要素は互いに直接接触してはいないが、それでも互いに協働または相互に作用することを意味する場合もある。
説明の便宜上、「Ａ／Ｂ」という形態の句は、ＡまたはＢを意味する。説明の便宜上、「Ａおよび／またはＢ」という形態の句は、「（Ａ）、（Ｂ）、または（ＡおよびＢ）」を意味する。説明の便宜上、「Ａ、Ｂ、およびＣのうちの少なくとも１つ」という形態の句は、「（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）」を意味する。説明の便宜上、「（Ａ）Ｂ」という形態の句は、「（Ｂ）または（ＡＢ）」、すなわち、Ａが任意の要素であることを意味する。
説明では、「種々の実施形態」、「一実施形態では」、または「実施形態では」という句を使用する場合があるが、これらはそれぞれ、同じ、または異なる実施形態のうちの１つ以上を指す場合がある。さらに、本開示に記述されているように実施形態に関して使用された場合、「備える」、「含む」、「有する」、等は、同義である。
本願明細書に記載された本発明の実施形態は、例えばＤＲＡＭ、ＳＲＡＭ、フラッシュＥＥＰＲＯＭ等のような、全ての形態のＲＥＡＤ／ＷＲＩＴＥメモリに関連し得る。現在のメモリ構造では、ＡＣＣＥＳＳサイクルおよびＰＲＥＣＨＡＲＧＥサイクルは、別々に実行される。ＡＣＣＥＳＳコマンド（例、ＲＥＡＤまたはＷＲＩＴＥ等）を受信すると、典型的なメモリチップまたはデバイスは、チップ内の全てのビットラインがプリチャージされて、アクセスされる状態にあるものとみなすことができる。これを達成するために、各ＡＣＣＥＳＳサイクルの後に、全てのビットラインは、次のＡＣＣＥＳＳサイクルを見越してプリチャージされる。これは、いくつかの理由により、必要以上に電力を使用する場合がある。第１に、最高の状態のシナリオにおいて、典型的なメモリデバイスからは、一度に３２ビットしか読み込むことができず、さらに、はるかに多くのビットラインがプリチャージされるので、不必要な電力を使用するからである。第２に、多くの場合において、メモリセルは、漏出によってそれらの蓄積電荷を失う傾向があるので、時折ＲＥＦＲＥＳＨしなければならないからである。ＲＥＦＲＥＳＨ動作は、メモリセルの格納要素を定期的に更新して、メモリロスを防ぐようにする。しかしながら、メモリセルがＲＥＦＲＥＳＨされたときには、それらを最初にプリチャージしなければならない。したがって、典型的な構造では、ビットラインは、それぞれのリフレッシュ前に２回プリチャージされる。１回目は、上述のように直近のＡＣＣＥＳＳサイクルの後に行われ、２回目は、リフレッシュ動作の前に行われる。
デジタルメモリデバイスへの高まる需要に対処するために、従来の「行×列」による二次元マトリクスのアドレス指定手法に代わる、三次元アドレス指定方式でのメモリの設計が必要となった。
本発明の実施形態は、従来技術のように全てのビットラインではなく、ビットラインのサブセットを選択的にプリチャージすることができる。同時に、本発明の実施形態は、ラウンドロビンのような従来技術の方式とは対照的に、ランダム行アクセスを可能とすることができる。
本発明は、実施形態において、受信メモリアドレス、または識別子を使用して、従来技術にあるようにメモリにアクセスするだけでなく、アクセスする前にプリチャージすべきビットラインを選択することもできる。このようにして、プリチャージ時間を短縮することができ、また、ＰＲＥＣＨＡＲＧＥサイクル中の消費電力を制限することができる。加えて、ＰＲＥＣＨＡＲＧＥおよびＡＣＣＥＳＳサイクルを、実施形態では、同時に、または略同時に生じさせることができる。
また、従来技術の実装例では、全てのセンスアンプ−メモリセルが、ＡＣＣＥＳＳサイクル中のビットライン電圧の駆動を容易にするために使用される−をイネーブルする。これは、電力の面で浪費的となる可能性もある。したがって、本発明の実施形態は、ＡＣＣＥＳＳサイクル中に消費される電力を節約するために、および／またはＡＣＣＥＳＳサイクル時間を短縮するために、ＡＣＣＥＳＳサイクル中に、全てのセンスアンプのうちの一部のみをイネーブルすることができる。
従来技術では、マルチバンクＤＲＡＭは、全てのバンクをルーチン的にプリチャージする〜しかしながら、次のＡＣＣＥＳＳサイクル（１つのクロックまたは複数のクロックとなり得る）では、１つのバンクにしかアクセスすることができない。入力アドレスストリームの「先験的」知識があれば、−セルおよびパケット交換の多数の通信アプリケーションでの場合のように−本発明は、ＤＡＴＡ ＷＲＩＴＥのための選択的バンクを用意することによって、動作電力を大幅に低減することができる。
同様に、ＥＧＲＥＳＳパターンがパケットをＯＵＴＰＵＴすると分かっている場合、プリチャージする必要のある１つの（または複数の）バンクのみを、データを読み込む前にプリチャージすることができる。さらに、動作電力のうちのほぼ５０％は、メモリバンクの動作によって消費され、残りの電力は、バンクを動作させる周辺部において消費される。したがって、メモリバンクの動作電力を低減することで、メモリによって消費される全体的な電力を大幅に低減することができる。サブアレイのみのプリチャージは、電力の消費をより少なくし、従来技術によって達成されたものよりもはるかに高速である。
図１は、従来技術において既知の例示的なＤＲＡＭメモリセル構成の概略図である。 図２は、従来技術による種々の例示的なコアメモリセルマトリクス組織および物理的配置を示す図である。 図３は、従来技術によるメモリセルを含む典型的なメモリマトリクス構造の詳細図である。 図４は、本発明の実施形態によるデジタルメモリの動作を示すフローチャートである。 図５は、本発明の種々の実施形態によるメモリマトリクスアレイ構造のブロック図である。 図６は、本発明の実施形態によるメモリセル構造の概略図である。 図７は、実施形態による、プリチャージ選択ラインを含むメモリマトリクス構造を示す図である。 図８は、実施形態による、プリチャージ選択ラインおよびプリチャージ電圧ラインを含むメモリマトリクス構造を示す図である。 図９は、新しいアクセスサイクルの開始を必要とせずに、１つのコマンドを別のコマンドと置き換えることができる、本発明の種々の実施形態による、デジタルメモリの動作を示すフローチャートである。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図１０〜図２１は、従来技術のＤＲＡＭチップのタイミング図である。 図２２〜図２８は、本発明の種々の実施形態による、従来のＤＤＲ ＳＤＲＡＭ（同期ダブルデータレート）ＤＲＡＭを超える改善を示す図である。 図２２〜図２８は、本発明の種々の実施形態による、従来のＤＤＲ ＳＤＲＡＭ（同期ダブルデータレート）ＤＲＡＭを超える改善を示す図である。 図２２〜図２８は、本発明の種々の実施形態による、従来のＤＤＲ ＳＤＲＡＭ（同期ダブルデータレート）ＤＲＡＭを超える改善を示す図である。 図２２〜図２８は、本発明の種々の実施形態による、従来のＤＤＲ ＳＤＲＡＭ（同期ダブルデータレート）ＤＲＡＭを超える改善を示す図である。 図２２〜図２８は、本発明の種々の実施形態による、従来のＤＤＲ ＳＤＲＡＭ（同期ダブルデータレート）ＤＲＡＭを超える改善を示す図である。 図２２〜図２８は、本発明の種々の実施形態による、従来のＤＤＲ ＳＤＲＡＭ（同期ダブルデータレート）ＤＲＡＭを超える改善を示す図である。 図２２〜図２８は、本発明の種々の実施形態による、従来のＤＤＲ ＳＤＲＡＭ（同期ダブルデータレート）ＤＲＡＭを超える改善を示す図である。 図２９は、本発明の種々の実施形態の実行に適した例示的なコンピュータシステムを示す図である。 記載なし。
図１ａ〜１ｈは、従来技術において既知の例示的なＤＲＡＭメモリセル構成の概略図である。本発明の種々の実施形態を利用して、ＤＲＡＭ以外のメモリの種類を含む、多数の既知または未知のメモリセル構成を備えたメモリチップにおける、ＰＲＥＣＨＡＲＧＥ中の電力の消費を低減することができ、また、ランダム行アクセスの待ち時間を短く維持することができる。
図２ａ〜２ｃは、従来技術による種々の例示的なＤＲＡＭコアメモリセルマトリクス組織および物理的配置を示す図である。図２ａは、従来のクロスポイントアレイのレイアウトを示す図である。図２ｂは、フォールデッドビットラインアレイのレイアウトを示す図である。図２ｃは、フォールデッドツイストビットライン構造を示す図である。本発明の種々の実施形態を利用して、ＤＲＡＭ以外のメモリの種類を含む、多数の既知または未知のコアメモリ組織を備えたメモリチップにおける、ＰＲＥＣＨＡＲＧＥ中の電力の消費を低減することができ、また、ランダム行アクセスの待ち時間を短く維持することができる。
図３は、従来技術によるメモリセルを含む典型的なメモリマトリクス構造の詳細図である。アドレスコマンド制御回路３１５は、コマンドを受信して、特定のメモリセル３１３へのアクセス動作を実行することができる。アドレスコマンド制御回路は、アクセスすべきメモリセルを識別する行アドレスおよび／または列アドレスを含むことができる、メモリアドレスまたは識別子を受信することもできる。アドレスコマンド制御回路３１５は、識別子および／または列アドレスを列デコーダ３０１に渡すことができる。列デコーダ３０１は、識別子および／または列アドレスをデコードして、メモリセルのどの列が、アクセスすべき特定のメモリセルを含むのかを判断することができる。アドレスコマンド制御回路３１５は、識別子および／または行アドレスを行デコーダ３０７に渡すこともできる。行デコーダ３０７は、識別子および／または行アドレスをデコードして、メモリセルのどの行がアクセスすべきメモリセルを含むのかを判断することができる。受信したコマンド動作がＲＥＡＤ動作である場合、以下のイベントが生じ得る。従来技術の回路は、全てのビットライン３１１がプリチャージされたものとみなす（下記参照）。一般的に、ビットライン３０９は、他のプリチャージ電圧も可能であるが、基準電圧レベルの半分の電圧レベル（ＶＣＣ／２）までプリチャージされる。行デコーダ３０７は、アクセスすべきメモリセルを含む行ライン３１１へのアクセス電圧を設定または調整する。図３に示された各メモリセル３１３は、１つのゲーティングトランジスタ３１７と、１つの格納要素コンデンサ３１９との典型的なメモリセル構成を有する。各コンデンサ３１９は、バイナリ「１」またはバイナリ「０」を示す格納電圧とすることができる。バイナリ「１」およびバイナリ「０」を示すのに使用される電圧レベルは、実装および／または構成によって変化し得る。メモリセル３１３は、最も一般的な種類のメモリセル構成を示すが、他のものも既知である（図１ａ〜１ｈを参照のこと）。行ライン３１１に接続されたゲーティングトランジスタ３１７の関連する端子が、アクセスライン電圧が、行デコーダ３０７によって設定または調整されたことを検出したときに、該検出電圧は、ゲーティングトランジスタ３１７をオープンして、格納要素３１９に、その格納された電圧を関連するビットライン３０９と共有させることができる。この共有は、ビットラインの電圧レベルに小さな摂動を引き起こす場合がある。センスアンプ回路３０３（複数のセンスアンプを含むことができる）は、ビットラインが、格納された電圧レベルに設定または調整されるまで、正フィードバックをこの小さな摂動に適用することによって、格納された電圧レベルの駆動を容易にすることができる。行デコーダ３０７は、１つの行ライン３１１のみしかアクセス電圧レベルに設定または調整することができないので、メモリセル３１３の１つの行のみを「オン」に切り換えて、ビットライン３０９の電圧レベルを駆動することができる。これは、ページをオープンする、と称される場合がある。この時点で、ビットライン３０９の電圧レベルは、センスアンプ３０３によって読み込むことができ、出力は、メモリチップの出力ピン（図示せず）に送信される。また、この動作は、各格納要素３１９の電荷を減損させる場合があるが、センスアンプ３０３の動作は、格納要素３１９の格納された電圧をリフレッシュすることができる。
受信したコマンド動作がＷＲＩＴＥコマンドであった場合、行デコーダ３０７は、ＲＥＡＤ動作の場合のように、行ラインへのアクセス電圧を設定または調整することができる。次に、センスアンプ３０３は、ビットライン３０９への電圧を所望の電圧（書き込むべき所望の２値論理値を表す）に駆動することができ、今度は、種々の格納要素３１９の電圧を所望の電圧レベルに駆動することができる。
加えて、アドレスコマンド制御回路３１５は、プリチャージ回路を含むことができるセンスアンプ３０３に信号を送って、回路内の全てのビットライン３０９をプリチャージすることができる。デバイス内の全てのビットライン３０９は、それに応じて、プリチャージすることができる。一般的に、このプリチャージサイクルは、アクセスサイクルの後に、次の即時アクセスコマンドに備えて生じる。また、時折、全てのビットラインは、従来技術において既知であり、良く知られているような、類似した手順に従ってリフレッシュされる。
図３に示されるような従来技術の実施形態では、メモリセル３１３に接続されたワードライン３１１のうちの１つを選択することで、上述のように、選択された行ライン３１１に接続された全てのメモリセル３１３を「オンにする」。したがって、現在のアクセスサイクルにおいて全てのメモリセル３１３が続いて読み込まれない場合がある、という事実があるとしても、全てのメモリセル３１３が「オン」に切り換えられる。単一の行ライン３１１に取り付けられた全てのメモリセル３１３を起動させることによって、選択された行ライン３１１に接続された全てのメモリセル３１３は、現在のアクセスサイクル中に問い合わせる場合があり、上述のように、センスアンプ３０３の動作による補充が必要となる場合があり、また、格納レベルを最初にリフレッシュしなければ、続いて該行ラインにアクセスする（ＲＥＡＤ、ＷＲＩＴＥ、または他の動作）ことができない。これは、あらゆる後続のアクセス動作の待ち時間を増加させる。また、読み込まれていないが起動されたメモリセル３１３において、「ソフトエラー」が生じる可能性も増加させる。
図４は、本発明の種々の実施形態によるデジタルメモリの動作を示すフローチャートである。４０１で、例えばＲＥＡＤまたはＷＲＩＴＥのようなアクセスコマンドは、デジタルメモリデバイスによって受信することができ、メモリアドレスまたは識別子を、デジタルメモリデバイスのアドレスピンに提供することができる。実施形態では、メモリアドレスは、アクセスすべきメモリセルの行および列を識別する、行アドレスおよび列アドレスを備えることができる。実施形態では、行アドレスおよび列アドレスを、異なるクロックサイクルで、メモリデバイスの入力ピンに、それぞれ別々に適用することができる。実施形態では、行アドレスを最初に提示することができる。実施形態では、列アドレスを最初に提示することができる。４０３で、デジタルメモリデバイスの列デコーダは、アクセスすべきメモリセルの列アドレスを逆多重化またはデコードすることができる。４０５で、選択的プリチャージ回路は、アクセスすべきメモリセルを含むビットラインを含む、一組のビットラインを選択的にプリチャージすることができる。実施形態では、選択的なプリチャージは、メモリバンクまたは全てのチップ内の全てのビットラインよりも少ないビットラインとすることができる。実施形態では、一組のビットラインは、アクセスすべきメモリセルに接続されたビットラインのみを含むことができる。実施形態では、選択的にプリチャージされた一組のビットラインは、メモリセルのバンク、ミニバンク、サブバンク、メモリセルのアレイ、メモリセルのサブアレイ、８バイトワード（オクテット）、ワードライン内の２つの列、または単一のメモリセルとすることができる。
４０７で、行デコーダは、アクセスすべきメモリセルの行アドレスを逆多重化またはデコードすることができる。４０９で、それに応じて、行デコーダは、アクセスすべきメモリセルを有する行に接続された行ラインへのアクセス電圧を設定または調整することができる。ビットラインが選択的にプリチャージされ、アクセス電圧がメモリセルを有する適切な行に設定または調整されると、センスアンプは、４１１でのアクセス動作を容易にすることができ、データビットを読み込んで、出力バス（例えば、アクセス動作がＲＥＡＤ動作の場合）に送信することができる。
したがって、列アドレスが提示されるとすぐに、−ブロードな非多重化または多重化アドレス指定システムのいずれかにおいて−データアクセスの前にプリチャージを実行することができる。行アドレスチェーンは、行ライン（例、ページラインまたはワードライン）のコーディング完了まで進めることができるが、プリチャージが完了するまで、その行ラインを起動させることができない。実施形態では、これにより、行サイクル時間ＴＲＣを短縮することができる。現在のＤＲＡＭ構造およびレイアウトでは、例えば、プリチャージ時間は、ＴＲＣのほぼ５０％となり得る。しかしながら、全てのビットラインのごく一部のみを選択的にプリチャージすることで、実施形態では、プリチャージ時間がＴＲＣの５〜１０％まで短縮される。
本発明の実施形態は、ＤＲＡＭにだけではなく、例えば数多くのメモリ構造のうちのＦｅＲＡＭおよびＳＲＡＭを含む、ビットラインのプリチャージを必要とするあらゆるメモリに適用することができる。
図５は、本発明の種々の実施形態によるメモリマトリクスアレイ構造のブロック図である。アドレスコマンド制御回路５１５は、コマンドを受信して、特定のメモリセル５１３へのアクセス動作を実行することができる。アドレスコマンド制御回路は、アクセスすべきメモリセル５１３のそれを識別する行アドレスおよび／または列アドレスを含むことができる、メモリアドレスまたは識別子を受信することもできる。実施形態では、行アドレスおよび列アドレスを、異なるクロックサイクルのメモリデバイスの入力ピン（図示せず）に、それぞれ別々に適用することができる。実施形態では、行アドレスを最初に提示することができる。実施形態では、列アドレスを最初に提示することができる。アドレスコマンド制御回路５１５は、列デコーダ５０１に列アドレスを渡すことができる。列デコーダ５０１は、列アドレスをデコードまたは多重化して、メモリセル５１３のどの列が、アクセスすべき特定のメモリセルを含むのかを判断することができる。アドレスコマンド制御回路５１５は、メモリセル５１５のどの行が、アクセスすべきメモリセルを含むのかを次いで判断することができる行アドレスを、行デコーダ５０７に渡すこともできる。
受信したコマンド動作がＲＥＡＤ動作である場合、実施形態において以下のイベントが生じ得る。従来技術の回路とは異なり、本回路は、全てのビットライン５０９がプリチャージされた状態にあるものとみなすことができない。プリチャージ選択回路５０５は、列デコーダ５０１またはアドレスコマンド制御回路５１５のいずれかから、ビットライン５０９のうちのどれを選択的にプリチャージするのかを示す信号を受信することができる。実施形態では、プリチャージ選択回路５０５は、適切なビットライン５０９を選択的にプリチャージできるように、プリチャージ選択トランジスタ（図示せず）を含むことができる。実施形態では、プリチャージ選択回路５０５は、複数のセンスアンプを含むことができる、センスアンプ回路５０３の一部とすることができる。実施形態では、センスアンプ５０３は、それぞれが複数のビットライン５０９のそれぞれに関連付けられた、複数のセンスアンプを含むことができる。
実施形態では、選択的なプリチャージは、メモリバンクまたは全てのチップ内の全てのビットラインよりも少ないビットライン５０９とすることができる。実施形態では、一組のビットライン５０９は、アクセスすべきメモリセル５１３に接続されたビットライン５０９のみを含むことができる。実施形態では、選択的にプリチャージされた一組のビットライン５０９は、メモリセルのバンク、メモリセルのアレイまたはグリッド、メモリセルのサブアレイ、８バイトワード（オクテット）、ワードライン内の２つの列、またはとりわけ単一のメモリセル５１３とすることができる。選択的にプリチャージすべきビットライン５０９に対して、プリチャージ選択回路５０５は、基準電圧レベルのほぼ半分に等しい電圧レベル（ＶＣＣ／２）または他の電圧に設定または調整することができる。
行デコーダ５０７は、アクセスすべきメモリセル５１３を含む行ライン５１１へのアクセス電圧を設定または調整することができる。メモリセル５１３が、アクセスライン電圧が設定または調整されたことを検出したときに、メモリセル５１３の格納要素（図示せず）に、その格納された電圧を関連するビットライン５０９と共有させることができる。この共有は、ビットライン５０９の電圧レベルに小さな摂動を引き起こす場合がある。センスアンプ回路５０３は、ビットライン５０９が、格納された電圧レベルに駆動、設定、または調整されるまで、正フィードバックを印加することによって、格納された電圧レベルの駆動を容易にすることができる。行デコーダ５０７は、１つの行ライン５１１をアクセス電圧レベルに設定または調整することしかできないので、メモリセル５１３の１つの行のみを「オン」に切り換えて、ビットライン５１１の電圧レベルを駆動することができる。この時点で、ビットライン５０９の電圧レベルは、センスアンプ回路５０３によって読み込むことができ、出力は、出力データバス（図示せず）に送信される。また、この動作は、メモリセル５１３内に格納された電荷を減損させる場合があるが、センスアンプ回路５０３の動作は、格納された電圧をリフレッシュすることができる。
コマンド動作がＷＲＩＴＥコマンドであった場合、行デコーダ５０７は、ＲＥＡＤ動作の場合のように、行ライン５１１のうちの１つのアクセス電圧を設定または調整することができる。次に、センスアンプ回路５０３は、ビットライン５０９への電圧を所望の電圧（所望の２値論理値を表す）に駆動することができ、今度は、メモリセル５１３の電圧を所望の電圧レベルに駆動することができる。また、時折、全てのビットライン５０９は、上述のように類似した手順に従ってリフレッシュされる。（ビットラインがプリチャージされ、値が読み込まれ、次いで、センスアンプ５０３の動作によって書き換えられるか、またはリフレッシュされる）。
図６は、本発明の種々の実施形態によるメモリセル構造の概略図である。メモリセル６００は、行ライン６１１（ワードラインもと呼ばれる）を介して行デコーダ（図示せず）に動作可能に連結された端子を備えた、ゲーティングトランジスタ６０１を含むことができる。ゲーティングトランジスタ６０１の別の端子は、ビットライン６０７を介して、センスアンプ（図示せず）および列デコーダ（図示せず）に動作可能に連結することができる。メモリセル６００は、メモリセル６００のための格納要素としての役割を果たすことができるコンデンサ６０３を含むこともできる。コンデンサ６０３は、論理的バイナリビット「０」または論理的バイナリビット「１」を表す格納された電圧を格納することができる。「０」または「１」を表す実際の格納電圧レベル、または電圧レベルの範囲は、メモリセル構造によって異なる。本発明の実施形態は、格納された電圧レベルまたは範囲のうちのいずれか一組に制限されない。
メモリセル６００は、ゲーティングトランジスタ６０１とコンデンサ６０３との間に配置することができる、プリチャージ選択トランジスタ６０５を含むこともできる。プリチャージ選択トランジスタ６０５の端子は、プリチャージ選択ライン６０９を介して、プリチャージ選択回路（図示せず）に動作可能に連結することができる。実施形態では、プリチャージ選択回路は、ビットライン６０７をプリチャージ電圧レベルに駆動させることができる、プリチャージ選択ライン６０９へのプリチャージ選択電圧を設定または調整することができる。したがって、メモリセル６００内にプリチャージ選択トランジスタを含めることによって、アクセスすべきメモリセルを有する特定の列のみをプリチャージすることができるので、プリチャージサイクル中に消費される電力が節約される。これらの実施形態は、非常に細かいグラニュラリティを表すことになり、それによって、ビットラインを選択的にプリチャージすることができる。すなわち、アクセスすべきメモリセルに接続された特定のビットラインのみをプリチャージすることができる。別の実施形態（図示せず）では、これと同レベルの細かいグラニュラリティは、例えば、プリチャージ選択回路内に、類似したプリチャージ選択トランジスタを配置することによって達成することができる。他の実施形態では、より少ない数のプリチャージ選択トランジスタを使用することができ、ビットラインの選択的なプリチャージを、より低いグラニュラリティで達成することができるので、プリチャージが必要となり得るビットラインの数は増加するが、それでも全てのビットライン数よりは少ないので、結果的には節電となる。これらの実施形態では、節電は、１つには、ビットラインがプリチャージされる、グラニュラリティの１つの機能となり得る。
例えばＤＲＡＭメモリセルのような、垂直次元のトランジスタを備えたメモリセルを利用した実施形態では、サイズの増加、またはプリチャージ選択トランジスタを含めることに対するペナルティを最小限に抑えることができる。
図７は、種々の実施形態による、選択的なプリチャージにおいて列レベルのグラニュラリティを達成するプリチャージ選択ラインを含む、メモリマトリクスまたはグリッド構造を示す図である。メモリセル７１３は、実施形態では、実質的に複数の列および複数の行を有するグリッドまたはマトリクス内に配置することができる。各メモリセル７１３は、グリッドの正確に１つの行および正確に１つの列の一部を形成することができる。単一の列内の各メモリセル７１３は、対応するビットライン７０９によって、同じ列内の他の全てのメモリセル７１３に接続することができ、１つの行内の各メモリセル７１３は、対応する行ライン７１１によって、他の全てのメモリセル７１３に接続することができる。アドレスコマンド制御回路７１５は、コマンドを受信して、特定のメモリセル７１３へのアクセス動作を実行することができる。アドレスコマンド制御回路７１５は、アクセスすべきメモリセル７１３を識別する行アドレスおよび／または列アドレスを含むことができる、メモリアドレスまたは識別子を受信することもできる。実施形態では、行アドレスおよび列アドレスを、異なるクロックサイクルで、メモリデバイス（図示せず）の入力ピンに、それぞれ別々に適用することができる。実施形態では、行アドレスを最初に提示することができる。実施形態では、列アドレスを最初に提示することができる。アドレスコマンド制御回路７１５は、列アドレスを列デコーダ７０１に渡すことができる。列デコーダ７０１は、列アドレスをデコードまたは多重化して、メモリセル７１３のどの列が、アクセスすべき特定のメモリセルを含むのかを判断することができる。アドレスコマンド制御回路７１５は、メモリセル７１３のどの行が、アクセスすべきメモリセルを含むのかを次いで判断することができる行アドレスを、行デコーダ７０７に渡すこともできる。
受信したマンド動作がＲＥＡＤ動作である場合、実施形態において以下のイベントが生じ得る。従来技術の回路とは異なり、本回路は、全てのビットライン７０９がプリチャージされた状態にあるものとみなすことができる。プリチャージ選択回路７０５は、センスアンプ回路７０３の一部とすることができ、列デコーダ７０１またはアドレスコマンド制御回路７１５のいずれかから、メモリセル７１３のうちのどの列を選択的にプリチャージするのかを示す信号を受信することができる。実施形態では、センスアンプ回路７０３は、複数のセンスアンプを含むこともできる。
メモリセル７１３のそれぞれは、ゲーティングトランジスタ７１９と、格納コンデンサ７２１と、プリチャージ選択トランジスタ７２３とを備えることができる。実施形態では、各プリチャージ選択トランジスタ７２３は、複数のプリチャージ選択ライン７１７を介して、プリチャージ回路に動作可能に連結することができる。プリチャージ選択回路は、各プリチャージ選択ライン７１７へのプリチャージ選択電圧を設定または調整することができ、それによって、複数のビットライン７０９の選択的なプリチャージを容易にすることができる。実施形態では、アクセスすべきメモリセルを含む列のみをプリチャージすることができるので、細かいグラニュラリティを達成することができる。
行デコーダ７０７は、アクセスすべきメモリセルを含む行ライン７１１のうちの１つへのアクセス電圧を設定または調整することができる。メモリセル７１３のうちの１つが、アクセスライン電圧が行デコーダ７０７によって設定または調整されたことを検出したときに、ゲーティングトランジスタ７１９をオープンして、格納コンデンサ７２１に、その格納された電圧を関連するビットライン７０９と共有させることができる。この共有は、ビットライン７０９の電圧レベルに小さな摂動を引き起こす場合がある。センスアンプ回路７０３は、ビットライン７０９が、格納された電圧レベルに設定または調整されるまで、正フィードバックをこの小さな摂動に適用することによって、格納された電圧レベルの駆動を容易にすることができる。行デコーダ７０７は、１つの行ライン７１１をアクセス電圧レベルに設定または調整することしかできないので、メモリセル７１３の１つの行のみを「オン」に切り換えて、ビットライン７０９の電圧レベルを駆動することができる。この時点で、ビットライン７０９の電圧レベルは、センスアンプ回路７０３によって読み込むことができ、出力は、出力データバス（図示せず）に送信される。また、この動作は、各格納コンデンサ７２１の電荷を減損させる場合があるが、センスアンプ回路７０３の動作は、格納された電圧をリフレッシュすることができる。
コマンド動作がＷＲＩＴＥコマンドであった場合、行デコーダ７０７は、ＲＥＡＤ動作の場合のように、行ライン７１１へのアクセス電圧を設定または調整することができる。次に、センスアンプ回路７０３は、ビットライン７０９への電圧を所望の電圧（格納すべき所望の２値論理値を表す）に駆動することができ、今度は、格納コンデンサ７２１の電圧を所望の電圧レベルに駆動することができる。また、時折、格納コンデンサ７２１への格納された電圧は、上述したものと類似した手順に従ってリフレッシュすることができる。
ゲーティングトランジスタ７１９と格納コンデンサ７２１との間に直列にプリチャージ選択トランジスタ７２３を利用した本発明の実施形態では、格納コンデンサ７２１の格納電圧レベルは、ゲーティングトランジスタ７１９が起動されたときでも、ビットライン７０９から分離させたままにしておくことができる。これは、現在のアクセス動作中に、アクセスすべきメモリセルに接続されたプリチャージ選択トランジスタ７２３のみしか起動することができないためである。他の全てのプリチャージ選択トランジスタ７２３は、起動させないままにしておくことができる。したがって、プリチャージ選択トランジスタ７２３は、そのゲーティングトランジスタ７１９が、行ライン７１１への行ライン電圧を設定または調整することによって起動されたときでも、メモリセル７１３を「オフ」モードのままにしておくことができる。このようにして、プリチャージ選択トランジスタ７２３を利用することで、メモリセルレベル（すなわち、「ビット」レベル）でのデコードのレベルを可能にすることができる。従来技術のようにメモリセルの行全体を一度に起動するのではなく、個々のメモリセル７１３を一度に起動することができる。このデコードは、実施形態では、プリチャージ選択回路７０５が、メモリセル７１３の同じ列に接続された対応するビットライン７０９を選択的にプリチャージするのと同時に、またはその直後に、プリチャージ選択電圧レベルをプリチャージ選択ライン７１７に適用することによって達成することができる。したがって、プリチャージ選択回路７０５は、実施形態では、この更なるレベルのデコードを扱うことができる。
上述のように、行ライン７１１上の第１のメモリセル７１３は、選択して、行ライン選択電圧を設定または調整し、所要のビットライン７０９をプリチャージし、またセンスアンプ回路７０３をオンに切り換えることによって、ＲＥＡＤ、ＷＲＩＴＥ、または他の動作を第１のメモリセル７１３に実行することができる。次に、〜上述のように更なるレベルのデコードを加えることによって〜非常に短い期間内、かつ同じＡＣＴＩＶＥサイクル内で、次のアクセスサイクルに進む必要無く、同じ選択された行ライン７１１上の第２のビット／メモリセル７１３を「オン」にして、ＲＥＡＤ、ＷＲＩＴＥ、または他の動作を第２のビット／メモリセル７１３に実行することができる。加えて、第２のビット／メモリセル７１３に接続されたビットライン７０９は、第１のビット／メモリセル７１３にアクセスしている間にプリチャージすることができる。第１のビット／メモリセル７１３にアクセスしている間に、第２のビット／メモリセル７１３を分離する（上述した、更なるレベルのデコードを使用する）ことによって、第２のビット／メモリセル７１３の格納電圧を保持することができ、また、第１のビット／メモリセル７１３にアクセス動作を実行した後にリフレッシュする必要が無くなる。図３を参照して上述したように、従来技術では、現在のアクセス動作中に該当するメモリセルにアクセスしない場合であっても、行ラインに接続された全てのメモリセルの格納電圧レベルが減損される。それらのビットにアクセスできるようになる前に、それらのメモリセルのリフレッシュ、および新しいアクセスサイクルの開始が必要となり得るので、待ち時間が増加する。しかしながら、本発明の実施形態では、バーストモード動作に対応することができるので、新しいアクセスサイクルに入らずに、単一の行内の複数のビットを選択的にプリチャージして、その後に非常に短い期間内で互いにアクセスすることができ、ソフトエラーの機会が低減され、および／または消費電力が低減される。
図８は、本発明の種々の実施形態による、プリチャージ選択ライン８１７およびプリチャージ電圧ライン８２５を含むメモリマトリクス構造を示す図である。図８のメモリマトリクスは、図７のメモリマトリクスと同じように動作する。なお、下記に相違点を明確にする。
メモリセル８１３のそれぞれは、ゲーティングトランジスタおよび記憶コンデンサ（参照番号無し）を含む。プリチャージ選択トランジスタ８２３は、メモリセル８１３のそれぞれに隣接して配置され、プリチャージ選択ライン８１７を介してプリチャージ選択回路８０５に動作可能に連結される。プリチャージ選択トランジスタ８２３はまた、プリチャージ電圧ライン８２５を介してプリチャージ選択回路８０５に動作可能に連結される。プリチャージ選択ライン８１７へのプリチャージ選択電圧を設定または調整すると、プリチャージ選択トランジスタは、ビットライン８０９を駆動して、プリチャージ電圧ライン８２５へのプリチャージ選択電圧の設定または調整を容易にすることができる。このようにして、複数のビットライン８０９は、プリチャージ選択トランジスタ８２３を使用してプリチャージ電圧までプリチャージすることができる。実施形態では、アクセスすべきメモリセルを含む列のみをプリチャージすることができる。実施形態では、全ての列ではないが、とりわけ、アクセスすべきメモリセルを含む全ての列を、図８に示されたメモリマトリクス構造を使用してプリチャージすることができる。実施形態では、図８内に示されたマトリクス構造によって、小さいダイサイズペナルティが生じ得るが、同時に、性能をほとんど、または全く犠牲にしない、動作電力の大幅な節約ももたらし得る。
図９は、新しいアクセスサイクルを必要とせずに、１つのコマンドを別のコマンドと置き換えることができる本発明の種々の実施形態による、デジタルメモリの動作を示すフローチャートである。９０１で、例えばＲＥＡＤまたはＷＲＩＴＥのような第１のアクセスコマンドは、デジタルメモリデバイスによって受信することができ、メモリアドレスまたは識別子を、デジタルメモリデバイスのアドレスピンに提供することができる。実施形態では、メモリアドレスは、アクセスすべきメモリセルを含む行および列を識別する、行アドレスおよび／または列アドレスを備えることができる。実施形態では、行アドレスおよび列アドレスを、異なるクロックサイクルで、メモリデバイスの入力ピンに、それぞれ別々に適用することができる。実施形態では、行アドレスを最初に提示することができる。実施形態では、列アドレスを最初に提示することができる。９０３で、デジタルメモリデバイスの列デコーダは、アクセスすべきメモリセルの列アドレスを逆多重化またはデコードすることができる。９０５で、選択的プリチャージ回路は、アクセスすべきメモリセルを含むビットラインを含む、一組のビットラインを選択的にプリチャージすることができる。実施形態では、選択的なプリチャージは、メモリバンクまたは全てのチップ内の全てのビットラインよりも少ないビットラインとすることができる。実施形態では、一組のビットラインは、アクセスすべきメモリセルに接続されたビットラインのみを含むことができる。実施形態では、選択的にプリチャージされた一組のビットラインは、メモリセルのバンク、メモリセルのアレイまたはグリッド、メモリセルのサブアレイ、８バイトワード（オクテット）、ワードライン内の２つの列、またはとりわけ単一のメモリセルとすることができる。
９０７で、行デコーダは、アクセスすべきメモリセルの行アドレスを逆多重化またはデコードすることができる。９０９で、それに応じて、行デコーダは、アクセスすべきメモリセルを有する行に接続された行ラインへのアクセス電圧を設定または調整することができる。９１１で、デジタルメモリデバイスは、第２のＡＣＣＥＳＳコマンドを検出するように適合させることができる。例えば、第１のコマンドがＲＥＡＤであった場合、第２のコマンドは、実施形態では、ＷＲＩＴＥまたは他のコマンドとすることができる。実施形態では、第１のコマンドがＷＲＩＴＥである場合、第２のコマンドは、ＲＥＡＤまたは他のコマンドとすることができる。ビットラインが選択的にプリチャージされ、アクセス電圧がメモリセルを有する適切な行に設定または調整され、また、９１３で、いかなる新しいＡＣＣＥＳＳコマンドも検出されなかった場合、センスアンプは、９１５でのアクセス動作を容易にすることができ、データビットを読み込んで、出力バス（例えば、アクセス動作がＲＥＡＤ動作の場合）に送信することができる。９１３で新しいＡＣＣＥＳＳコマンドが検出された場合、センスアンプは、９１７での第２のアクセス動作の実行を容易にすることができる。
図９に示された動作は、例えば、ＡＣＣＥＳＳサイクルを開始した後（バックエンドで）ではなく、該サイクルの始めに（フロントエンドで）ＰＲＥＣＨＡＲＧＥサイクルを開始することによって可能となる。したがって、バンクおよび行アドレスを含むメモリアドレスが存在するか、または行および列アドレスである場合のフラットアドレスを受信したときには、特定のバンク、ミニバンク、サブバンク、またはサブアレイをプリチャージして、次いでアクセスのために起動させることができる。この時点まで、バンクまたはバンクの一部をプリチャージすることができない。したがって、プリチャージは、従来技術で行われていたようなメモリアクセス動作のバックエンドではなく、該動作のフロントエンドでの起動コマンドの一体部分とすることができる。
故に、メモリチップが、９０５でビットラインが選択的にプリチャージされ、９０７で行デコーダが行アドレスをデコードするのを待つ間に、新しいＡＣＣＥＳＳコマンドをメモリチップの適切なピンで受信することができる。これは、例えば、ＲＥＡＤ、ＷＲＩＴＥ、またはＲＥＦＲＥＳＨの間の優先順位を付け直したいときに有用となり得る。従来技術では、ＷＲＩＴＥを中止して、例えばＲＥＡＤを開始したい場合には、新しいサイクルを最初からもう一度開始しなければならなかった。本発明の実施形態では、チップは、いかなるデータの整合性も損なわずに、１つの動作を１つのクロックサイクルで中止して、別のクロックサイクルで新しい動作を発行することができる。これは、例えば、通信指向のメモリにおいて有用であり、出口パターンではなく入口パターンを知ることができる。
実施形態では、プリチャージをサイクルの始めに行う場合があるので、全バンクを選択的にプリチャージする場合は、従来のメモリチップまたはＤＲＡＭと比較して、データアクセスを遅延させなければならない場合がある。これは、バンクがクロックサイクルごとに連続的にアクセスされる場合に、１回の「開始」ペナルティをもたらす場合がある。従来技術のメモリチップが、第１のアクセスコマンドを受信して、（例えば、ＲＥＡＤ動作にあるように）データを出力バスに加える場合に４〜６サイクルであるのに対し、本発明の実施形態では、最悪のシナリオにおいて７〜９サイクルが必要になる場合がある。メモリ構造が、サブアレイが６４キロビットまたは１２８キロビットのみである、サブアレイ型の構造である実施形態では、選択的なプリチャージは、１つのシステムクロックしか取り込むことができないので、ペナルティがはるかに小さくなり得る。しかしながら、「開始」ペナルティのある実施形態であっても、バンクランダムなアクセス時間は、元のままである。長さ８のビットバーストを使用した実施形態では、例えば、データアクセスペナルティは、性能全体に対しては無視できるものとなり得る。
本発明の実施形態において、「ユーザ」は、選択的にメモリデバイスのピンまたはパッドを介してプリチャージ動作を制御することができる。ＰＲＥＣＨＡＲＧＥコマンドは、特定の位置のメモリアドレス−バンク、サブアレイ、またはＲＥＡＤまたはＷＲＩＴＥ動作に類似した１つの行−とともに、デバイスに提示することができる。実施形態では、必要に応じて、デバイス全体をプリチャージすることもできる。実施形態では、ユーザは、ＭＯＤＥ ＲＥＧＩＳＴＥＲ構成コマンドを使用して、動作の始まり、または終わりに選択的にプリチャージするようにメモリデバイスをプログラムすることができる。このように実行することによって、あらゆる側面においてデータのスループットを最大化し、性能を損なわずに、動作電力の大幅な低減を達成することができる。
本発明の実施形態は、ＲＥＡＤまたはＷＲＩＴＥ動作またはアクセスの後に、いずれかの、または全てのバンクのプリチャージを意図的に避けることができる。これらの実施形態では、さらに別の方法で動作電力を節約することができる。多くの種類のメモリチップは、漏出を回避するように、定期的にリフレッシュする必要がある。リフレッシュすべき全ての列は、各リフレッシュサイクルの始めにプリチャージしなければならない。しかしながら、ＡＣＣＥＳＳサイクルの終わりにプリチャージが生じると、リフレッシュすべき列を、リフレッシュサイクルの始めに、再びプリチャージしなければならず、不要なエネルギを消費する。各ＡＣＣＥＳＳサイクルの終わりでのプリチャージを回避する実施形態では、特定のバンクに対する次のサイクルがリフレッシュサイクルであるときに、メモリデバイスが２回プリチャージすることを回避できるので、実施形態におけるエネルギを節約する。先のアクセスサイクルにおけるプリチャージの放棄は、全てのリフレッシュサイクルが、いずれにしても、サイクルの始めにプリチャージを有するので、性能の重要性を損なわない。また、リフレッシュ動作は、データＡＣＣＥＳＳを持たない場合があり、したがって、アクセス遅延ペナルティが無いか、または、実施形態では、存在しても無視できるものとなり得る。実施形態では、全てのビットラインをプリチャージできるように、リフレッシュサイクル中のプリチャージの選択を無効にすることができる。
別個のＩ／Ｏ構成を利用した実施形態では、データは、どのような選択的なプリチャージが実装されていても、バースト長の要件に反することなく、連続するサイクルで、バンクへのデータのＲＥＡＤまたはＷＲＩＴＥを行うことができる。
実施形態では、選択的なプリチャージによって、バンク順序の選択に柔軟性を与えることができる。例えば、従来技術の８バンクのＲＬＤＲＡＭでは、全てのバンクは、特定の順序でサイクル動作させなければならない。適切な順序に従わずに一方のバンクから別のバンクにジャンプした場合、そのバンクが起動できる状態になっていない場合がある。しかしながら、選択的なプリチャージを実装した本発明の実施形態によって、あらゆる特定のバンク順序に従わずに、ＡＣＴＩＶＥ動作の始めに所望のバンクを選択的にプリチャージし、その所望のバンクにアクセスすることができる。
本発明の実施形態では、選択的にプリチャージされた列に関連付けられたセンスアンプのみをイネーブルすることができる。したがって、これは、上述のＰＲＥＣＨＡＲＧＥサイクルのみでなく、アクセスサイクルに関する動作電力も節約することができる。これは、他のセンスアンプを動作させる理由が無いので、性能を損なうことが無い。これは、実施形態では、適切な列アドレスのデコードを通じて達成することができる。したがって、ビットラインの選択的なプリチャージと、関連するセンスアンプの選択的な起動との両方を利用した実施形態では、集積回路の接合部およびケースの温度を下げることができ、リフレッシュ期間、および集積回路の長期信頼性を高めることができる。
本発明の別の利益は、ビットラインのサイクルタイムに関するソフトエラーおよび一時的なエラーを低減できることである。任意のアクセスサイクルにおいて少数のビットラインのみを選択的にプリチャージすることができるので、これらの不要なエラーを低減することができる。
図１０〜２１は、従来技術で既知の典型的なＤＲＡＭチップのタイミング図である。図２２〜２８は、本発明の種々の実施形態による、従来のＤＤＲ ＳＤＲＡＭ（同期ダブルデータレート）ＤＲＡＭを超える改善を示す図である。
図２９は、本発明の種々の実施形態の実行に適した例示的なコンピュータシステムを示す図である。図に示されるように、コンピューティングシステム２９００は、複数のプロセッサまたはプロセッサコア２９０２と、選択的なプリチャージメモリ２９０４とを含む。１つ以上のプロセッサ２９０２は、デジタル信号プロセッサとすることができる。選択的なプリチャージメモリ２９０４は、実施形態では、本願明細書の他の場所に記載されたデジタルメモリデバイスの実施形態のうちのいずれか、または本発明の他の実施形態とすることができる。請求項を含めた本願明細書において、「プロセッサ」および「プロセッサコア」は、文脈上明らかに他の解釈が必要とされる場合を除き、同義語であるとみなすことができる。加えて、コンピューティングシステム２９００は、大容量記憶デバイス２９０６（例、読み出し専用のコンパクトディスク（ＣＤ−ＲＯＭ）等）、入出力デバイス２９０８（例、キーボード、カーソル制御等）、および、実施形態では、選択的なプリチャージメモリ２９０４の動作を制御するメモリコントローラとすることができるコントローラ２９１０を含むことができる。コントローラ２９１０は、実施形態では、選択的なプリチャージメモリ２９０４と通信するように特に適合させることができ、実施形態では、選択的なプリチャージメモリ２９０４にアクセスコマンドを発行するときに、行アドレスの前に列アドレスを提示することを含む。これらの要素は、１つ以上のバスを表すことができるシステムバス２９１２を介して互いに連結することができる。複数のバスの場合、それらは、１つ以上のバスブリッジ（図示せず）によって橋渡しすることができる。選択的なプリチャージメモリ２９０４を使用して、オペレーティングシステムまたは他のプログラミング命令のような、プログラミング命令２９２２の作業コピーを格納することができる。
これらの要素のそれぞれは、従来技術において既知の従来の機能を実行することができる。より具体的には、大容量記憶デバイス２９０６を用いて、オペレーティングシステム用等の、プログラミング命令２９２２の作業コピーおよび永続的なコピーを格納することができる。要素２９０２、２９０６、２９０８、および２９１２の構成は、上述の場合を除いて既知であるので、詳細な説明は行わない。
本発明の実施形態は、携帯電話、デジタル電話、携帯情報端末、ラップトップ型コンピューティングシステム、ルータ、ハブ、スイッチ、ラインカード、携帯電話、携帯情報端末（ＰＤＡ）、電子ゲームデバイス、高品位テレビ（ＨＤＴＶ）、および産業用デバイス、自動車用デバイス、その他を含む、デジタルメモリを利用したあらゆる電子デバイスまたはシステムで使用することができる。本発明の実施形態は、通信または他の電子デバイスのうちのいずれか１つの、または一連のそれらの実装に限定されるものではない。したがって、図２９のコンピュータシステムは例示的なものに過ぎず、当業者は、本発明の実施形態がそのように限定されるものではないと理解されよう。
図３０は、本願明細書に記載された実施形態のうちの１つ以上を実装した、１つ以上の電子回路の形式的な、または編集した記述３００２を含む媒体３００４を示す図である。媒体３００４は、種々の実施形態では、形式的記述３００２を格納するための、従来技術において既知のＣＤ−ＲＯＭ、ハードディスクドライブ、フロッピディスク、ＤＶＤ−ＲＯＭ、フラッシュメモリデバイス、または他の媒体とすることができる。形式的記述３００２は、実施形態では、ＶＨＳＩＣ（Ｖｅｒｙ−Ｈｉｇｈ−Ｓｐｅｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：超高速集積回路）ハードウェア記述言語（超高速集積回路設計用ハードウェア記述言語：ＶＨＤＬ）、Ｖｅｒｉｌｏｇ、または本願明細書に記載された実施形態のうちの１つ以上を実装した電子回路の形式的記述に適切な、他の当該のハードウェア設計言語で行うことができる。コンパイルフォーマットは、グラフィックデータシステム（ＧＤＳ）、ＧＤＳ ＩＩまたは他のフォーマットとすることができる。
特定の実施形態を例示および説明したが、当業者は、様々な代替物および／または同等物を、本発明の実施形態の範囲を逸脱しない範囲で、図面とともに記載された特定の実施形態の代用物とすることが可能であるものと理解されよう。本出願は、本願明細書に記述された実施形態のあらゆる適合例または変形例を対象とするものである。したがって、本発明の実施形態は、請求項およびその同等物によってのみ制限されることを明白に意図したものである。

Claims (47)

  1. デジタルメモリを動作する方法であって、
    複数のメモリセルと、前記メモリセルに関連付けられた複数のビットラインとを含むデジタルメモリデバイスによって、前記複数のメモリセルのサブセット上で動作を実行するために、コマンドを受信することであって、前記サブセットは、前記複数のメモリセルよりも少ないメモリセルで構成されることと、
    前記受信コマンドに応答して、前記複数のメモリセルの前記サブセット上で動作を実行することであって、前記動作は、前記動作のフロントエンドで、前記メモリセルのサブセットに関連付けられたビットラインのサブセットのみをプリチャージすることを含む、ことと
    を含む、方法。
  2. 前記デジタルメモリデバイスによって識別子を受信することと、前記識別子の少なくとも一部を使用して、前記複数のビットラインの前記サブセットを識別することとをさらに含む、請求項１に記載の方法。
  3. 前記コマンドは、アクセス動作コマンドであり、前記複数のメモリセルの前記サブセットは、前記識別子によって識別される、請求項２に記載の方法。
  4. 前記複数のメモリセルのそれぞれは、行ライン端子を含むゲーティングトランジスタと、プリチャージ選択端子を含むプリチャージ選択トランジスタとを含み、前記アクセス動作を実行することは、行デコーダによって、前記行ライン端子のそれぞれに連結された行ラインへのアクセス電圧レベルを調整することと、プリチャージ選択回路によって、前記プリチャージ選択端子に連結された１つ以上のプリチャージ選択ライン上でプリチャージ選択電圧レベルを調整することとをさらに含む、請求項３に記載の方法。
  5. 前記複数のメモリセルの別のサブセット上で別のアクセス動作を実行するために、前記デジタルメモリデバイスによって、別のコマンドを受信することと、前記複数のメモリセルの別のサブセット上で前記別のアクセス動作を実行することとをさらに含み、
    前記複数のメモリセルの前記別のサブセットは、前記複数のメモリセルの前記サブセット以外にあり、かつまた前記行ラインに連結された少なくとも１つのメモリセルを含み、前記別のアクセス動作は、前記アクセス動作のアクセスサイクル内で実行される、請求項４に記載の方法。
  6. 実質的に前記アクセス動作の実行中に、前記メモリセルの別のサブセットに対応する、前記ビットラインの別のサブセットを選択的にプリチャージすることをさらに含む、請求項５に記載の方法。
  7. 前記アクセス動作を実行することと前記選択的なプリチャージを実行することとは、ほぼ同時に生じる、請求項３に記載の方法。
  8. 前記アクセス動作は、ＲＥＡＤ動作である、請求項３に記載の方法。
  9. 前記アクセス動作は、ＷＲＩＴＥ動作である、請求項３に記載の方法。
  10. 前記識別子は、行アドレスと列アドレスとを含み、前記列アドレスは、前記複数のビットラインのサブセットを識別するために使用される、請求項２に記載の方法。
  11. 前記受信することは、前記行アドレスの前に、前記列アドレスを受信することを含む、請求項２に記載の方法。
  12. 選択的にプリチャージされるべき前記複数のビットラインの前記サブセットに対応する、センスアンプのサブセットのみを選択的にイネーブルすることをさらに含む、請求項１に記載の方法。
  13. 装置であって、
    複数の列および複数の行を含むグリッド内に配置された複数のメモリセルであって、前記複数のメモリセルのそれぞれが、前記グリッドの正確に１つの行および正確に１つの列の一部を形成し、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに接続され、行内の各メモリセルが、複数の行ラインのうちの対応する行ラインによって互いに接続される、複数のメモリセルと、
    前記複数のビットラインに動作可能に連結され、前記複数のメモリセルのうちの一組上でアクセス動作を実行するための受信されたコマンドに応答して、一組のビットラインのアクセス動作のフロントエンドへの選択的なプリチャージを容易にするように適合されたプリチャージ選択回路であって、前記一組のビットラインは、前記複数のメモリセルのうちの一組に対応する、プリチャージ選択回路と
    を備える、装置。
  14. 前記プリチャージ選択回路は、前記一組のビットラインに動作可能に連結された、複数のプリチャージ選択トランジスタを含み、
    前記プリチャージ選択回路は、前記一組のビットラインに関連付けられた前記複数のプリチャージ選択トランジスタのうちの１つを起動させることによって、前記一組のビットラインの選択的なプリチャージを容易にするように構成される、請求項１３に記載の装置。
  15. 前記複数のメモリセルのそれぞれは、対応するプリチャージ選択トランジスタを備え、
    前記プリチャージ選択回路は、前記対応するプリチャージ選択トランジスタの対応する端子上のプリチャージ選択電圧を調整して、前記一組のビットラインのうちの対応するビットラインの前記プリチャージを容易にするように適合される、請求項１３に記載の装置。
  16. 前記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように適合された格納要素をさらに備え、前記複数のメモリセルのうちのそれぞれは、対応する行ライン上のアクセス電圧レベルを検出すると、前記一組のビットラインのうちの対応するビットライン上のビット電圧を駆動するようにさらに適合される、請求項１５に記載の装置。
  17. 前記複数のメモリセルのそれぞれは、前記一組のビットラインのうちの対応するビットラインに動作可能に連結された第１の端子を有するゲーティングトランジスタと、
    対応する行ラインに動作可能に連結された第２の端子と、
    前記プリチャージ選択トランジスタに動作可能に連結された第３の端子と、をさらに備え、
    前記プリチャージ選択トランジスタは、前記ゲーティングトランジスタと、前記複数のメモリセルのそれぞれのうちの前記格納要素との間で直列である、請求項１６に記載の装置。
  18. アクセスすべき一組のメモリセルを識別する前記装置によって受信した、識別子の列アドレスをデコードするように動作可能に適合された列デコーダをさらに備え、
    前記列アドレスデコーダは、前記デコードした列アドレスに基づいて、前記プリチャージ選択回路に前記一組のビットラインの信号を送るようにも動作可能に適合される、請求項１３に記載の装置。
  19. 前記一組のビットラインは、アクセスされるべき前記一組のメモリセルを含む、前記複数の列のうちの少なくとも一組に関連付けられる、請求項１８に記載の装置。
  20. 複数のプリチャージ選択ラインをさらに備え、
    単一の列内の各メモリセルは、前記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、前記単一の列内の前記他のメモリセルのそれぞれに、および前記プリチャージ選択回路に接続され、
    前記複数のメモリセルのそれぞれは、（ａ）行ライン電圧レベルが、前記複数の行ラインのうちの対応する行ライン上で調整され、かつ（２）プリチャージ選択電圧が、前記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ライン上で調整された場合に起動するように適合される、請求項１３に記載の装置。
  21. 前記複数のメモリセルのそれぞれは、起動すると、前記メモリセルの格納電圧まで対応するビットライン上の電圧を駆動するように適合される、請求項２０に記載の装置。
  22. 前記複数のメモリセルのそれぞれは、前記対応する行ラインに連結されたゲーティングトランジスタと、前記対応するプリチャージ選択ラインに連結されたプリチャージ選択トランジスタと、前記ゲーティングおよびプリチャージ選択トランジスタと直列に配置された格納要素とを備える、請求項２０に記載の装置。
  23. 前記プリチャージ選択回路は、前記複数のプリチャージ選択ラインのうちの一組上の前記プリチャージ選択電圧レベルを調整するように適合される、請求項２０に記載の装置。
  24. それぞれが前記行ラインを介して前記複数のメモリセルに動作可能に連結された、行デコーダと列デコーダとをさらに備え、
    前記行デコーダは、前記アクセス動作を実行する前記一組のメモリを含む行を識別する装置によって受信された、前記識別子の行アドレスをデコードするように適合され、
    前記行デコーダは、前記アクセス動作を実行する前記一組のメモリを含む前記行のうちの前記対応する行ライン上のアクセス電圧レベルを調整するようにさらに適合され、
    前記行および列デコーダは、動作中に、前記行アドレスが、前記行デコーダに提供される前に、前記列アドレスを前記列デコーダに提供させるように適合される、請求項１３に記載の装置。
  25. それぞれが前記複数のビットラインのうちの１つに動作可能に連結され、前記回路の開放後に、ビットライン電圧レベルを読み込むように適合された、複数のセンスアンプをさらに備える、請求項１３に記載の装置。
  26. 前記プリチャージ選択回路は、別の組の前記複数のメモリセルに別のアクセス動作を実行する別のコマンドの受信に応答して、前記複数のビットラインの全てよりも少ない、別の組のビットラインの選択的なプリチャージを容易にするようにさらに適合され、
    前記別の組のビットラインは、前記一組のビットライン以外に少なくとも１つのビットラインを含み、
    前記別の組の前記複数のメモリセルは、前記一組の前記複数のメモリセル以外に、少なくとも１つのメモリセルを含み、前記一組の前記複数のメモリセルと同じ行ラインに連結され、
    前記プリチャージ選択回路は、前記複数のセンスアンプのうちの一組の対応するセンスアンプが、前記一組のメモリセルの対応する複数のビットライン電圧を読み込む間に、前記別の組のビットラインの前記プリチャージを容易にするようにさらに適合される、請求項２５に記載の装置。
  27. 前記複数のセンスアンプは、選択的にイネーブルされるように適合される、請求項２５に記載の装置。
  28. 前記装置は、チップ上に配置され、前記チップは、前記メモリセルおよび前記選択的プリチャージ回路の動作を制御するように、前記メモリセルおよび前記選択的プリチャージ回路に動作可能に連結されたコントローラをさらに備える、請求項１３に記載の装置。
  29. システムであって、
    デジタル信号プロセッサと、
    前記デジタル信号プロセッサに動作可能に連結されたデジタルメモリデバイスと
    を備え、
    前記デジタルメモリデバイスは、
    複数の列および複数の行を含むグリッド内に配置された複数のメモリセルであって、前記複数のメモリセルのそれぞれが、前記グリッドの正確に１つの行および正確に１つの列の一部を形成し、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに接続され、行内の各メモリセルが、複数の行ラインのうちの対応する行ラインによって互いに接続された、複数のメモリセルと、
    前記複数のビットラインに動作可能に連結され、前記複数のメモリセルのうちの一組上でアクセス動作を実行するために受信されたコマンドに応答して、前記複数のビットラインの全てよりも少ない、一組のビットラインのアクセス動作のフロントエンド上で選択的なプリチャージを容易にするように適合されたプリチャージ選択回路であって、前記一組のビットラインは、前記複数のメモリセルのうちの前記一組に対応するプリチャージ選択回路とを備える、システム。
  30. 前記プリチャージ選択回路は、前記複数のビットラインに動作可能に連結された、複数のプリチャージ選択トランジスタを含み、
    前記プリチャージ選択回路は、前記一組のビットライン、または前記プリチャージ選択トランジスタのサブセットに関連付けられた前記複数のプリチャージ選択トランジスタを起動させることによって、前記一組のビットラインの選択的なプリチャージを容易にするように構成される、請求項２９に記載のシステム。
  31. 前記複数のメモリセルのそれぞれは、対応するプリチャージ選択トランジスタを備え、
    前記プリチャージ選択回路は、前記対応するプリチャージ選択トランジスタの対応する端子上のプリチャージ選択電圧を調整して、対応するビットラインの前記プリチャージを容易にするように適合される、請求項２９に記載のシステム。
  32. 前記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように適合された格納要素をさらに備え、
    前記複数のメモリセルのうちのそれぞれは、対応する行ライン上のアクセス電圧レベルを検出すると、対応するビットライン上のビット電圧を駆動するようにさらに適合される、請求項３１に記載のシステム。
  33. 前記複数のメモリセルのそれぞれは、対応するビットラインに動作可能に連結された第１の端子を有するゲーティングトランジスタと、
    対応する行ラインに動作可能に連結された第２の端子と、
    前記プリチャージ選択トランジスタに動作可能に連結された第３の端子と
    をさらに備え、
    前記プリチャージ選択トランジスタは、前記ゲーティングトランジスタと、前記複数のメモリセルのそれぞれのうちの前記格納要素との間で直列である、請求項３２に記載のシステム。
  34. アクセスされるべき一組のメモリセルを識別する、前記装置によって受信された識別子の列アドレスをデコードするように動作可能に適合された列デコーダをさらに備え、前記列アドレスデコーダは、前記デコードされた列アドレスに基づいて、前記プリチャージ選択回路に、前記一組のビットラインの信号を送るようにも動作可能に適合される、請求項２９に記載のシステム。
  35. 前記一組のビットラインは、アクセスされるべき前記一組のメモリセルを含む前記複数の列のうちの少なくとも一組に関連付けられる、請求項３４に記載のシステム。
  36. 複数のプリチャージ選択ラインをさらに備え、
    単一の列内のそれぞれのメモリセルは、前記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、前記単一の列内の前記他のメモリセルのそれぞれに、および前記プリチャージ選択回路に接続され、
    前記複数のメモリセルのそれぞれは、（ａ）行ライン電圧レベルが、前記複数の行ラインのうちの対応する行ライン上で調整され、かつ（２）プリチャージ選択電圧が、前記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ライン上で調整された場合に起動するように適合される、請求項２９に記載のシステム。
  37. 前記複数のメモリセルのそれぞれは、起動すると、前記メモリセルの格納電圧まで、対応するビットライン上の電圧を駆動するように適合される、請求項３６に記載のシステム。
  38. 前記複数のメモリセルのそれぞれは、前記対応する行ラインに連結されたゲーティングトランジスタと、前記対応するプリチャージ選択ラインに連結されたプリチャージ選択トランジスタと、前記ゲーティングおよびプリチャージ選択トランジスタと直列に配置された格納要素とを備える、請求項３７に記載のシステム。
  39. 前記プリチャージ選択回路は、前記複数のプリチャージ選択ラインのうちの一組上の前記プリチャージ選択電圧レベルを調整するように適合される、請求項３７に記載のシステム。
  40. アクセスされるべき前記一組のメモリセルを含む一組の１つ以上の列を識別する、前記装置によって受信された識別子の列アドレスをデコードするように動作可能に適合された列デコーダをさらに備える、請求項２９に記載のシステム。
  41. 前記行ラインを介して前記複数のメモリセルに動作可能に連結された、行デコーダをさらに備え、
    前記行デコーダは、前記アクセス動作を実行する前記一組のメモリを含む行を識別する装置によって受信された、前記識別子の前記行アドレスをデコードするように適合され、
    前記行デコーダは、前記アクセス動作を実行する前記一組のメモリを含む行のうちの前記対応する行ラインへのアクセス電圧レベルを調整するようにさらに適合され、
    前記行および列デコーダは、動作中に、前記行アドレスが、前記行デコーダに提供される前に、前記列アドレスを前記列デコーダに提供させるように適合される、請求項４０に記載のシステム。
  42. それぞれが前記複数のビットラインのうちの１つに動作可能に連結され、前記回路の開放後に、ビットライン電圧レベルを読み込むように適合された、複数のセンスアンプをさらに備える、請求項２９に記載のシステム。
  43. 前記プリチャージ選択回路は、別の組の前記複数のメモリセル上で別のアクセス動作を実行するために、別に受信されたコマンドに応答して、前記複数のビットラインの全てよりも少ない、別の組のビットラインの選択的なプリチャージを容易にするようにさらに適合され、
    前記別の組のビットラインは、前記一組のビットライン以外にある、少なくとも１つのビットラインを含み、
    前記別の組の前記複数のメモリセルは、前記一組の複数のメモリセル以外にある、少なくとも１つのメモリセルを含み、前記一組の前記複数のメモリセルと同じ行ラインに連結され、
    前記プリチャージ選択回路は、前記複数のセンスアンプのうちの一組の対応するセンスアンプが、前記一組のメモリセルの対応する複数のビットライン電圧を読み込む間に、前記別の組のビットラインの前記プリチャージを容易にするようにさらに適合される、請求項４２に記載のシステム。
  44. 前記複数のセンスアンプは、選択的にイネーブルされるように適合される、請求項４２に記載のシステム。
  45. 装置であって、
    複数のメモリセルと、前記メモリセルに関連付けられた複数のビットラインとを含むデジタルメモリデバイスによって、前記複数のメモリセルのサブセット上で動作を実行するためにコマンドを受信するための手段であって、前記サブセットは、前記複数のメモリセルよりも少ないメモリセルで構成される手段と、
    前記受信されたコマンドに応答して、前記複数のメモリセルの前記サブセット上で前記動作を実行するための手段であって、前記動作は、前記動作のフロントエンド上で、前記メモリセルのサブセットに関連付けられたビットラインのサブセットのみをプリチャージすることを含む、手段と
    を含む、装置。
  46. 前記デジタルメモリデバイスによって識別子を受信するための手段と、前記識別子の少なくとも一部を使用して、前記複数のビットラインの前記サブセットを識別するための手段と、をさらに含む、請求項４５に記載の装置。
  47. 前記コマンドは、アクセス動作コマンドであり、前記識別子を使用して、前記複数のメモリセルの前記サブセットを識別するための手段をさらに含む、請求項４６に記載の装置。
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JP2011501341A (ja) * 2007-10-16 2011-01-06 エス． アクア セミコンダクター， エルエルシー アクセスとプリチャージが独立したメモリ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160141020A1 (en) * 2014-11-18 2016-05-19 Mediatek Inc. Static random access memory free from write disturb and testing method thereof
CN105701040B (zh) * 2014-11-28 2018-12-07 杭州华为数字技术有限公司 一种激活内存的方法及装置
US10373665B2 (en) 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63266689A (ja) * 1987-04-24 1988-11-02 Hitachi Ltd 半導体メモリ
JPH02128249A (ja) * 1988-11-09 1990-05-16 Hitachi Ltd 記憶制御方式
JPH04162665A (ja) * 1990-10-26 1992-06-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH08180695A (ja) * 1994-12-27 1996-07-12 Yamaha Corp 半導体記憶装置
JPH08185698A (ja) * 1994-12-28 1996-07-16 Yamaha Corp 半導体記憶装置
JPH10106264A (ja) * 1996-09-26 1998-04-24 Nec Corp 半導体記憶装置
JP2003271445A (ja) * 2002-03-15 2003-09-26 Sony Corp メモリ制御装置及び方法
JP2006048894A (ja) * 2004-07-30 2006-02-16 United Memories Inc 少なくとも１つのランダムアクセスメモリアレイを含む集積回路装置およびその動作のための方法
WO2008006081A2 (en) * 2006-07-07 2008-01-10 S. Aqua Semiconductor, Llc Memories with selective precharge
JP2011501341A (ja) * 2007-10-16 2011-01-06 エス． アクア セミコンダクター， エルエルシー アクセスとプリチャージが独立したメモリ

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS581883A (ja) * 1981-06-25 1983-01-07 Fujitsu Ltd 低電力スタチツクｒａｍ
US4845677A (en) * 1987-08-17 1989-07-04 International Business Machines Corporation Pipelined memory chip structure having improved cycle time
JPH0512873A (ja) * 1991-07-05 1993-01-22 Fujitsu Ltd 半導体記憶装置
JPH0644784A (ja) * 1991-12-13 1994-02-18 Kawasaki Steel Corp 半導体スタティックメモリ
JP3481263B2 (ja) * 1992-02-19 2003-12-22 株式会社リコー シリアル記憶装置
JPH06119793A (ja) * 1992-10-07 1994-04-28 Matsushita Electric Ind Co Ltd 読み出し専用記憶装置
JP3559312B2 (ja) * 1994-06-30 2004-09-02 松下電器産業株式会社 Ｒｏｍ装置
US5630174A (en) * 1995-02-03 1997-05-13 Cirrus Logic, Inc. Adapter for detecting whether a peripheral is standard or multimedia type format and selectively switching the peripheral to couple or bypass the system bus
KR0147706B1 (ko) * 1995-06-30 1998-09-15 김주용 고속 동기형 마스크 롬
US5598374A (en) * 1995-07-14 1997-01-28 Cirrus Logic, Inc. Pipeland address memories, and systems and methods using the same
US5636174A (en) * 1996-01-11 1997-06-03 Cirrus Logic, Inc. Fast cycle time-low latency dynamic random access memories and systems and methods using the same
US6061759A (en) * 1996-02-09 2000-05-09 Apex Semiconductor, Inc. Hidden precharge pseudo cache DRAM
JPH1011969A (ja) * 1996-06-21 1998-01-16 Toshiba Microelectron Corp 半導体記憶装置
US5828610A (en) * 1997-03-31 1998-10-27 Seiko Epson Corporation Low power memory including selective precharge circuit
US6314049B1 (en) * 2000-03-30 2001-11-06 Micron Technology, Inc. Elimination of precharge operation in synchronous flash memory
US6779076B1 (en) * 2000-10-05 2004-08-17 Micron Technology, Inc. Method and system for using dynamic random access memory as cache memory
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
US6529412B1 (en) * 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
US6834023B2 (en) 2002-08-01 2004-12-21 Micron Technology, Inc. Method and apparatus for saving current in a memory device
FR2874734A1 (fr) 2004-08-26 2006-03-03 St Microelectronics Sa Procede de lecture de cellules memoire programmables et effacables electriquement, a precharge anticipee de lignes de bit
JP2007035169A (ja) * 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体記憶装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63266689A (ja) * 1987-04-24 1988-11-02 Hitachi Ltd 半導体メモリ
JPH02128249A (ja) * 1988-11-09 1990-05-16 Hitachi Ltd 記憶制御方式
JPH04162665A (ja) * 1990-10-26 1992-06-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH08180695A (ja) * 1994-12-27 1996-07-12 Yamaha Corp 半導体記憶装置
JPH08185698A (ja) * 1994-12-28 1996-07-16 Yamaha Corp 半導体記憶装置
JPH10106264A (ja) * 1996-09-26 1998-04-24 Nec Corp 半導体記憶装置
JP2003271445A (ja) * 2002-03-15 2003-09-26 Sony Corp メモリ制御装置及び方法
JP2006048894A (ja) * 2004-07-30 2006-02-16 United Memories Inc 少なくとも１つのランダムアクセスメモリアレイを含む集積回路装置およびその動作のための方法
WO2008006081A2 (en) * 2006-07-07 2008-01-10 S. Aqua Semiconductor, Llc Memories with selective precharge
JP2009543270A (ja) * 2006-07-07 2009-12-03 エス． アクア セミコンダクター， エルエルシー 選択的なプリチャージを有するメモリ
JP2011501341A (ja) * 2007-10-16 2011-01-06 エス． アクア セミコンダクター， エルエルシー アクセスとプリチャージが独立したメモリ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009543270A (ja) * 2006-07-07 2009-12-03 エス． アクア セミコンダクター， エルエルシー 選択的なプリチャージを有するメモリ
JP2011501341A (ja) * 2007-10-16 2011-01-06 エス． アクア セミコンダクター， エルエルシー アクセスとプリチャージが独立したメモリ

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