JP2011501341A - アクセスとプリチャージが独立したメモリ - Google Patents

Abstract

現在のアクセスサイクル中に、現在のアクセスアドレスに関連する複数のメモリセルの第１部分集合にアクセスするためのアクセス回路と、このアクセス回路に並列に配置され、現在のアクセスサイクル中に、次のプリチャージアドレスに関連する上記複数のメモリセルの第２部分集合の全体又は一部をプリチャージするためのプリチャージ回路とを含む、デジタルメモリデバイス及びシステム、並びにデジタルメモリデバイスを動作させる方法。

Description

本発明の好適例は電子回路に関するものであり、特に、アクセスとプリチャージが独立したデジタルメモリバンクに関するものである。

３０年以上にわたって、例えばＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体ＲＡＭ、ＭＡＧＲＡＭ等のような半導体メモリが、多くの電子システムにおいて非常に重要な役割を果たしてきた。これらのメモリの、データ記憶、コード（命令）記憶、及びデータ検索／アクセス（読出し／書込み）の機能は、多種多様な用途に拡がり続けている。これらのメモリの利用は、スタンドアロン／ディスクリートメモリ製品形態、並びに、例えば論理回路のような他の機能と共にモジュールまたはモノリシック集積回路内に組み込んだメモリのような組込み形態において、共に増大し続けている。コスト、動作電力、帯域幅、レイテンシ、使い易さ、広範な用途をサポートする能力（平衡対不平衡アクセス）、及び不揮発性は、全てが広範な用途において望まれる属性である。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス内のメモリセルの部分集合に対してアクセス動作を行う前に、ビット線をプリチャージしなければならない。全てのメモリバンクに対するプリチャージ動作は一般に、各アクセス動作（読出し又は書込み）の最後に発生し、これにより、これらのバンクは次のアクセス動作の準備が整う。全てのメモリバンクサイクルをプリチャージすることは、時間と共に大量の電力を消費する。また、従来のＤＲＡＭ設計では、アクセス及びプリチャージ回路が、共通の回路及びメモリバンクへの接続経路を共用する。また、両動作が単一のクロックに依存する。従って、プリチャージ動作とアクセス動作が連続して行われ、アクセス動作間に遅延を生じさせる。

米国特許第５８３５９３２号明細書 米国特許第７２５４６９０号明細書 米国特許出願公開第１１／７７１８９５号明細書 米国特許出願公開第１１／７７１８５３号明細書

従来技術のデジタルメモリデバイスの機能ブロック図である。 本発明の種々の実施例によるデジタルメモリデバイスの機能ブロック図である。 種々の実施例による、本発明を実施するために使用するのに適したコンピュータシステムの例を示す図である。 種々の実施例による、メモリバンク又はセルに対するアクセスとプリチャージを独立して行う方法を示すフローチャートである。

以下の詳細な説明では、本明細書の一部をなす図面を参照し、これらの図面全体を通して、同じ参照番号は同様の部分を指し、これらの図面には、本発明を実施することのできる特定実施例を例として示す。本発明の範囲から逸脱することなしに、他の実施例を利用することができ、構造的又は論理的変更を加えることができることは明らかである。従って、以下の詳細な説明は、限定的意味にとるべきでなく、本発明の範囲は、特許請求の範囲及びその等価物によって規定される。

「アクセスサイクル」は、明細書及び特許請求の範囲を通して用い、メモリデバイスに対するアクセス動作が実行される時間を称する。こうしたアクセス動作は、読出し、書込み、あるいは他のアクセス動作であり得る。アクセスサイクル自体は、必ずしもデバイスの単一「クロックサイクル」を称さないが、実際には、例えば７〜９クロックサイクル、あるいは他の数のクロックサイクルのような複数クロックサイクルにわたって発生する。

本発明の実施例は、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）デバイスのような、デジタルメモリデバイスのメモリセルの第１部分集合にアクセスしながら、デバイスの現在のアクセスサイクル中に、同じデジタルメモリデバイスのメモリセルの第２部分集合を独立して、及び／又は同時にプリチャージするように構成されたデジタルメモリデバイスを含むことができる。実施例では、デジタルメモリデバイスがアクセスコマンド及びこれに関連する第１部分集合を指定するアドレスを受信し、プリチャージコマンド及びこれに関連する第２部分集合を指定する次のプリチャージアドレスも受信することができる。実施例では、次のプリチャージアドレスは、過去のアクセスに基づくことができる。実施例では、次のプリチャージアドレスは、1998年11月10日に特許付与された米国特許第５８３５９３２号明細書、発明の名称”METHODS AND SYSTEMS FOR MAINTAINING DATA LOCALITY IN A MULTIPLE MEMORY BANK SYSTEM HAVING DRAM WITH INTEGRAL SRAM”（特許文献１）に教示されている、空間的又は時間的なプリフェッチに基づくことができる。特に、空間的及び／又は時間的に隣接したデータを複数のバンク内に記憶することによって、連続して要求されるデータを隣接したバンク内に見出すことのできる確率を増加させることができ、従って、このデータ検索は、独立したプリチャージ及びアクセス回路を利用することができる。更なる詳細については上記特許文献を参照されたい。

図１に、従来技術のデジタルメモリデバイス１０１の機能ブロック図を例示する。デジタルメモリデバイス１０１は、スタンドアロンの（独立型）集積回路として表すが、例えば内蔵メモリ又はキャッシュメモリのような他の種類のデジタルメモリが同一又は同様の様式で動作することは、当業者の認める所である。デバイス１０１は、バンク１０９、バンク１１１、バンク１１３で表すｎ個のメモリバンクへの単一組の接続を共用する共通のアクセス兼プリチャージ回路１０３を含む。従来技術のデジタルメモリデバイスが任意数のデジタルメモリバンクを有することができるが、一般に偶数のバンクを含むことは、当業者の認める所である。メモリバンク１０９、１１１、１１３の各々は、Ｎ行、Ｍ列のアレイの形に配置した複数のダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）セルを含む。当業者に知られているように、こうしたアレイは複数のサブアレイに分割されていることが多い。また、メモリバンク１０９、１１１、１１３は、それぞれセンス増幅回路１１７、１１９、１２１と共に示し、これらのセンスアンプ回路は、読出し動作中に、メモリバンク１０９、１１１、１１３のアレイのメモリセルに記憶された電圧を取り出して検出すると共に、書込み動作中に新たなデータ値をメモリセルに書き込む。メモリバンク１０９、１１１、１１３内には、アドレスデコーダ１２３、１２５、１２７も含まれる。アクセス兼プリチャージ回路１０３は、グローバルデコーダ１１５と共に示している。当業者には明らかなように、グローバルデコーダ１１５とバンク固有のデコーダ１２３、１２５、１２７とは連動して動作して、Ｉ／Ｏ（入力／出力）１０７のピン上で受信したアドレスを復号化（デコード）する。グローバルデコーダ１１５は一般に、受信した行又は列アドレスの最上位ビット（ＭＳＢ）を復号化して、受信したアドレスの残り部分を適切なバンクに指向させ、このバンクで、バンク固有のデコーダ１２３、１２５、１２７が最下位ビット（ＬＳＢ）を復号化して、受信したアドレスに対応するメモリバンク内のメモリセルの特定部分集合を活性化する。従来技術の一部の実現では、グローバルデコーダが存在しないことがあり、他の実現では、バンク固有のデコーダが存在しないことがある。以下に説明する本発明の実施例は、こうした従来技術のアーキテクチャの全てと両立する。デジタルメモリ素子１０１は、読出し又は書込みコマンドを受信するように構成されているのに加えて、メモリバンクをプリチャージするためのプリチャージコマンドも受信するように構成されている。当業者には明らかなように、デジタルメモリ素子１０１は、読出し又は書込みコマンドの受信時に、プリチャージコマンドを受信しなくてもメモリバンクをプリチャージする。

以下、メモリデバイス１０１の一般的な動作を簡単に説明する。アクセスコマンドを（例えば読出し又は書込みのような）Ｉ／Ｏ１０７のピン上で受信すると、上記部分集合に関連するアドレスもＩ／Ｏ１０７のピン上で受信する。従来技術の一部の実現では、この受信したアドレスを少なくとも部分的にグローバルデコーダ１１５によって復号化した後に、アクセス兼プリチャージ回路１０３が、受信したコマンド及び／又はアドレスをバンク１０９、１１１又は１１３のうち適切な１つに渡し、このバンクでは、受信したアドレスの残り部分がバンク固有のデコーダ１２３、１２５又は１２７のうち１つによって復号され、そして、行線を活性化してセンス増幅器１１７、１１９又は１２１をオン状態にすることによって、適切なメモリセルにアクセスする。アクセス兼プリチャージ回路１０３は、単独で、あるいはバンク固有のプリチャージ回路と連動して、メモリバンク１０９、１１１、１１３もプリチャージする。アクセス兼プリチャージ回路１０３は一般に回路を共有するので、現在のアクセスサイクル中に、異なるバンクを同時にアクセス及びプリチャージすることはできない。

図２に、本発明の種々の実施例によるデジタルメモリデバイス２０１の機能ブロック図を示す。デジタルメモリデバイス２０１は、スタンドアロンの集積回路として示すが、本発明の実施例はスタンドアロンのメモリデバイスに限定されないことは、当業者の認める所である。実施例と両立する他のデジタルメモリデバイスは、例えば、内蔵メモリ、及びＬ１、Ｌ２及びＬ３キャッシュを含むキャッシュメモリとすることができる。メモリデバイス２０１はＤＲＡＭとすることができる。アクセス回路２０３とプリチャージ回路２０５とは論理的に分離し、メモリバンク２０９、２１１、２１３への独立した回路接続を共用することができる。本発明の実施例は、例えば偶数のメモリバンクのような任意数のメモリバンクで実施することができる。メモリバンク２０９、２１１及び２１３の各々は、Ｎ行、Ｍ列のアレイの形に配置した複数のダイナミック・ランダムアクセスメモリ（ＤＲＡＭ）セルを含むことができる。こうしたアレイは、複数のサブアレイに分割することができる。メモリバンク２０９、２１１、２１３は、それぞれセンス増幅回路２１７、２１９、２２１を含むことができ、これらのセンス増幅回路は、読出し動作中に、メモリバンク２０９、２１１、２１３のアレイのメモリセルに記憶された電圧を取り出して検出すると共に、書込み動作中に、新たな値をメモリセルに入れ込むことを手助けすることができる。メモリバンク２０９、２１１、２１３は、アドレスデコーダ２２３、２２５、２２７も含むこともできる。実施例では、アクセス回路２０３は、アクセス・グローバルデコーダ２１５を含むことができる。アクセス・グローバルデコーダ２１５とデコーダ２２３、２２５、２２７とは連動して動作して、メモリデバイス２０１のアクセスサイクル中に、Ｉ／Ｏ（入力／出力）２０７のピン上で受信したアドレスを復号化する。アクセス・グローバルデコーダ２１５は、受信した行又は列アドレスの最上位ビット（ＭＳＢ）を復号化し、受信したアドレスの残り部分を適切なバンクに指向させることができ、このバンクでは、バンク固有のデコーダ２２３、２２５、２２７のうち１つが、受信したアドレスに関連する適切な行線を活性化する前に、受信したアドレスの最下位ビット（ＬＳＢ）を復号化する。一部の実施例ではグローバルデコーダが存在しないことがあり、他の実施例では、バンク固有のデコーダが存在しないことがある。

プリチャージ回路２０５は、このプリチャージ回路をメモリバンク２０９、２１１、２１３に接続する回路を有することができ、この回路は、アクセス回路２０３をメモリバンク２０９、２１１、２１３に接続する回路から独立している。また、一部の実施例では、プリチャージ回路２０５がプリチャージ・グローバルデコーダ２２９を含むこともできる。プリチャージ回路２０５は、Ｉ／Ｏ２０７を経由して、次のプリチャージアドレスをメモリコントローラ（図示せず）又は同様のデバイスから受信するように構成することができる。プリチャージ回路２０５は、受信した次のプリチャージアドレスに関連するバンク２０９、２１１、２１３のうち１つ（即ち、プリチャージすべきメモリセルの第２部分集合を含むバンク）をプリチャージするように構成することができる。実施例では、プリチャージ回路２０５をバンク固有のプリチャージ回路（図示せず）と結合することができ、バンク固有のプリチャージ回路は、当該バンク又は当該バンクの部分集合をプリチャージするように構成することができる。こうした実施例では、プリチャージ回路２０５は、実際のプリチャージ動作自体を実行せずに、単にこうしたバンク固有のプリチャージ回路に指示するように構成することができる。

実施例では、メモリデバイス２０１は、デュアルインライン・メモリモジュール（ＤＩＭＭ）とすることができる。こうした実施例では、メモリデバイス２０１は複数のＤＩＭＭと連動して動作することができ、そしてメモリコントローラ（図示せず）は、独立したプリチャージ及びアクセスコマンドを各ＤＩＭＭに送信するように構成することができる。

実施例では、2007年8月7日に特許付与された米国特許第７２５４６９０号明細書、発明の名称”PIPELINED SEMICONDUCTOR MEMORIES AND SYSTEMS”に教示されているように、メモリデバイス２０１を、クロックサイクルの立上りエッジ及び立下りエッジの両方でコマンドを受信するように構成することができる。こうした実施例では、複数アドレスをパイプライン化してレイテンシを減少させることができる。アドレスのパイプライン化により、前のアドレスが意図したバンク及び行に完全に送られる前にアドレスを受信して、アクセスを加速することができる。このことは、グローバルアドレス・スーパーバイザーをメモリ素子２０１に挿入して、コンフリクトを発生することなしにアドレスをパイプライン化することによって達成することができる。こうして、関連するアドレスを伴うアクセスコマンドを、クロックサイクルの立上りエッジで受信し、これに続いて、プリチャージコマンドを他の関連するアドレスと共に、立下りエッジで受信する。メモリデバイス２０１は、アクセスコマンドとプリチャージコマンドとの任意の組み合わせを、クロックサイクルの立上り／立下りエッジで受信するように構成することができる。更なる詳細については上記特許文献を参照されたい。

図４に、図２に示す実施例を含む種々の実施例による、メモリバンク又はバンクのメモリセルの部分集合に対するアクセスとプリチャージを独立して行う方法のフローチャートを示す。図４のフローチャートは、デジタルメモリデバイス２０１を参照して記述しているが、本発明の実施例から逸脱することなしに、デジタルメモリデバイス２０１を動作させる他の方法が可能であり、図４に示すデジタルメモリを動作させる方法は、図２に示す以外のデジタルメモリデバイスに対して実施することができる。こうしたものとして、図２のデジタルメモリデバイス及び図４の動作方法は、本発明の開示全体について限定的意味にとるべきでない。

メモリデバイス２０１の現在のサイクルの最初に、メモリコントローラ（図示せず）又は同様のデバイスが、メモリセルの第１部分集合にアクセスするためのコマンド、並びにこの第１部分集合に対応する現在のアクセスアドレスを、Ｉ／Ｏ２０７に結合されたバス（図示せず）上に発行する。アクセス回路２０３は、このコマンド及びこれに関連する第１アドレスを受信する（ステップ４０１）。デジタルメモリデバイス２０１は、この第１部分集合が現在プリチャージされているか否かを判定する（ステップ４０３）。プリチャージされていなければ、プリチャージ回路２０５は、バンク２０９、２１１、又は２１３のうち１つ、あるいは受信した現在のアクセスアドレスに関連する他のバンクをプリチャージする（ステップ４０５）。実施例では、プリチャージ回路２０５は、全てのバンクをプリチャージすることができ、あるいは１つのバンクの１つの部分集合のみをプリチャージすることができる。一旦、プリチャージが完了するか、あるいは第１部分集合が既にプリチャージされている場合は、アクセス回路２０３は、部分的に復号化したアドレスを、バンク固有のデコーダ２２３、２２５、２２７のうち１つ、あるいは他のバンク固有のデコーダに転送し、このデコーダは、受信した現在のアクセスアドレスに関連するメモリセルの第１部分集合を活性化することができる。バンク固有のセンス増幅器（２１７、２１９、２２１、あるいは他のセンス増幅器）は、読出しコマンドでは、ビット線の駆動を開始して、メモリセルの第１部分集合中に記憶された電圧を検出するか、あるいは、アクセスコマンドが書込みコマンドである場合は、メモリセルの第１部分集合に新たなビットを書き込む（ステップ４０７）。

現在のアクセスサイクルを構成する復号化、活性化及び検出の動作は数クロックサイクル（例えば、７〜９クロックサイクル、あるいは他の数のクロックサイクル）を要するので、デジタルメモリデバイス２０１は、現在のアクセスサイクル中に、メモリセルの第２部分集合に関連する次のプリチャージアドレスを受信することができる（ステップ４０９）。そしてプリチャージ回路２０５は、受信した次のプリチャージアドレスを部分的又は全体的に復号化して、メモリセルの第２部分集合を含む対応するメモリバンク、あるいはこのメモリバンクの部分集合に対するプリチャージ動作を実行する（ステップ４１１）。実施例では、第１及び第２部分集合が同じメモリバンク内にある場合は、プリチャージ回路２０５は、適切な方法及びデバイスを用いて、メモリセルの第２部分集合を選択的にプリチャージするか、選択的にプリチャージさせる。代案実施例では、独立してプリチャージすべきビット線を含むバンクが現在アクセス中である場合は、プリチャージ回路２０５は現在のアクセスサイクル中に、どのビット線もプリチャージしないことができる。

最後に、現在のアクセス動作はステップ４１３で完了し、デバイスはステップ４０１に戻って新たな現在アクセスアドレスを受信して、デジタルメモリデバイス２０１の新たなアクセスサイクルを開始する。前に受信した次のプリチャージアドレスが新たな現在アクセスアドレスと同一である場合は、デバイスはステップ４０３で、この新たなアクセスアドレスに対応するメモリセルの部分集合に関連するビット線が現在プリチャージされていることを判定する。こうしたプリチャージは、ステップ４１１における前の独立したプリチャージの結果であり得る。こうしてデジタルメモリデバイス２０１は、当該デバイスがステップ４０５で部分集合に関連するビット線をプリチャージするのを待たずに直ちに、新たに受信したアクセスアドレスに関連するメモリセルの部分集合に対するアクセス動作を開始することができる（ステップ４０７）。従って、本発明の教示により具体化したデジタルメモリデバイス２０１及び他のデジタルメモリデバイスは、独立して、一組のビット線をプリチャージしながら、他の組のビット線に結合されたメモリセルにアクセスすることによって、「隠れた」サイクルを利用することができ、これにより、レイテンシを低減してデバイスへのアクセス時間を加速することができる。また、本発明の実施例は、全てのバンクをプリチャージするのではなく、単一のバンク、あるいは単一のバンクの部分集合のみをプリチャージすることによって、消費する電力を従来技術のデバイスより少なくすることができる。

実施例では、メモリデバイス２０１は、サイクルの最後のみに、かつ現在のアクセス動作と同時ではなくプリチャージするように構成することができる。こうすることがレイテンシを低減しなくても、メモリデバイス２０１をレガシー（旧来の）システム内で使用する場合は、サイクルの最後のみにプリチャージを可能にすることが必要になり得る。従って、メモリデバイス２０１の動作は、必要であれば従来のＤＲＡＭをエミュレートすることができる。

他の実施例では、次のプリチャージアドレスは予測法に基づくことができる。実施例では、次のアクセスアドレスは、デジタルメモリデバイス２０１の履歴、アクセス又は過去のアクセスを用いることに基づくことができる。他の実施例では、次のアクセスアドレスは、1998年11月10日に特許付与された米国特許第５８３５９３２号明細書、発明の名称”METHODS ABD SYSTEMS FOR MAINTAINING DATA LOCALITY IN A MULTIPLE MEMORY BANK SYSTEM HAVING DRAM WITH INTEGRAL SRAM”（特許文献１）によって教示される空間的又は時間的なプリフェッチに基づくことができる。特に、空間的及び／又は時間的に隣接したデータを複数のバンク内に記憶することによって、連続して要求されるデータを隣接したバンク内に見出すことのできる確率を増加させることができ、このデータ検索は、独立したプリチャージ及びアクセス回路を利用することができる。更なる詳細については上記特許文献を参照されたい。実施例では、次のプリチャージアドレスが既知のアドレスに基づき、かつ予測した次のアドレスに基づかないことができる。

実施例では、バンク２０９、２１１、２１３、又は他のバンク内のメモリセルのアレイ、サブアレイ又は他の部分集合は、ステップ４０５又は４１１のいずれかにおいて選択的にプリチャージすることができる。こうした選択的なプリチャージの方法、装置、及びシステムは、米国特許出願第１１／７７１８９５号明細書、発明の名称”MEMORIES WITH SELECTIVE PRECHARGE”、2007年6月29日出願（特許文献３）、及び米国特許出願第１１／７７１８５３号明細書、発明の名称”MEMORIES WITH FRONT END PRECHARGE”、2007年6月29日出願（特許文献４）に開示されている。これらの文献に記載されているように、メモリデバイスはプリチャージ選択回路を含むことができ、このプリチャージ選択回路は、デバイスのアクセスサイクルの前端または後端のいずれかに、メモリデバイス内の全ビット線より少数のビット線の部分集合か、メモリデバイスの単一メモリバンク内の全ビット線を選択的にプリチャージする。これらの文献に記述されている一部の実施例では、こうした選択的にプリチャージは、アクセスすべき特定のビット線のプリチャージとすることができる。選択的なプリチャージは、電力消費を低減し、かつアクセス時間を減少させることができる。更なる詳細については上記特許出願を参照されたい。

図３に、本発明の実施例を含む種々のデジタルメモリデバイスを実施するために用いるのに適したコンピュータシステム／装置の例を示す。図に示すように、コンピュータシステム／装置３００は、１つ以上のプロセッサ３０２、及び例えば図２のデジタルメモリデバイス２０１のようなシステムメモリ３０４を含むことができる。これに加えて、コンピュータシステム／装置３００は、（ディスケット（登録商標）、ハード（ディスク）ドライブ、ＣＤ―ＲＯＭ、等のような）大容量記憶装置３０６、（キーボード、カーソル制御装置、等のような）入出力装置３０８、及び（ネットワークインターフェースカード、モデム、等のような）通信インターフェース３１０を含むことができる。これらの要素は、１本以上のバスを表すシステムバス３１２を介して互いに結合することができる。多重バスの場合は、１つ以上のバスブリッジ（図示せず）によってブリッジ接続することができる。最後に、本発明の教示の一部又は全部により具体化したコントローラ３１４を設けて、メモリ３０４を動作させるように構成することができる。実施例では、コントローラ３１４は、本発明の種々の実施例によるメモリ３０４に読出し及び書込みアクセスコマンドを発行し、メモリ３０４にプリチャージコマンドも発行するように構成することができる。実施例では、コントローラ３１４は、予測した次のアクセスアドレスに基づいて、次のプリチャージアドレスを発行するように構成することができる。実施例では、コントローラ３１４は、過去のアクセス又はアクセス履歴を用いて、メモリ３０４に次のプリチャージアドレスを発行するように構成することができる。実施例では、コントローラ３０４は、空間的又は時間的なプリフェッチに基づいて、次のプリチャージアドレスを発行するように構成することができる。実施例では、メモリコントローラ３１４は、次のプリチャージアドレスを、予測した次のアドレスではなく、実際の次のアクセスコマンドの既知のアドレスに基づかせることができる。代案実施例では、メモリ３０４がコントローラ（図示せず）を含んで、コントローラ３１４の機能の一部又は全部を実行することができる。実施例では、コントローラ３１４の機能の一部又は全部を、メモリ３０４内で有効に実現することができる。実施例では、こうした機能を、メモリ３０４内のモードレジスタの使用によって実行することができる。一例として、実施例では、モードレジスタを用いて、プリチャージがサイクルの最初に発生するようにモードを設定するか、サイクルの最後に発生するようにモードを設定することができる。

本発明の種々の実施例の教示以外に、コンピュータシステム／装置３００の各要素は、現在技術において既知であるその通常の機能を実行することができる。特に、システムメモリ３０４及び大容量記憶装置３０６を用いて、１つ以上のソフトウェアアプリケーションを実現するプログラミング命令の作業用コピー及び永久コピーを記憶することができる。

図３はコンピュータシステムを示すが、本発明の実施例は、これらに限定されないが、携帯電話、パーソナルデータアシスタント（ＰＤＡ）、ゲーム装置、高解像度テレビジョン（ＨＤＴＶ）装置、電化製品、ネットワーク装置、デジタル音楽プレーヤー、ラップトップコンピュータ、携帯電子装置、電話機、並びに現在技術において既知の他の装置のような、ＤＲＡＭ又は他の種類のデジタルメモリを利用する他の装置を用いて実施することができることは、当業者の認める所である。

種々の実施例では、前述したメモリセルを集積回路内に具体化する。この集積回路は、これらに限定されないが、ＶＨＤＬ又はＶｅｒｉｌｏｇのような多数のハードウェア設計言語のいずれかを用いて記述することができる。コンパイルした設計は、これらに限定されないが、ＧＤＳ又はＧＤＳ IIのような多数のデータフォーマットのいずれかで記憶することができる。ソース及び／又はコンパイルした設計は、これに限定されないが、ＤＶＤのような多数の媒体のいずれかに記憶することができる。

本明細書では、好適な実施例を説明する目的で、特定実施例を図示し説明してきたが、本発明の範囲から逸脱することなしに、図示及び説明した特定実施例を、多種多様な代案及び／又は等価な実現で代替することができることは、当業者にとって明らかである。本発明を非常に多種多様な実施例で実現することができることは、当業者は容易に理解する。本願は、本明細書に説明した実施例のあらゆる適応又は変形をカバーすることを意図している。

Claims (25)

1. 現在のアクセスサイクル中に、現在のアクセスアドレスに関連する複数のメモリセルの第１部分集合にアクセスするためのアクセス回路と；
   前記アクセス回路に並列に配置され、前記現在のアクセスサイクル中に、次のプリチャージアドレスに関連する前記複数のメモリセルの第２部分集合の全体又は一部をプリチャージするためのプリチャージ回路と
   を具えていることを特徴とする装置。
2. 前記プリチャージ回路が、前記次のプリチャージアドレスを、メモリコントローラから受信するように構成されていることを特徴とする請求項１に記載の装置。
3. 更に、前記メモリコントローラを具えていることを特徴とする請求項２に記載の装置。
4. 前記メモリコントローラが、前記次のプリチャージアドレスを、少なくとも部分的に前記メモリセルの過去のアクセスに基づいて決定するように構成されていることを特徴とする請求項３に記載の装置。
5. 前記メモリコントローラが、前記次のプリチャージアドレスを、空間的又は時間的なプリフェッチに基づいて決定するように構成されていることを特徴とする請求項３に記載の装置。
6. 更に、前記複数のメモリセルを具えていることを特徴とする請求項１に記載の装置。
7. 前記複数のメモリセルが、複数のメモリバンクの形に編成されていることを特徴とする請求項６に記載の装置。
8. 前記複数のメモリセルの前記第１部分集合及び前記第２部分集合が、前記複数のメモリバンクの、それぞれ第１メモリバンク及び第２メモリバンク上に配置されていることを特徴とする請求項７に記載の装置。
9. 前記メモリバンクが、デュアルインライン・メモリモジュール（ＤＩＭＭ）を形成することを特徴とする請求項６に記載の装置。
10. デジタルメモリを動作させる方法において、
    前記デジタルメモリのアクセス回路によって、現在のアクセスサイクル中に、現在のアクセスアドレスに関連する複数のメモリセルの第１部分集合にアクセスするステップと；
    前記アクセス回路に並列に配置されたプリチャージ回路によって、前記現在のアクセスサイクル中に、次のプリチャージアドレスに関連する前記複数のメモリセルの第２部分集合の全体又は一部をプリチャージするステップと
    を含むことを特徴とする方法。
11. 前記プリチャージ回路によって、前記次のプリチャージアドレスを、メモリコントローラから受信するステップを含むことを特徴とする請求項１０に記載の方法。
12. 前記メモリコントローラによって、前記次のプリチャージアドレスを、少なくとも部分的に前記メモリセルの過去のアクセスに基づいて決定するステップを含むことを特徴とする請求項１１に記載の方法。
13. 前記メモリコントローラによって、前記次のプリチャージアドレスを、空間的又は時間的なプリフェッチに基づいて決定するステップを含むことを特徴とする請求項１１に記載の方法。
14. 前記複数のメモリセルの前記第１部分集合及び前記第２部分集合が、複数のメモリバンクの、それぞれ第１メモリバンク及び第２メモリバンク上に配置されていることを特徴とする請求項１０に記載の方法。
15. 前記メモリバンクが、デュアルインライン・メモリモジュール（ＤＩＭＭ）を形成することを特徴とする請求項１４に記載の装置。
16. デジタルメモリユニットと；
    データバスを介して前記デジタルメモリユニットに結合され、前記データバスを経由して、前記メモリユニットからデータを読み出し、前記メモリユニットにデータを書き込むように構成されたメモリコントローラとを具えたシステムにおいて、
    前記メモリユニットが、
    現在のアクセスサイクル中に、現在のアクセスアドレスに関連する複数のメモリセルの第１部分集合にアクセスするためのアクセス回路と；
    前記アクセス回路に並列に配置され、前記現在のアクセスサイクル中に、次のプリチャージアドレスに関連する前記複数のメモリセルの第２部分集合の全体又は一部をプリチャージするためのプリチャージ回路と
    を含むことを特徴とするシステム。
17. 前記メモリコントローラが、前記次のプリチャージアドレスを、少なくとも部分的に前記メモリセルの過去のアクセスに基づいて決定するように構成されていることを特徴とする請求項１６に記載のシステム。
18. 前記メモリコントローラが、前記次のプリチャージアドレスを、空間的又は時間的なプリフェッチに基づいて決定するように構成されていることを特徴とする請求項１６に記載のシステム。
19. 前記メモリバンクが、デュアルインライン・メモリモジュール（ＤＩＭＭ）を形成することを特徴とする請求項１６に記載のシステム。
20. 更に、他のＤＩＭＭを具え、
    このＤＩＭＭが、
    他の現在のアクセスサイクル中に、他の現在のアクセスアドレスに関連する他の複数のメモリセルの他の第１部分集合にアクセスするための他のアクセス回路と；
    前記他のアクセス回路に並列に配置され、前記他の現在のアクセスサイクル中に、他の次のプリチャージアドレスに関連する前記他の複数のメモリセルの他の第２部分集合の全体又は一部をプリチャージするための他のプリチャージ回路と
    含むことを特徴とする請求項１９に記載のシステム。
21. 現在のアクセスサイクル中に、現在のアクセスアドレスに関連する複数のメモリセルの第１部分集合にアクセスするための手段と；
    前記現在のアクセスサイクル中に、次のプリチャージアドレスに関連する前記複数のメモリセルの第２部分集合の全体又は一部をプリチャージするための手段と；
    を具えていることを特徴とする装置。
22. 前記次のプリチャージアドレスを、少なくとも部分的に前記メモリセルの過去のアクセスに基づいて決定するための手段を具えていることを特徴とする請求項２１に記載の装置。
23. 前記メモリコントローラによって、前記次のプリチャージアドレスを空間的又は時間的なプリフェッチに基づいて決定するための手段を具えていることを特徴とする請求項２１に記載の装置。
24. 装置において、
    前記装置をバスラインに接続するように構成された入出力（Ｉ／Ｏ）ピンと；
    前記バスラインを経由して、デジタルメモリデバイスに、
    現在のアクセスコマンド及びこれに関連する現在アクセスアドレスと；
    次のプリチャージコマンド及びこれに関連する次のプリチャージアドレスとを送信する論理回路と；
    前記デジタルメモリデバイスの過去のアクセス、空間的プリフェッチ、又は時間的プリフェッチのいずれかに基づいて、前記次のプリチャージコマンドを決定するための論理回路と
    を具え、
    前記現在アクセスアドレスは、現在のアクセスサイクル中にアクセスすべきメモリセルの第１部分集合に対応し、
    前記次のプリチャージアドレスは、前記現在のアクセスサイクル中にプリチャージすべき、前記メモリセルの前記第１部分集合とは異なる第２部分集合に対応することを特徴とする装置。
25. コンピュータ可読の複数のハードウェア設計言語又は該ハードウェア設計言語のコンパイル結果を含み、前記ハードウェア設計言語が、請求項１に記載の装置の集積回路としての実現を記述することを特徴とする製品。
    

Images