JP2002342159A - メモリコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 ダイナミックランダムアクセスメモリに対す
るアクセスを効率良く行うこと。 【解決手段】 デバイスからメモリコントローラ１に対
してアクセス要求が出力されたときに、メモリコントロ
ーラ１は、アクセス要求を基にメモリサイクルａ０でバ
ンクｂ０のうちロウアドレスｒａ０で指定されたページ
をアクティブ化し、その後、バンクｂ０のページに対す
るリードアクセスが行われる前に、次のアクセス対象と
なるバンク１に対して先行プリチャージを実行し、バン
クｂ０のリードアクセスの後、描画処理により、バンク
０からバンクｂ１にアクセスするためにページミスヒッ
トが発生したときに、プリチャージを実行することなく
直ちにバンクｂ１に対するアクティブ化を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリコントロー
ラに係り、特に、画像データなどを記憶するダイナミッ
ク・ランダムアクセスメモリ（ＤＲＡＭ）をアクセスす
るに好適なメモリコントローラに関する。

【０００２】

【従来の技術】近年、パーソナルコンピュータなどの急
激な普及に伴い、パーソナルコンピュータの主記憶メモ
リとして使用されているＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の供給量が
増大するとともに価格が下がり、これによりパーソナル
コンピュータ以外の電子機器にもＤＲＡＭが採用されて
いる。このＤＲＡＭには、インタフェースのクロックに
同期して連続した書き込みや読み出し（以下、バースト
転送）を高速化したシンクロナスＤＲＡＭ（以下、ＳＤ
ＲＡＭ）や、ＳＤＲＡＭのバースト転送をクロック信号
の立上りと立ち下がりの両エッジに同期して実行するこ
とにより、バースト転送を２倍に高速化したダブルデー
タレートＳＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭ）やラ
ムバスＤＲＡＭ（以下、ＲＤＲＡＭ）などがある。これ
らＤＲＡＭのうち特に、ＳＤＲＡＭは安価で大容量のメ
モリを構成できるため、利用する機器は増加している。
またディスプレイに表示する画像データを一時的に保持
するフレームメモリとして、これまで使用されてきた高
価な専用メモリ（ＶＲＡＭ）の代わりに、ＳＤＲＡＭを
使用するようになってきている。なお、ＳＤＲＡＭの規
格は、ＪＥＤＥＣ規格２１−Ｃで定められている。

【０００３】ＣＤＲＡＭの画像データをアクセスするデ
バイスとしては、例えば、画像データを読み出してディ
スプレイに転送する表示処理装置や、任意の図形を描画
するために、それらの図形データを生成して画像データ
として書き込む描画処理装置がある。またＳＤＲＡＭに
データを記憶するに際しては、ビデオ入力装置によって
生成された画像データを書き込むこともできる。さら
に、ＳＤＲＡＭを構成するに際しては、画像データを記
憶するフレームメモリとメインメモリとを統合して一つ
のメモリにしたユニファイドメモリをＳＤＲＡＭで実現
することもできる。ＳＤＲＡＭをユニファイドメモリと
して構成した場合、ユニファイドメモリに対しては、画
像データのアクセスの他に、プロセッサによる命令コー
ドや各種データのアクセスが実行されるため、メモリア
クセスを効率良く行う必要がある。

【０００４】画像データをフレームメモリに記憶するに
際して、フレームメモリには、画像データをデータ記憶
エリアに保持するために、水平方向および垂直方向に有
限な二次元のアドレス空間が割り当てられている。画像
データは、ディスプレイ装置の表示画面（表示画素）に
対応して、水平方向および垂直方向に配列された状態で
保持される。表示画面に対応する各画素の画像データは
それぞれ数ビットないし数十ビットで構成されており、
１画素の画像データのビット長はデータの形式によって
決定される。

【０００５】またフレームメモリとしてのＳＤＲＡＭに
画像データを記憶するに際しては、データ記憶エリアを
複数のバンク、例えば、４バンクに分割するとともに、
各バンクを複数のページに分割し、各ページにロウアド
レスが割り当てられている。このように構成されたフレ
ームメモリに対してアドレスを設定するに際しては、リ
ニアアドレスマッピングとタイルアドレスマッピングが
採用されている。

【０００６】リニアアドレスマッピングは、水平方向の
画素データの並びをラインとしたときに、水平方向に配
列された画素データ（表示画面の画素のうち水平方向に
並んだ画素に対応した画像データ）に対して、水平方向
に連続したアドレスを割り当てて、１ライン内の表示画
素に対して全て同一のロウアドレス、すなわち同一ペー
ジのロウアドレスを割り当てる方式である。この場合、
各ラインの画素データは、それぞれ同一バンクであるが
別のロウアドレスが割り当てられるか、もしくは別のバ
ンクのロウアドレスが割り当てられる。すなわち各ライ
ンの画素データにライン毎に異なるページが割り当てら
れている。

【０００７】一方、タイルアドレスマッピングは、例え
ば、水平方向に３２バイト、垂直方向に１６ラインの方
形（以下、タイル）内の画素データに対して連続したア
ドレスを割り当てるとともに、１タイル内の画素データ
に対しては全て同一のロウアドレス、すなわち同一ペー
ジを割り当てる方式である。この場合、各タイルの画素
データ（画像データ）はそれぞれ同一バンクであるが別
のロウアドレスが割り当てられるかもしくは別のバンク
のロウアドレスが割り当てられる。すなわち各タイルの
画素データにはタイル毎に異なるページが割り当てられ
ている。

【０００８】ところで、ＳＤＲＡＭは、データを保持す
るためにリフレッシュ動作が必要であり、ＳＤＲＡＭを
アクセスするに際しては、アクセス対象のページをロウ
アドレスで指定し、指定されたページに属する全てのデ
ータをセンスアンプに転送して増幅するアクティブ化を
行い、その後アクティブ化されたデータのうちカラムア
ドレスで指定されたデータに対してのみリードまたはラ
イトによるアクセスを実行するようになっている。この
場合、同一ページのデータに対しては連続したアクセス
を行うことができる。しかし、ページが異なるときに
は、センスアンプにある全てのデータを元のページに戻
すプリチャージを行い、その後アクセス対象のページに
属する全てのデータをセンスアンプに転送して増幅する
アクティブ化を実行することが必要である。

【０００９】すなわち、同じページに属するデータをア
クセスするときには連続したアクセスが可能であるある
ため、アクセス効率を高めることができる。しかし、異
なるページにアクセスするときにはページミスヒットと
なり、アクセス対象のページに対してプリチャージを行
った後、アクティブ化を行い、その後アクセス対象のペ
ージにアクセスする処理が必要であり、メモリアクセス
の効率が低下することになる。このため、ＳＤＲＡＭを
アクセスするに際しては、ページミスヒットの発生を少
なくすることが望ましく、ＳＤＲＡＭにアドレスマッピ
ングを設定するに際しては、装置の機能に合わせる必要
がある。

【００１０】すなわち、表示処理装置に用いるＳＤＲＡ
Ｍに対してリニアアドレスマッピングを適用した場合、
表示処理装置は、ライン方向に左側から右側または右側
から左側のいずれか一方向に連続してアクセスするた
め、１ラインをアクセスする間はページミスヒットが生
じることはなく、ページミスヒットの発生を抑制するこ
とができる。しかし、表示処理装置に用いるＳＤＲＡＭ
に対してタイルアドレスマッピングを適用した場合、ペ
ージミスヒットの発生が多くなる。これは、表示処理装
置においては、アクセスを開始するアドレスが任意であ
って、表示する画像のスクロールや複数の表示画像面
（以下、プレーンと称する。）の境界が任意の位置に設
定されることに起因している。このため、タイルアドレ
スマッピングを用いたＳＤＲＡＭに対して表示処理装置
からアクセスを行うと、ライン方向に連続した画素デー
タをアクセスするときにはタイル境界（タイルとタイル
との境界）を跨いてアクセスすることになるので、タイ
ル境界を跨ぐ毎にページミスヒットが発生し、メモリア
クセスの効率が低下する。

【００１１】これに対して、リニアアドレスマッピング
を用いたＳＤＲＡＭに対して描画処理装置からアクセス
した場合、水平方向の描画であれば連続アクセスが可能
であってページミスヒットの発生を少なくすることはで
きるが、水平方向や斜め方向の描画であれば、各サイク
ルごとに異なるページにアクセスすることになるので、
描画サイクルごとにページミスヒットが発生し、メモリ
アクセスの効率が低下する。

【００１２】すなわち、描画処理装置は、与えられた描
画命令コードにしたがって任意の図形を生成し、生成し
た図形に関する画像データをＳＤＲＡＭの二次元のアド
レス空間に書き込むようになっており、しかも描画する
図形は任意の角度の直線や曲線で構成されているため、
アクセス対象のアドレスは水平方向に連続であったり、
垂直方向に連続であったり、あるいは斜め方向に連続あ
ったりする。このため、描画処理装置に用いるＳＤＲＡ
Ｍにタイルアドレスマッピングを設定すれば、水平方
向、垂直方向、斜め方向のいずれの方向にアクセスする
ときでも、タイル境界を超えるときにのみページミスヒ
ットが発生するので、リニアアドレスマッピングを用い
たときよりもページミスヒットの発生を少なくすること
ができる。従って、描画処理のためには、タイルアドレ
スマッピングが好ましく、フレームメモリをＳＤＲＡＭ
で実現する多くの機器にはタイルアドレスマッピング方
式が採用されている。

【００１３】また、表示処理装置による画像データの読
み出しは一種のリアルタイム性が要求されている。すな
わち、画像データの読み出しがある一定の期間内に完了
しなければディスプレイ装置に表示される画像にちらつ
きが生じる。このような画像のちらつきを防止するため
には、ＳＤＲＡＭのページミスヒットの発生を抑制する
ことにより、画像データのアクセス効率の向上を図る他
に、ＳＤＲＡＭへのアクセスの調停が重要になる。特
に、ユニファイドメモリ構成では描画処理装置によるア
クセスとプロセッサなど他のデバイスからのアクセスと
の競合が頻発するため、アクセス競合による画像データ
のアクセス遅延をいかに抑えるかが重要となる。

【００１４】そこで、フレームメモリとしてのＳＤＲＡ
Ｍを効率良くアクセスするに際して、特開平８−２５５
１０７号公報に記載されているように、アクセス対象の
アドレスと前回アクセスしたアドレスとを比較してペー
ジヒットの判定を行い、ページミスヒットが発生したと
きにはバンクのプリチャージと新しいページのアクティ
ブ化を実行した後に、ライトもしくはリードを実行し、
ページヒットしたときにはバンクのプリチャージやアク
ティブ化を行うことなく直ちにライトもしくはリードを
実行し、さらに、ＳＤＲＡＭの連続的なアクセスを実行
できるように、所定単位で順次増分するアドレスカウン
タを備え、且つ、同一ページを連続的にアクセスしてい
る途中で異なるページをアクセスする場合には、異なる
ページにアクセスする直前にアクセスを中断し、表示処
理装置による画像データの読み出しを効率良く行うよう
にしたものが提案されている。

【００１５】

【発明が解決しようとする課題】しかし、従来技術にお
いては、ＳＤＲＡＭのページヒットを判定するに際し
て、アクセス対象のアドレスと前回アクセスしたアドレ
スとを単に比較しているので、アクセス効率を高めるに
も、ＳＤＲＡＭの特徴である複数バンクによるインタリ
ーブアクセス（２または４つのバンクのうち各バンクの
ページを個別にアクティブ化することを利用し、アクセ
スを複数のバンクに分散し、アクセス効率を高めるアク
セス方法）を活用することができない。

【００１６】また、表示処理装置による画像データの読
み出しにおいて、同一ページのデータに対して連続的な
アクセスを行っている途中で異なるページにアクセスす
るときにはアクセスを中断してページミスヒットの発生
を防止しているが、その後、後続のアクセスを実行する
ときには結局ページミスヒットが発生することになり、
バンクに対するプリチャージとアクティブ化は避けられ
ない。

【００１７】さらに、従来技術においては、複数のアク
セスが競合するときに、表示処理装置によるアクセスの
リアルタイム性を考慮して調停することは考慮されてい
ない。

【００１８】本発明の課題は、ダイナミックランダムア
クセスメモリに対するアクセスを効率良く行うことがで
きるメモリコントローラを提供することにある。

【００１９】

【課題を解決するための手段】前記課題を解決するため
に、本発明は、データ記憶エリアが複数のバンクに分割
されているとともに各バンクが複数のページに分割され
ているダイナミックランダムアクセスメモリに対するア
クセス要求を受けたときに、前記アクセス要求を基にア
クセス対象のページをアクティブ化し、前記アクティブ
化されたページに対してアクセスを実行するに先だっ
て、その後アクセス対象となるページに対して先行プリ
チャージを実行するメモリ制御手段を備えてなるメモリ
コントローラを構成したものである。

【００２０】前記メモリコントローラを構成するに際し
ては、メモリ制御手段として、ダイナミックランダムア
クセスメモリに対するアクセス要求を受けたときに、前
記アクセス要求をもとにアクセス対象のページをアクテ
ィブ化し、前記アクティブ化されたページに対してアク
セスを実行するに先立って、その後または次にアクセス
対象となるバンクまたはページに対して先行プリチャー
ジを実行する機能を備えたもので構成することもでき
る。

【００２１】さらに、前記各メモリコントローラを構成
するに際しては、ダイナミックランダムアクセスメモリ
としては、データ記憶エリアが複数のバンクに分割され
ているとともに各バンクが複数のページに分割され、各
ページが相隣接するページとは異なるバンクに割付けら
れているものを対象とすることもできる。

【００２２】また、メモリコントローラをダイナミック
ランダムアクセスメモリと少なくとも一つ以上の処理装
置に接続したり、あるいはメモリコントローラをダイナ
ミックアクセスメモリと複数の処理装置にそれぞれ接続
構成を採用することもできる。この場合、メモリコント
ローラとしては、以下の機能を有するもので構成するこ
とができる。

【００２３】（１）ダイナミックランダムアクセスメモ
リに対するアクセス要求を受けたときに、前記アクセス
要求をもとにアクセス対象のバンクのページをアクティ
ブ化し、前記アクティブ化されたページに対してアクセ
スを実行するに先立って、その後アクセス対象となるバ
ンクのページに対して先行プリチャージを実行するメモ
リ制御手段を備えてなる。

【００２４】（２）ダイナミックランダムアクセスメモ
リに対するアクセス要求を受けたときに、前記アクセス
要求を基にアクセス対象のバンクのページをアクティブ
化し、前記アクティブ化されたページに対してアクセス
を実行するに先だって、次にアクセス対象となるバンク
のページに対して先行プリチャージを実行するメモリ制
御手段を備えてなる。

【００２５】（３）ダイナミックランダムアクセスメモ
リに対するアクセス要求を受けたときに、前記アクセス
要求を基にアクセス対象のバンクのページをアクティブ
化し、この直後に次にアクセス対象となるバンクのペー
ジに対して先行プリチャージを実行し、その後前記アク
ティブ化されたページに対してリードまたはライトによ
るアクセスを実行するメモリ制御手段を備えてなる。

【００２６】（４）ダイナミックランダムアクセスメモ
リに対するアクセス要求を受けたときに、前記アクセス
要求を基にアクセス対象のバンクのページをアクティブ
化し、この直後に次にアクセス対象となるバンクのペー
ジに対して先行プリチャージを実行し、その後前記アク
ティブ化されたページに対してリードまたはライトによ
るアクセスを実行するメモリ制御手段を備えてなる。

【００２７】（５）ダイナミックランダムアクセスメモ
リに対するアクセス要求を受けたときに、前記アクセス
要求を基にアクセス対象のバンクのページをアクティブ
化し、この直後に次にアクセス対象となるバンクのペー
ジに対して先行プリチャージを実行し、その後前記アク
ティブ化されたページに対してリードまたはライトによ
るアクセスを実行するメモリ制御手段を備えてなる。

【００２８】前記メモリコントローラのうち複数の処理
装置に接続されたメモリコントローラを構成するに際し
ては、以下の要素を付加することができる。

【００２９】（１）前記複数の処理装置から出力される
アクセス要求のうちいずれか一つのアクセス要求を選択
して前記メモリ制御手段に出力するアクセス調停手段を
備え、前記アクセス調停手段は、前記選択したアクセス
要求によるアクセスが前記メモリ制御手段により実行さ
れているときに、前記選択したアクセス要求よりも優先
度の高いアクセス要求が新たに入力されたときには前記
選択したアクセス要求によるアクセスの中断を前記メモ
リ制御手段に指令するとともに、前記新たに入力された
アクセス要求によるアクセスを前記メモリ制御手段に指
令してなる。

【００３０】また、本発明は、データ記憶エリアが複数
のバンクに分割されているとともに各バンクが複数のペ
ージに分割され、各ページが相隣接するページとは異な
るバンクに割り付けられているダイナミックランダムア
クセスメモリと複数の処理装置にそれぞれ接続されて、
前記ダイナミックランダムアクセスメモリおよび前記複
数の処理装置とデータの授受を行うメモリコントローラ
において、前記複数の処理装置から出力されるアクセス
要求のうちいずれか一つのアクセス要求を優先度に応じ
て選択して出力するアクセス調停手段と、前記アクセス
調停手段の選択よるアクセス要求を受け前記アクセス要
求を基にアクセス対象のバンクのページに対してアクセ
スを行うメモリ制御手段とを備え、前記アクセス調停手
段は、前記選択したアクセス要求によるアクセスが前記
メモリ制御手段により実行されているときに、前記選択
したアクセス要求よりも優先度の高いアクセス要求が新
たに入力されたときには前記選択したアクセス要求によ
るアクセスの中断を前記メモリ制御手段に指令するとと
もに、前記新たに入力されたアクセス要求によるアクセ
スを前記メモリ制御手段に指令してなることを特徴とす
るメモリコントローラを構成したものである。

【００３１】また、本発明は、データ記憶エリアが複数
のバンクに分割されているとともに各バンクが複数のペ
ージに分割され、各ページが相隣接するページとは異な
るバンクに割り付けられているダイナミックランダムア
クセスメモリと複数の処理装置にそれぞれ接続されて、
前記ダイナミックランダムアクセスメモリおよび前記複
数の処理装置とデータの授受を行うメモリコントローラ
において、前記複数の処理装置から出力されるアクセス
要求のうちいずれか一つのアクセス要求を優先度に応じ
て選択して出力するアクセス調停手段と、前記アクセス
調停手段の選択よるアクセス要求を受け前記アクセス要
求を基にアクセス対象のバンクのページに対してアクセ
スを行うメモリ制御手段と、アクセス対象のバンクがア
クティブ化されているか否かを判定するバンクアクティ
ブ化判定手段と、アクセス対象のページがアクティブ状
態にあるか否かを判定するページヒット判定手段と、前
記アクセス対象のバンクがアクティブ化されてから前記
アクセス対象のバンクに対するプリチャージの実行が可
能な最小サイクルが経過したか否かを判定するアクティ
ブ−プリチャージ間最小サイクル判定手段と、前記アク
セス対象のバンクがプリチャージされてから前記アクセ
ス対象のバンクに対するアクティブ化の実行が可能な最
小サイクルが経過したか否かを判定するプリチャージ−
アクティブ間最小サイクル判定手段とを備え、前記メモ
リ制御手段は、前記バンクアクティブ化判定手段により
アクセス対象のバンクがアクティブ化されていないと判
定されたときには、前記プリチャージ−アクティブ間最
小サイクル判定手段から肯定の判定結果が出力されたこ
とを条件にアクセス対象のページをアクティブ化すると
ともに、アクティブ化した後ライトまたはリードによる
アクセスを実行し、前記バンクアクティブ化判定手段に
よりアクセス対象のバンクがアクティブ化されていると
判定されたときに、前記ページヒット判定手段により肯
定の判定結果が得られたときには、直ちにライトまたは
リードによるアクセスを実行し、前記バンクアクティブ
化判定手段によりアクセス対象のバンクがアクティブ化
されていると判定されたときに、前記ページヒット判定
手段により否定の判定結果が得られたときには、前記ア
クティブ−プリチャージ間最小サイクル判定手段から肯
定の判定結果が出力されたことを条件に、アクセス対象
のバンクをプリチャージし、次にアクセス対象のページ
に対してアクティブ化を実行した後にライトまたはリー
ドによるアクセスを実行してなることを特徴とするメモ
リコントローラを構成したものである。

【００３２】前記した手段によれば、アクセス対象のペ
ージをアクティブ化した後、アクティブ化されたページ
に対してアクセスを実行するに先立って、その後あるい
は次にアクセス対象となるバンクまたはページに対して
先行プリチャージを行っているため、その後あるいは次
にアクセス対象となるバンクまたはページに対してアク
セスを行うときにプリチャージを行うことなく、アクテ
ィブ化を行った後、リードまたはライトのアクセスを行
うことができ、ページミスヒットによって異なるページ
にアクセスするときでも、プリチャージをした後、アク
ティブ化するまでの時間が不要となり、むだ時間を短縮
することができ、効率良くアクセスすることができる。
このため、単位時間当たりのアクセス可能なデータ量を
増加することができ、バンド幅の向上に寄与することが
できる。

【００３３】また、ある処理装置からのアクセス要求を
選択してアクセスを実行しているといに、優先度の高い
アクセス要求、例えば、リアルタイム性の高いアクセス
要求が新たに入力され、複数の処理装置（デバイス）か
らのアクセス要求が競合したときには、選択したアクセ
ス要求によるアクセスを中断し、新たに入力されたアク
セス要求によるアクセスを実行するようにしているた
め、複数のアクセス要求が競合したときでも、優先度の
高いアクセス要求（リアル性の高いアクセス要求）を優
先して実行することができ、アクセス競合による画像デ
ータのアクセス遅延を抑制することができる。

【００３４】また、先行プリチャージを行わないときに
は、ダイナミックランダムアクセスメモリの状態を管理
し、メモリの状態に応じアクセスを実行するようにして
いるため、メモリの状態に合わせてメモリに対して確実
にアクセスを実行することができる。さらに、先行プリ
チャージを実行しないときには、アクティブフラグとロ
ウアドレスバッファＲＡＳカウンタおよびＲＰカウンタ
の情報を参照し、ページミスヒットが発生した場合に
は、アクティブ／プリチャージ間最小サイクルおよびプ
リチャージ−アクティブ間最小サイクルを満たす範囲で
最短のタイミングでプリチャージとアクティブ化を実行
することができる。

【００３５】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は本発明に係るメモリコント
ローラを画像処理システムに適用したときのシステム構
成図である。図１において、画像処理システムは、例え
ば、パーソナルコンピュータに内蔵されるグラフィック
スカードや自動車に搭載されるカーナビゲーションシス
テムに該当し、メモリコントローラ１とともに、複数の
処理装置と単一のメモリを備えて構成されている。

【００３６】複数の処理装置は、例えば、シーケンス処
理やデータ処理を実行するプロセッサ（以下、ＣＰＵと
称する。）２、二次元や三次元の図形描画処理を実行す
る描画処理装置（以下、ＲＵと称する。）３、ディスプ
レイ装置８１に表示画像データを転送する表示処理装置
（以下、ＤＵと称する。）４、ビデオカメラ装置８２か
らビデオ画像データを取り込むビデオ処理装置（以下、
ＢＵと称する。）５、外部記憶装置８３や通信装置８４
などの周辺装置とのデータ転送を制御する入出力制御装
置（以下、ＩＯＵと称する。）６から構成されており、
各処理装置共通のメモリ７はＳＤＲＡＭで構成されてい
る。なお、メモリ７としては、ＳＤＲＡＭよりも高速ア
クセスが可能なダブルデータレート（ＤＤＲ）ＤＲＡＭ
を用いることも可能である。

【００３７】メモリ（ダイナミックランダムアクセスメ
モリ）７は、例えば、データ記憶エリアが複数のバンク
に分割されているとともに、各バンクが複数のページに
分割され、各ページが相隣接するページとは異なるバン
クに割付けられている。そしてメモリ７の各ページに
は、ＣＰＵ２で処理される命令コードやデータ、ＲＵ３
で処理される描画命令コードや描画データ、ＤＵ４から
読み出される表示画像データ、ＶＵ５から書き込まれる
ビデオ画像データなどが記憶される。また命令コードや
データはＩＯＵ６によって周辺装置から書き込まれたり
読み出されたりするようになっている。

【００３８】システムの構成としては、メモリコントロ
ーラ１と、ＲＵ３、ＤＵ４、ＶＵ５、ＩＯＵ６をそれぞ
れ統合して１つのＬＳＩで実現することもできる。また
これらにＣＰＵ２を加えて１つのＬＳＩで実現すること
もできる。さらにメモリ７を加えて１つのＬＳＩで実現
することもできる。なお、メモリアクセス元となるＣＰ
Ｕ２、ＲＵ３、ＤＵ４、ＶＵ５、ＩＯＵ６などの処理装
置を以下説明のためにデバイスと称することにする。

【００３９】メモリコントローラ１は、各デバイスから
アクセス要求を受けたときに、いずれか１つのアクセス
要求を選択するための調停を行い、アクセス要求を基に
コマンドを生成し、このコマンドにしたがってメモリ７
に対して読み出しや書き込みの処理（アクセス）を実行
するようになっている。具体的には、メモリコントロー
ラ１は、アクセス調停部１０、メモリ制御部１１、バン
ク管理およびアドレス生成部１２、マルチプレクス（以
下、ＭＵＸと称する。）１４、データ制御部１５を備え
て構成されている。

【００４０】アクセス調停部１０は、各デバイスからの
アクセス要求を受け、複数のデバイスからのアクセス要
求が競合したときには、予め定められたれた優先度に基
づいてメモリアクセスの順番を決定するように構成され
ている。メモリ制御部１１は、アクセス調停部１０によ
って決定されたデバイスからのアクセス要求を基にコマ
ンドを生成し、このコマンドに基づいた制御信号にした
がってメモリ７の読み出しおよび書き込みを制御するよ
うになっている。この場合、メモリ７は、ＳＤＲＡＭを
前提としているので、この制御はＳＤＲＡＭの読み出し
および書き込みシーケンスにしたがって行われる。バン
ク管理およびアドレス生成部１２は、メモリ制御部１１
からコマンドを受け、このコマンドにしたがってメモリ
７の状態を管理するとともに、アクセス調停部１０によ
って選択されたデバイスからのアクセス要求を基にアク
セス対象となるバンクおよびページを選択するために、
バンクアドレス、ロウアドレス、カラムアドレスを生成
するとともに、メモリ７に対するアクセスを最適化する
のに必要となる情報を保持し、この保持した情報をメモ
リ制御部１１に出力するようになっている。ＭＵＸ１４
はアクセス調停部１０が選択したデバイスのアドレスや
データを選択し、選択したデータをバンク管理およびア
ドレス生成部１２などに出力するようになっている。デ
ータ制御部１５はメモリ７に書き込むためのデータやメ
モリ７から読み出されたデータを一時的に保持するよう
に構成されている。

【００４１】メモリ７のアドレス空間には、描画デー
タ、表示画像データおよびビデオ画像データを保持する
ために、それぞれ水平方向および垂直方向に有限な二次
元のアドレス空間が割り当てられている。描画データ、
表示画像データおよびビデオ画像データはそれぞれ数ビ
ットないし数十ビットで１画素を表すデータとして構成
されており、これらのデータがメモリ７に記憶されると
きには、ディスプレイ装置の画面上に画像が表示される
ときのように、水平方向および垂直方向に沿って整列さ
れ、１画素データのビット長はデータの形式によって決
まる。

【００４２】メモリ７に描画データ、表示画像データお
よびビデオ画像データを記憶するに際しては、リニアア
ドレスマッピング方式またはタイルアドレスマッピング
方式を採用することができる。メモリ７を、例えば、４
つのバンク（バンクアドレス０〜３）に分割し、各バン
クのページをｎ個に分割し、リニアアドレスマッピング
方式を採用したときには、図２に示すように、各ライン
がページに割り当てられ、各ラインには水平方向に連続
したアドレスが割り当てられ、１ライン内の画素データ
は同一のロウアドレス、すなわち同一ページに割り当て
られる。ただし各ラインにはそれぞれ同一バンクの別の
ロウアドレスもしくは別のバンクのロウアドレスが割り
当てられる。すなわち各ラインには異なるページが割り
当てられる。なお、この場合、カラムアドレス（０〜５
１１）は画面の各画素に対応したアドレスとなる。

【００４３】一方、メモリ７を４つのバンクに分割し、
タイルアドレスマッピング方式を採用したときには、図
３に示すように、ページは、水平方向に３２バイト、垂
直方向に１６ラインの方形（以下、タイルと称する。）
に対応して設定され、各タイル内では連続したアドレス
（０〜５１１）が割り当てられ、各タイル内の画素デー
タは全て同一のロウアドレス、すなわち同一ページに割
り当てられる。ただし、各タイルはそれぞれ同一バンク
であるが別のロウアドレス、もしくは別のバンクのロウ
アドレスが割り当てられる。すなわち各ページは相隣接
するタイルとは個となるページが割り当てられることに
なる。

【００４４】ここで、リニアアドレスマッピング方式ま
たはタイルアドレスマッピング方式のいずれかを採用す
るに際しては、各デバイスの機能を考慮する必要があ
る。

【００４５】例えば、ＲＵ３は、描画命令コードにした
がって任意の図形を生成し、メモリ７の二次元のアドレ
ス空間に書き込むようになっており、描画する図形は任
意の角度の直線や曲線で構成されているため、アクセス
対象のアドレスは水平方向に連続だったり、垂直方向に
連続であったり、あるいは斜め方向に連続であったりす
る。このため、リニアアドレスマッピングでは、水平方
向の描画であれば連続したアクセスは可能であるが、垂
直方向や斜め方向の描画であれば、サイクルごとにメモ
リ７の異なるページにアクセスすることとなり、サイク
ルごとにページミスヒットが発生し、メモリアクセス効
率が低下することになる。

【００４６】一方、図３に示すタイルアドレスマッピン
グ方式を用いたときには、水平方向、垂直方向および斜
め方向のいずれの方向にアクセスするときでもタイル境
界を超えたときのにみページミスヒットが発生すること
になる。したがって、描画処理のためには、図３のタイ
ルアドレスマッピングを用いることが好ましい。

【００４７】また、ＤＵ４によるメモリ７からの表示画
像データの読み出しおよびＶＵ５によるメモリ７へのビ
デオ画像データの書き込みは一定の規則性を持ってい
る。すなわち両者はいずれもライン方向に、しかも左側
から右側または右側から左側のいずれか１方向に連続し
てアクセスするようになっている。しかし、アクセスを
開始するアドレスは任意である。これは、表示画像のス
クロールやＤＵ４、またはＶＵ５の内部での転送データ
バッファの制御などに起因している。このため、ＤＵ４
とＶＵ５に対してタイルアドレスマッピングを採用した
ときには、タイル境界を跨ぐライン方向に連続したアク
セスが要求されたときには、タイル境界を跨ぐごとにペ
ージミスヒットが発生するので、ページミスヒット時に
おけるアクセスを効率良く行わなければ、メモリアクセ
ス効率が低下することになる。

【００４８】また、ＤＵ４による表示画像データの読み
出しやＶＵ５のビデオ画像データの書き込みは一種のリ
アルタイム性が要求される。すなわち、表示画像データ
の読み出しがある一定の期間内に完了しなければ、ディ
スプレイ装置に表示される画像にはちらつきが生じる。
一方、ビデオ画像データの書き込みがある一定の期間内
に完了しなければディスプレイ装置に表示されるビデオ
画像が一時的に静止してしまう。このため、メモリ７に
アクセスするにも、ページミスヒットの影響を抑制する
ことによって、表示画像データやビデオ画像データのア
クセス効率の向上を図る他に、各デバイスからのアクセ
ス要求を調停することが重要となる。

【００４９】特に、メモリ７を各デバイスの共有メモリ
としてユニファイドメモリ構成としたときには、各デバ
イスからのアクセス要求の競合が頻発するため、アクセ
ス競合による表示画像データやビデオ画像データのアク
セス遅延をいかに抑えるかが重要なポイントとなる。

【００５０】このため、本実施形態におけるメモリコン
トローラ１は、ページミスヒットの影響を抑制するため
の処理を行うとともに複数のデバイスからのアクセスが
競合したときに、表示画像データやビデオ画像データの
アクセス遅延を抑制するための処理を行うようになって
おり、メモリコントローラ１には、図４に示すように各
デバイスからインタフェースを介して各種の信号が入力
されている。メモリコントローラ１と各デバイスはそれ
ぞれ独立したインタフェースで接続されているが、各イ
ンタフェースの仕様は同一である。インタフェースは次
の信号で実現されており、ｉ（ｉ＝ａ，・・・ｅ）は各
デバイスの識別子である。

【００５１】アクセス調停部１０には、図４に示すよう
に、各デバイスからレディ信号（ＲＤＹｉ）、ライト／
リード識別信号ＷＲｉ、最終サイクル識別信号ＥＮＤｉ
が入力されており、アクセス調停部１０から各デバイス
に対してはアクノリッジ信号（ＡＣＫｉ）が出力される
ようになっている。ＭＵＸ１４には各デバイスからバイ
トイネーブル信号ＢＥｉ〔３：０〕、アクセス先アドレ
スＡＤＲｉ〔２５：２〕、ライトデータＷＤＴｉ〔３
１：０〕が入力されている。一方、メモリ制御部１１か
ら各デバイスに対してはリードデータストローブ信号Ｒ
ＳＴＢｉが出力され、データ制御部１５から各デバイス
にはリードデータＲＤＴｉ〔３１：０〕が出力されるよ
うになっている。さらに、メモリコントローラ１とメモ
リ７はＳＳＤＲＡＭインタフェイスを介して接続されて
おり、メモリ制御部１１からメモリ７に対して、コマン
ドを指定するための制御信号として、チップセレクト信
号ＣＳ＃、ロウアドレスストローブ信号ＲＡＳ＃、カラ
ムアドレスストローボ信号ＣＡＳ＃、ライトイネーブル
信号ＷＥ＃が出力されているとともに、特定のデータを
マスクするためのデータマスク信号ＤＱＭ〔３：０〕が
出力されている。また、バンク管理およびアドレス生成
部１２からメモリ７に対しては、アクセス対象のバンク
およびページを選択するために、バンクアドレスＢＡ
〔１：０〕、ロウ／カラムアドレスＡ〔１２：０〕が出
力されており、データ制御部１５とメモリ７との間では
リード／ライトデータＤＱ〔３１：０〕の授受が行われ
るようになっている。なお、＃は負論理の信号であるこ
とを示している。また本実施形態では、説明に必要な最
小限の信号のみを示している。

【００５２】各デバイスからメモリコントローラ１に対
してメモリリードアクセスおよびメモリライトアクセス
を示す信号をアクセス要求として出力するに際しては、
図２１に示すように、クロックに同期して出力されるよ
うになっている。この場合、メモリアクセスはデータ幅
と同じ４バイト単位で実行され、４バイトメモリアクセ
スを実行するサイクルをアクセスサイクルと呼ぶ。アク
セスサイクルは最短で１クロックサイクルであるが、他
のデバイスとの競合が生じたとき、あるいはメモリ７の
バンクアクティブまたはプリチャージにより２クロック
サイクル以上要する場合もある。また、メモリアクセス
アドレスの送受（ライトアクセスの場合にはライトデー
タとバイトイネーブルも含む）とリードデータの送受は
独立して実行される。このため、リードデータの返送を
待つことなく、次のアクセス要求を受け付けることがで
きる。また各デバイスはメモリアクセスを要求するとき
に、レディ信号ＲＤＹｉをアサート（ハイレベル＝
“１”の信号）にするとともに、最初のアクセスアドレ
スＡＤＲｉを出力する。アクセスの長さが４バイト以下
である場合には最初のアクセスサイクルが最後のアクセ
スサイクルとなるので、レディ信号ＲＤＹｉとともに、
最終サイクル識別信号ＥＮＤｉもアサートする。そして
ライトアクセスの場合には、レディ信号ＲＤＹｉをアサ
ートするとともに、ライト／リード識別信号ＷＲｉをア
サートし、且つ最初のライトデータＷＤＴｉとバイトイ
ネーブルＢＥｉを出力する。一方、リードアクセスの場
合には、レディ信号ＲＤＹｉをアサートするとともに、
ライト／リード識別信号ＷＲｉをネゲート（ロウレベル
＝“０”の信号）にする。なお、リードアクセスの場合
にはライトデータＷＤＴｉとバイトイネーブル信号ＢＥ
ｉを出力する必要はない。

【００５３】メモリコントローラ１は、各デバイスから
のレディ信号ＲＤＹｉがアサートされたことを検知して
調停を行い、複数のデバイスのうち１つのデバイスから
のアクセスを選択してそのアクセス先アドレスＡＤＲｉ
を取り込む。そして、リード／ライト識別信号ＷＲｉが
アサートされているときには、ライトデータＷＤＴｉと
バイトイネーブル信号ＢＥｉも取り込む。そして、選択
したデバイスに対してアクノリッジ信号ＡＣＫｉをアサ
ートする。アクノリッジ信号ＡＣＫｉのアサートは最短
でレディ信号ＲＤＹｉのアサート開始と同一クロックサ
イクル内で行われるが、上述したように、他のデバイス
との競合やメモリ７のバンクアクティブまたはプリチャ
ージによりアクノリッジ信号ＡＣＫｉのアサートが１ク
ロックサイクル以上遅れる場合もある。このような場
合、デバイスは各信号の出力状態をアクノリッジ信号Ａ
ＣＫｉがアサートされるまで保持する。デバイスアクノ
リッジ信号ＡＣＫｉがアサートされたときには、次のク
ロックサイクルにレディ信号ＲＤＹｉをアサートした状
態で、次のアクセスアドレスＡＤＲｉを出力する（Ａ
１）。ＷＲｉ、ＷＤＴｉ、ＢＥｉも同様である。アクセ
スアドレスＡＤＲｉは前のアドレス値と連続してなくて
も良い。また最終アクセスサイクルであれば最終サイク
ル識別信号ＥＮＤｉもアサートする。

【００５４】メモリコントローラ１は最終サイクル識別
信号ＥＮＤｉがアサートされている最終アクセスサイク
ルを受け付ける（アクノリッジ信号ＡＣＫｉをアサート
する。）とともに、他のデバイスのレディ信号ＲＤＹｉ
のアサートを検知したときには調停を行い、次のクロッ
クサイクルにはこのアクセスサイクルを受け付けること
が可能である。最終アクセスサイクルが受け付けられた
デバイスは、この調停の対象には入らない。ただし、引
き続きレディ信号ＲＤＹｉをアサートして次のアクセス
を要求することは可能である。

【００５５】またメモリコントローラ１は、基本的に１
つのデバイスのアクセスを選択したときには最終サイク
ル識別信号ＥＮＤｉがアサートされるまで同一デバイス
のアクセスのみを受け付ける。そしてメモリコントロー
ラ１があるデバイスのアクセスを選択してから最終サイ
クル識別信号ＥＮＤｉがアサートされた最終アクセスサ
イクルを受け付ける（アクノリッジ信号ＡＣＫｉをアサ
ートする。）までの期間をトランザクションと呼ぶ。１
トランザクションの間に実行する複数のアクセスサイク
ルのアドレスはそれぞれ任意であり、１トランザクショ
ンの期間に複数のページに跨るアドレスにアクセスする
ことは可能である。なお、各デバイスは１トランザクシ
ョンの間にレディ信号ＲＤＹｉをネゲートしてメモリア
クセスを一時的に停止することも可能であり、また、１
トランザクションの間にリードアクセスとライトアクセ
スを混在して要求することも可能であるが、メモリアク
セスの効率を悪化させるので、このような要求を行うと
きには、最終サイクル識別信号ＥＮＤｉをアサートして
トランザクションを一旦終了することが望ましい。

【００５６】次に、アクセス調停部１０の具体的内容を
図５ないし図１０を用いて説明する。アクセス調停部１
０は、図５に示すように、モードレジスタ部１００、デ
バイス選択部１０１、カウンタ１０２を備えて構成され
ており、レジスタバスＲＥＧＢＵＳが各デバイスに接続
されている。

【００５７】モードレジスタ部１００は、メモリアクセ
ス調停における優先度や、メモリ７のカラムレイテンシ
（ＳＤＲＡＭのリードコマンド発行からリードデータ出
力までのクロックサイクル数）、プリチャージモードな
どを設定するレジスタである。このモードレジスタ部１
００には、レジスタバスＲＥＧＢＵＳを経由してカラム
レイテンシや優先度などに関するデータが設定されるよ
うになっている。

【００５８】例えば、図６に示すように、モードレジス
タ部１００には、各デバイスのメモリアクセスの優先度
ＰＲｉ〔２：０〕が設定され、カラムレイテンシＣＬ２
が設定され、各デバイスからの要求に対して先行プリチ
ャージを実行するか否かを示すプリチャージモードＰＤ
ｉが設定されるようになっている。カラムレイテンシに
ついては２サイクルか３サイクルかが設定され、ＣＬ２
が０であればカラムレイテンシは３サイクルであり、Ｃ
Ｌ２が１であればカラムレイテンシは２サイクルであ
る。またＰＤｉが０であれば、このデバイスに対する先
行プリチャージは実行せず、ＰＤｉが１のときには、こ
のデバイスからの要求に対しては先行プリチャージを実
行することを示している。

【００５９】また優先度ＰＲｉ〔２：０〕＝「０００」〜
「１１１」については、図７に示すように、ＰＲｉ〔２：
０〕の値が小さい程、優先度は高くなる。そして複数の
デバイスが同一の優先度に設定された場合、それらのデ
バイスの間ではラウンドロビンでアクセスが調停され
る。すなわち、ラウンロビンでは、調停を実行するタイ
ミングを基準として、このタイミングに最も近いときに
アクセスを受け付けられたデバイスが同一優先度のデバ
イス間では最下位の優先度となる。なお、優先度が「０
００」場合には、特権モードと呼び、特権モードに設定
されたデバイスがメモリアクセスを要求した場合、実行
中の他のデバイスのトランザクションを中断して（本ト
ランザクションが特権モードで実行している場合は中断
しない）、特権モードのデバイスのトランザクションを
実行し、且つ、後述するカウンタ１０２からのＡＢＯＲ
Ｔ（中断）信号は無視される。

【００６０】デバイス選択部１０１は、各デバイスから
のレディ信号ＲＤＹｉのアサートを検知したときには、
レディＲＤＹをアサートし、モードレジスタ部１００に
設定された優先度にしたがって１つのデバイスを選択
し、そのデバイスを識別する信号を保持するとともに、
その番号をＤＥＶＳＥＬ〔３：０〕として出力し、選択
したデバイスのライト／リード識別信号ＷＲｉをＷＲと
して出力し、モードレジスタ部１００の選択したデバイ
スの先行プリチャージＰＤｉが１に設定されていれば、
先行プリチャージＰＤＥＶをアサートする。ＲＤＹのア
サートおよびＤＥＶＳＥＬ〔３：０〕、ＷＲ、ＰＤｉの
出力は、選択したデバイスのＲＤＹｉアサート期間中継
続される。

【００６１】またデバイス選択部１０１は、メモリ制御
部１１からのアクノリッジ信号ＡＣＫのアサートを検知
すると、選択したデバイスに対してアクノリッジ信号Ａ
ＣＫｉをアサートし、選択したデバイスが同一サイクル
に最終サイクル識別信号ＥＮＤｉをアサートしているな
らば、トランザクションの完了と判断し、カウンタ１０
２にＥＮＤ信号を１クロックサイクルアサートするとと
もに、次のクロックサイクルからアクセスの調停を再開
する。

【００６２】カウンタ１０２は、最終サイクル識別信号
ＥＮＤ信号のアサートによりカウント値をクリアし、ア
クノリッジ信号ＡＣＫ信号がアサートされている間、ク
ロックサイクルに同期してカウント値を順次インクリメ
ントし、カウント値が所定の設定値と一致したときにＡ
ＢＯＲＴ信号をアサートするようになっている。すなわ
ち、カウンタ１０２は、あるトランザクションにおける
アクセスサイクル数をカウントするカウンタである。そ
してあるデバイスによるトランザクションのアクセスサ
イクル数が極端に長い場合、他のデバイスのメモリアク
セスに支障が生じてしまうため、１トランザクションの
アクセスサイクル数に上限を設け、カウンタ１０２によ
ってアクセスサイクル数が上限に達したことが検知され
たときには、メモリコントローラ１側で一旦トランザク
ションを中断し（これをアボートと呼ぶ。）、他のデバ
イスのメモリアクセスを受け付けるようにしている。１
トランザクションのアクセスサイクル数の上限はレジス
タバスＲＥＧＢＵＳを経由してカウンタ１０２に任意の
値で設定することが可能である。

【００６３】デバイス選択部１０１はカウンタ１０２の
ＡＢＯＲＴ信号のアサートを検知すると、トランザクシ
ョンの中断と判断してカウンタ１０２にＥＮＤ信号を１
クロックサイクルの間アサートするとともに、次のクロ
ックルサイクルからアクセスの調停を再開する。なお、
デバイスからはアボートによってメモリアクセスが中断
されたことは認識されず、単にメモリコントローラ１の
アクノリッジＡＣＫｉのアサートが遅れているように見
えるため、レディ信号ＲＤＹｉのアサートを継続する。
このように、メモリコントロール１は、アボートによっ
て中断したトランザクションの後続を次のトランザクシ
ョンの終了直後またはそれ以降に優先度に基づいて選択
して実行することになる。

【００６４】次に、アクセス調停部１０の動作を図８な
いし図１０にしたがって説明する。図８では、デバイス
ａはライトアクセスで、アクセスサイクル数は２を示し
ており、デバイスｂはリードアクセスでアクセスサイク
ル数は１、優先度はデバイスａの方がデバイスｂよりも
高いときを示している。またＤＥＶＳＥＬ〔３：０〕の
値はデバイスａが０００１、デバイスｂは００１０とす
る。

【００６５】まず、図８において、クロックサイクルＴ
０においてデバイスａとデバイスｂが同時にレディ信号
ＲＤＹｉをアサートすると、アクセス選択部１１は優先
度に基づいてデバイスａを選択する。メモリ制御部１１
はクロックサイクルＴ２にデバイスａの最初のアクセス
サイクルに対するアクノリッＡＣＫをアサートし、クロ
ックサイクルＴ３に次のアクセスサイクルに対するアク
ノリッジＡＣＫをアサートする。さらにクロックサイク
ルＴ３で最終サイクル識別信号ＥＮＤａがアサートされ
た後は、クロックサイクルＴ４からデバイスｂが選択さ
れ、リードアクセスが実行され、クロックサイクルＴ８
ではデバイスｂの最初で最後のアクセスサイクルに対す
るアクノリッジＡＣＫがアサートされる。

【００６６】一方、デバイスａのトランザクションがア
ボートによって中断されるときには、図９に示すよう
に、デバイスａのトランザクションはクロックサイクル
Ｔ０から開始されているが、クロックサイクルＴ３でＡ
ＢＯＲＴがアサートされるため、トランザクションが中
断され、次のクロックサイクルＴ４ではデバイスｂのト
ランザクションが実行される。このとき、デバイスｂの
トランザクションはアクセスサイクル数が１であるた
め、クロックサイクルＴ４で終了し、次のクロックサイ
クルＴ５からはデバイスａのトランザクションが再開さ
れる。

【００６７】また、デバイスａのトランザクションが実
行されているときに、特権モードのデバイスｂからメモ
リアクセスが要求されたときには、図１０に示すよう
に、デバイスａのトランザクションはクロックサイクル
Ｔ０から開始されているが、クロックサイクルＴ３で特
権モードのデバイスｂからのレディ信号ＲＤＹｉがアサ
ートされるため、デバイスａのトランザクションが中断
され、次のクロックサイクルＴ４ではデバイスｂのトラ
ンザクションが実行される。デバイスｂのトランザクシ
ョンはアクセスサイクル数が１であるため、デバイスｂ
のトランザクションはクロックサイクルＴ４で終了し、
次のクロックサイクルＴ５からはデバイスａのトランザ
クションが再開される。

【００６８】次に、バンク管理およびアドレス生成部１
２の構成を図１１に示す。バンク管理およびアドレス生
成部１２は、アドレス生成部１２０、バンク状態管理部
１２１、バンクアドレスラッチ１４０、ロウ／カラムア
ドレスラッチ１４１で構成されている。アドレス生成部
１２０とバンク状態管理部１２１には、メモリ制御部１
１の生成による各種のコマンドが入力されており、アド
レス生成部１２０にはアクセスアドレスＡＤＲ〔２５：
２〕、モード信号ＣＯＮＦ〔３：０〕が入力されてい
る。

【００６９】アクティブコマンドＡＴＣＩＳＳは、メモ
リ制御部１１からメモリ７に対して、アクティブコマン
ドを発行したことを示す信号として入力され、プリチャ
ージコマンドＰＲＥＩＳＳはメモリ制御部１１からメモ
リ７に対して、プリチャージコマンドが発行されたこと
を示す信号として入力され、先行プリチャージコマンド
ＰＰＲＥＩＳＳはメモリ制御部１１からメモリ７に対し
て、先行プリチャージモードにおける先行的なプリチャ
ージコマンドを発行したことを示す信号として入力され
ている。また全バンクプリチャージコマンドＰＡＬＬＩ
ＳＳはメモリ制御部１１からメモリ７に対して、全ての
バンクに対してプリチャージを実行するためのプリチャ
ージコマンドが発行されたことを示す信号として入力さ
れ、モードレジスタセットコマンドＭＲＳＩＳＳはモー
ドレジスタセットコマンドが発行されたことを示す信号
として入力されている。

【００７０】アドレス生成部１２０は、ＭＵＸ１４によ
って選択されたデバイスのアドレスを示すアクセスアド
レスＡＤＲ〔２５：２〕と、メモリ７の構成（メモリ容
量）を示すモード信号ＣＯＮＦ〔３：０〕と、各種のコ
マンドを基に、バンクアドレスＢＡＤＲ〔１：０〕、ロ
ウアドレスＲＡ〔１２：０〕、ロウアドレスまたはカラ
ムアドレスＭＡＤＲ〔１２：０〕を生成して出力するよ
うになっている。ＭＡＤＲ〔１２：０〕がロウアドレス
またはカラムアドレスのうちどちらを出力するかは発行
するコマンドの種類によって決まる。なお、４バンクの
うち１バンクを選択するためのＢＡ〔１：０〕＝「００」
〜「１１」はバンクアドレスＢＡＤＲ〔１：０〕をラッチ
１４０でラッチした信号であり、ロウ／カラムアドレス
Ａ〔１２：０〕はＭＡＤＲ〔１２：０〕をラッチ１４１
でラッチした信号である。すなわちアドレス生成部１２
０はメモリ制御手段の１要素として、アクセス要求を基
にメモリ７のバンクのうちアクセス対象のバンクとペー
ジおよびページの中の特定のデータを選択するためのバ
ンクアドレスＢＡ〔１：０〕、ロウ／カラムアドレスＡ
〔１２：０〕を出力するようになっている。

【００７１】バンク状態管理部１２１は、メモリ制御部
１１から発行された各種のコマンドを基にメモリ７の各
バンクの状態を保持し、メモリ７へのアクセスを最適に
行うための情報をメモリ制御部１１に提供するようにな
っている。すなわち、バンク状態管理部１２１は、以下
のバンク状態情報をバンク別に保持するようになってい
る。

【００７２】（１）アクティブ状態か非アクティブ状態
か。

【００７３】（２）アクティブ状態のカラムアドレス。

【００７４】（３）アクティブ−プリチャージ間最小サ
イクルが経過したか。

【００７５】（４）プリチャージ−アクティブ間最小サ
イクルが経過したか。

【００７６】バンク状態管理部１２１は以上の情報に基
づいてアクセスサイクルごとに以下の情報をメモリ制御
部１１に提供する。

【００７７】（１）ＢＡＣＴ：アクセス対象のバンクが
アクティブ状態である。

【００７８】（２）ＰＨＩＴ：アクセス対象のページが
アクティブ状態である（ページヒットであることを示
す）。

【００７９】（３）ＩＲＡＳ：アクセス対象のバンクに
おいてアクティブ−プリチャージ間最小サイクルが経過
した。

【００８０】（４）ＩＲＰ：アクセス対象のバンクにお
いてプリチャージ−アクティブ間最小サイクルが経過し
た。

【００８１】（５）ＩＲＡＳＡＬＬ：バンクにおいてア
クティブ−プリチャージ間最小サイクルが経過した。

【００８２】以上の情報は、例えば、ハイレベルの信号
としてメモリ制御部１１に提供される。

【００８３】また、アドレス生成部１２０において各種
のアドレスを生成するに際しては、図１２に示すよう
に、メモリ７の構成（メモリ容量）にしたがってアドレ
スが生成される。モード信号ＣＯＮＦ〔３：０〕はメモ
リ７の構成を示すものであり、ＣＯＮＦ〔３：０〕が０
のメモリ構成は、メモリ７のバンクは４バンク構成（バ
ンク０〜バンク３）で１バンク当たり４０９６ページ、
１ページ当たり２５６ワードである。またＣＯＮＦ
〔３：０〕が１のメモリ構成のときには、メモリ７が４
バンク構成で１バンク当たり４０９６ページ、１ページ
当たり５１２ワードとなる。さらに、ＣＯＮＦ〔３：
０〕が２のメモリ構成のときには、メモリ７が４バンク
構成で１バンク当たり８１１９２ページ、１ページ当た
り５１２ワードとなる。なお、１ワードはメモリデータ
バスＤＱ〔３１：０〕の幅と同じ３２ビット（４バイ
ト）である。

【００８４】ここで、ＣＯＮＦ〔３：０〕が０の場合、
各コマンドの発行の有無によってアドレスが生成され
る。例えば、アクティブコマンド発行時（ＡＣＴＩＳＳ
＝１）のときには、アクセスアドレス〔２５：２〕のう
ちＡＤＲ〔１１：１０〕をバンクアドレスＢＡＤＲ
〔１：０〕として選択し、ＡＤＲ〔２３：１２〕をロウ
アドレスＡ〔１１：０〕として選択する。この場合、最
上位のビットであるＲＡ〔１２：〕は０となる。さらに
ロウまたはカラムアドレスＭＡＤＲ〔１２：０〕は、ロ
ウアドレスであるＡＤＲ〔２３：１２〕が選択され、最
上位のビットは０である。また先行プリチャージコマン
ド発行時（ＰＰＲＥＩＳＳ＝１）のときにはＡＤＲ〔１
１：０〕＋１がバンクアドレスＢＡＤＲ〔１：０〕とし
て選択される。すなわちアクティブコマンドで指定され
たバンクに隣接するバンクに対するアドレスが出力され
る。また全プリチャージコマンド発行時（ＰＡＬＬＩＳ
Ｓ＝１）のときにはアクティブコマンド発行時と同じバ
ンクアドレスが生成され、ＰＰＲＥＩＳＳ、ＰＡＬＬＩ
ＳＳ発行時にはＭＡＤＲ〔１２：０〕としては、ページ
の中の特定のデータ（バイト）を選択するために、カラ
ムアドレスＡＤＲ〔９：２〕が生成される。

【００８５】次に、図１３にバンク状態管理部１２１の
構成を示す。バンク状態管理部１２１はバンク０からバ
ンク３までの４バンクの状態をそれぞれ保持するための
バンクｎ状態管理部１２２ａ、１２２ｂ、１２２ｃ、１
２２ｄを備えて構成されている。なお、各バンク状態管
理部は同一の構成であるため、以下バンク０状態管理部
１２２ａについて説明する。バンク０状態管理部１２２
ａは、アクセス先のバンクがバンク０であるか否かを判
定するための一致検出回路１３０ａ、論理和回路１３１
ａ、１３４ａ、論理積回路１３２ａ、１３３ａ、モード
レジスタ１３５ａ、バンク０内でアクティブ状態になっ
たページのロウアドレスを保持するロウアドレスバッフ
ァ１３６ａ、バンク０のうちいずれかのページがアクテ
ィブになっていることを示すアクティブフラグ１３７
ａ、アクティブ−プリチャージ間最小サイクル数をカウ
ントするＲＡＳカウンタ１３８ａ、プリチャージ−アク
ティブ間最小サイクル数をカウントするＲＰカウンタ１
３９ａで構成されており、ロウアドレスバッファ１３６
ａはセクレタ１２３に接続され、アクティブフラグ１３
７ａはセレクタ１２４に接続され、ＲＡＳカウンタ１３
８ａはセレクタ１２５と論理積回路１２６に接続され、
ＲＰカウンタ１３９ａはセレクタ１２７に接続されてい
る。セレクタ１２３、１２４、１２５、１２７はバンク
アドレスによって指定されたバンク状態管理部からの信
号のみを選択して出力するようになっている。

【００８６】モードレジスタ１３５ａはアクティブ−プ
リチャージ間最小サイクル数およびプリチャージ−アク
ティブ間最小サイクル数を設定するレジスタであり、設
定値はレジスタバスＲＥＧＢＵＳを経由して任意の値で
設定されるようになっている。

【００８７】一致検出回路１３０ａはバンクアドレスに
よってバンク０が指定されたときにハイレベル＝“１”
の信号を出力するようになっており、論理積回路１３２
ａはアクティブコマンドの発行に伴ってＡＣＴＩＳＳ＝
１となったときにハイレベル＝“１”の信号をロウアド
レスバッファ１３６ａ、アクティブフラグ１３７ａ、Ｒ
ＡＳカウンタ１３８ａに出力するようになっている。ま
た論理積回路１３３ａは、バンクアドレスによって０バ
ンクが指定されたときに、ＰＲＥＩＳＳまたはＰＰＲＥ
ＩＳＳの発行に伴っていずれかのコマンドが１になった
ときにハイレベル＝“１”の信号を論理和回路１３４ａ
に出力するようになっている。論理和回路１３４ａは論
理積回路１３３ａからハイレベル＝“１”の信号が出力
されたとき、あるいはＰＡＬＬＩＳＳ＝１になったとき
に、すなわちプリチャージが行われたことを条件に、ア
クティブフラグ１３７ａにハイレベル＝“１”のリセッ
ト信号を出力するとともに、ＲＰカウンタ１３９ａにハ
イレベル＝“１”のスタート信号を出力するようになっ
ている。

【００８８】ロウアドレスバッファ１３６ａは、バンク
０へのアクセスサイクルで且つアクティブコマンドが発
行されたとき（ＡＣＴＩＳＳがアサートされたとき）に
ロウアドレスＲＡ〔１２：０〕を保持し、それ以降同じ
バンクを対象とするアクセスサイクルごとにそのロウア
ドレスと、保持したロウアドレスとを比較して両者が一
致した場合にページヒットＰＨＩＴＯをアサートし、ハ
イレベル＝“１”の信号をセレクタ１２３に出力するよ
うになっている。すなわち、ロウアドレスバッファ１３
６ａはページヒットを判定する機能を備えて構成されて
いる。さらにロウアドレスバッファ１３６ａは、セレク
タ１２３とともにアクセス対象のページがアクティブ状
態にあるか否かを判定するページヒット判定手段として
構成されている。

【００８９】アクティブフラグ１３７ａは、バンク０へ
のアクセスサイクルで且つアクティブコマンドが発行さ
れたとき（ＡＣＴＩＳＳがアサートされたとき）に１に
セットされてバンクアクティブＢＡＣＴＯをアサート
し、ハイレベル＝“１”の信号をセレクタ１２４に出力
し、バンク０のプリチャージコマンドが発行されたとき
（ＰＲＥＩＳＳ、ＰＰＲＥＩＳＳ、ＰＡＬＬＩＳＳのい
ずれ１つのコマンドがアサートされたとき）に０にクリ
アされてＰＡＣＴ０をネゲート（ロウレベル＝“０”の
信号を出力）するようになっている。すなわち、アクテ
ィブフラグ１３７ａは、セレクタ１２４とともにアクセ
ス対象のバンクがアクティブ化されているか否かを判定
するバンクアクティブ化判定手段として構成されてい
る。

【００９０】ＲＡＳカウンタ１３８ａは通常ＩＲＡＳＯ
をアサートしているが、バンク０へのアクセスサイクル
で且つアクティブコマンドが発行されたとき（ＡＣＴＩ
ＳＳがアサートされたとき）にカウントを開始するとと
もにＩＲＡＳ０をネゲートし、モードレジスタ１３５ａ
に設定されたアクティブ−プリチャージ間最小サイクル
数が経過した後に、ＩＲＡＳＯを再びアサートし、ハイ
レベル＝“１”の信号をセレクタ１２５と論理積回路１
２６に出力するようになっている。すなわち、ＲＡＳカ
ウンタ１３８ａは、セレクタ１２５とともにアクティブ
−プリチャージ間最小サイクル数判定手段として構成さ
れている。

【００９１】ＲＰカウンタ１３９ａは通常ＩＲＰをアサ
ートしているが、バンク０のプリチャージコマンドが発
行されたとき（ＰＲＥＩＳＳ、ＰＰＲＥＩＳＳ、ＰＡＬ
ＬＩＳＳのいずれかのコマンドがアサートされたとき）
にカウントを開始するとともに、ＩＲＰＯをネゲート
し、ロウレベル＝“０”の信号をセレクタ１２７に出力
し、モードレジスタ１３５ａに設定されたプリチャージ
−アクティブ間最小サイクル数が経過した後に、ＩＲＰ
Ｏを再びアサートしてハイレベル＝“１”の信号をセレ
クタ１２７に出力するようになっている。すなわち、Ｉ
ＲＰカウンタ１３９ａは、セレクタ１２７とともにプリ
チャージ−アクティブ間最小サイクル判定手段を構成す
るようになっている。

【００９２】上記構成によるバンク状態管理部１２１に
おいては、バンクアクティブ化判定手段によりアクセス
対象のバンクがアクティブ化されていないと判定された
ときに（アクティブフラグ１３７ａの出力が“０”のと
き）、プリチャージ−アクティブ間最小サイクル判定手
段から肯定の判定結果が出力されたことを条件に（ＲＰ
カウンタ１３９ａの出力が“１”のとき）、アクセス対
象のページをアクティブ化するとともに、アクティブ化
した後、ライトまたはリードによるアクセスの実行をメ
モリ７に指令するための情報が生成される。また、バン
クアクティブ化判定手段によるアクセス対象のバンクが
アクティブ化されていると判定されたときには（アクテ
ィブフラグ１３７ａの出力が“１”のとき）、ページヒ
ット判定手段により肯定の判定結果が得られたときに
（ロウアドレスバッファ１３６ａの出力が“１”のと
き）、直ちにライトまたはリードによるアクセスの実行
を指令するための情報が生成される。さらに、バンクア
クティブ化判定手段によりアクセス対象のバンクがアク
ティブ化されていると判定されたときに、ページヒット
判定手段による否定の判定結果が得られたときには（ロ
ウアドレスバッファ１３６ａの出力が“０”のとき）ア
クティブ−プリチャージ間最小サイクル判定手段から肯
定の判定結果が出力されたことを条件に（ＲＡＳカウン
タ１３９ａの出力が“１”のとき）アクセス対象のバン
クをプリチャージし、次にアクセス対象となるページに
対してアクティブ化を実行した後にライトまたはリード
によるアクセスの実行を指令するための情報が生成さ
れ、これらの情報はメモリ制御部１１に出力される。

【００９３】次に、メモリ制御部１１の具体的内容を図
１４ないし図１９にしたがって説明する。メモリ制御部
１１は、図１４に示すように、コマンド生成部１１０、
ＤＱＭ生成部１１１、リードデータ制御部１１２、ラッ
チ１１３、１１４、１１５、１１６で構成されている。

【００９４】コマンド生成部１１０は、アクセス調停部
１０からＣＬ２、ＲＤＹ、ＷＲ、ＤＥＶＳＥＬ〔３：
０〕、ＰＤＥＶに関する信号を入力したときに、これら
の信号を基にメモリ７をアクセスするための各種のコマ
ンドを生成し、各種のコマンドをバンク管理およびアド
レス生成部１２に出力するとともに、コマンドに対応し
た制御信号（ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃、ＣＳ＃）を
メモリ７に出力してメモリ７に対するアクセスを制御す
るようになっている。

【００９５】ここで、図１５にコマンド生成部１１０に
おけるコマンド発行制御の状態遷移を示し、図１６に、
図１５の状態遷移における各状態遷移の条件を示し、図
１７に、図１５の状態遷移による出力信号の状態（コマ
ンドに対応した制御信号の状態）を示す。

【００９６】図１５において、ＩＤＬＥ状態１１００に
おいては、各デバイスからのアクセス要求がなく、アク
セス要求待ちサイクルであり、ＲＤＹが出力され、ＩＲ
Ｐの出力がないとの遷移条件が満たされたときには（図
１６の＃ａ）、遷移先としてアクティブ化を行うための
処理に移行する。ＡＣＴＶ状態１１０１はバンクアクテ
ィブコマンド（ＡＣＴＶ）発行サイクルであり、先行プ
リチャージがアサートされていることを条件に（図１６
の＃ｃ）、ＰＲＥ−Ａに移行し、先行プリチャージがネ
ゲートされていて且つＲＣＤ２として２サイクルまたは
３サイクルが指定されたときには（図１６の＃ｄ）、Ｗ
ＡＩＴ−Ｂに移行し、それ以外の条件のときには（図１
６の＃ｅ）、ＷＡＩＴ−Ａに移行する。ＷＡＩＴ−Ａ状
態１１０２はカラムレイテンシが３サイクルである場合
のＡＣＴＶとＷＲＩＴＥとの間またはＡＣＴＶとＲＥＡ
Ｄとの間のウエイトサイクル（１サイクルの待ちサイク
ル）であり、ＷＡＩＴ−Ｂ状態１１０３はライトコマン
ドまたはリードコマンドを発行するまでのウエイトサイ
クル（１サイクルの待ちサイクル）である。またＰＲＥ
−Ａ状態１１０４においては、先行プリチャージＰＤＥ
Ｖがアサートされ、先行プリチャージモードのトランザ
クションにおいて、バンクｎに対するアクティブコマン
ドＡＣＴＶを発行した直後に、隣接するバンクｎ＋１に
対するプリチャージコマンド（ＰＲＥ）を発行するサイ
クルである。ＷＲＹＴＥ状態１１０５はライトコマンド
（ＷＲＩＴＥ）を発行するサイクルであり、ＲＥＡＤ状
態１１０６はリードコマンド（ＲＥＡＤ）を発行するサ
イクルであり、ＷＡＩＴ−Ｃ状態１１０７はプリチャー
ジコマンドまたは全バンクプリチャージコマンドを発行
するまでのウエートサイクル（１サイクル）であり、Ｐ
ＲＥ−Ｂ状態１１０８はプリチャージコマンド（ＰＲ
Ｅ）を発行するサイクルであり、ＰＡＬＬ状態１１０９
は全バンクプリチャージコマンド（ＰＡＬＬ）を発行す
るサイクルである。すなわち、各状態おいては、遷移条
件が満たされたときに遷移先に移動するためのコマンド
が発行されることになる。また、ｏｔｈｅｒｗｉｓｅは
常に行われることを示し、遷移元と遷移先が同じときに
は同じ処理が繰り返されることを示している。

【００９７】メモリ制御部１１において各種のコマンド
が生成されると、コマンドの発行の有無が「１」、「０」で
表され、コマンドが発行されないときには出力値はロウ
レベル＝“０”となり、コマンドが発行されたときにハ
イレベル＝“１”となる。そして各コマンドＡＣＴＩＳ
Ｓ、ＰＲＥＩＳＳ、ＰＰＲＥＩＳＳ、ＰＡＬＬＩＳＳ、
ＷＲＩＴＥ、ＲＥＡＤはそれぞれ次のクロックサイクル
の状態がＡＣＴＶ状態、ＰＲＥ−Ｂ状態、ＰＲＥ−Ａ状
態、ＰＡＬＬ状態、ＷＲＩＴＥ状態、ＲＥＡＤ状態にな
る場合にアサートされる。そして各種コマンドが発行さ
れると、コマンドに対応した制御信号が負論理の信号と
してメモリ７に出力される。

【００９８】例えば、アクティブコマンドＡＣＴＶが発
行されたときには、ＣＳ＃“０”、ＲＡＳ＃“０”、Ｃ
ＡＳ＃“１”、ＷＥ＃’１”の信号が制御信号としてメ
モリ７に出力される。また先行プリチャージコマンド
（ＰＲＥ−Ａ）が発行されたときには、ＣＳ＃として
“０”、ＲＡＳ＃として“０”、ＣＡＳ＃として
“１”、ＷＥ＃として“０”の制御信号が負論理の信号
としてメモリ７に出力される。これらの制御信号はコマ
ンドに対応しているため、コマンドに基づいてメモリ７
を制御することができることになる。

【００９９】ＤＱＭ生成部１１１には、書き込むべきバ
イトを指定するバイトイネーブル信号ＢＥ〔３：０〕が
入力れており、ＤＱＭ生成部１１１は、バイトイネーブ
ルＢＥを基に、図１８に示すように、コマンド生成部１
１０からＷＲＩＴＥＩＳＳが発行されたときに、書き込
むべきバイトに対してのみ“０”の信号を出力し、書き
込みを禁止されているバイトに対しては“１”の信号を
マスク信号ｄｑｍ〔３：０〕として出力するようになっ
ている。すなわち、ＷＲＩＴＥＩＳＳがアサートされた
とき、次のサイクルでＷＲＩＴＥコマンドが発行された
ときに、バイトイネーブルＢＥ〔３：０〕の極性反転信
号をｄｑｍ〔３：０〕として出力し、それ以外のときに
はロウレベルにネゲートするようになっている。ｄｑｍ
〔３：０〕はラッチ１１７によってラッチされてＤＱＭ
〔３：０〕としてメモリ７に出力される。

【０１００】リードデータ制御部１１２は、図１９に示
すように、ラッチ１１２０、１１２１、１２２２、１１
２３、１１２４、リードデータストローブ信号（ＲＳＴ
Ｂｉ）生成回路（ＲＳＴＢＧＥＮ）１１２５、リードデ
ータセット信号（ＤＱＳＥＴ）生成回路（ＤＱＳＥＴＧ
ＥＮ）１１２６、ＤＱ出力イネーブル信号（ＯＵＴＥＮ
Ｂ）生成回路（ＯＵＴＥＮＢＧＥＮ）１１２７で構成さ
れている。

【０１０１】ラッチ１１２０、１１２１、１１２２、１
１２３、１１２４はＲＥＡＤＩＳＳおよびＤＥＶＳＥＬ
〔３：０〕をクロックサイクルに同期して逐次ラッチす
るようになっている。これは、リードコマンドを発行し
てからカラムレイテンシ後にメモリ７がリードデータを
出力するタイミングに合わせてＲＳＴＢｉ、ＤＱＳＥ
Ｔ、ＯＵＴＥＮＢを生成するためである。

【０１０２】リードデータストローブ信号生成回路１１
２５は、メモリ７から受信したリードデータを取り込ん
でＲＤＴ〔３１：０〕としてデバイスに出力すると同時
に、ＲＳＴＢｉをアサートするために、ＣＬ２が０（カ
ラムレイテンシが３サイクル）の場合にはＲＳＴＢＤ５
のアサート時にＤＥＶＤ５〔３：０〕が示すデバイスに
対するＲＳＢｉをアサートし、ＣＬ２が１（カラムレイ
テンシが２サイクル）の場合にはＲＳＴＢＤ４のアサー
ト時にＤＥＶＤ４〔３：０〕が示すデバイスに対するＲ
ＳＴＢｉをアサートする。

【０１０３】すなわち、リードデータストローブ信号生
成回路１１２５は、以下に示すように、 ＲＳＴＢａ＝ＣＬ２＆ＲＳＴＢＤ４＆（ＤＥＶＤ４＝Ｄ
ＥＶａ）｜ＣＬ２＆Ｒ ＳＴＢＤ４＆（ＤＥＶＤ５＝ＤＥＶａ） ＲＳＴＢｂ＝ＣＬ２＆ＲＳＴＢＤ４＆（ＤＥＶＤ４＝Ｄ
ＥＶｂ）｜ＣＬ２＆Ｒ ＳＴＢＤ４＆（ＤＥＶＤ５＝ＤＥＶｂ） ……………… ＲＳＴＢｅ＝ＣＬ２＆ＲＳＴＢＤ４＆（ＤＥＶＤ４＝Ｄ
ＥＶｅ）｜ＣＬ２＆ＲＳＴＢＤ４＆（ＤＥＶＤ５＝ＤＥ
Ｖｅ） 上記式に従ってリードデータストローブ信号ＲＳＴＢｉ
を生成するように構成されている。なお、＆は論理積を
示し、｜は論理和を示す。

【０１０４】リードデータセット信号生成回路１１２６
は、メモリ７がリードデータを出力すると同時にＤＱＳ
ＥＴをアサートすることにより、データ制御部１５のラ
ッチを保持させるために、ＣＬ２が０（カラムレイテン
シが３サイクル）の場合にはＲＳＴＢＤ４のアサート時
にＤＱＳＥＴをアサートし、ＣＬ２が１（カラムレイテ
ンシが２サイクル）の場合にはＲＳＴＢＤ３のアサート
時にＤＱＳＥＴをアサートする。

【０１０５】すなわち、リードデータセット信号生成回
路１１２６は、以下に示すように、 ＤＱＳＥＴ＝ＣＬ２＆ＲＳＴＤ３｜（￣ＣＬ２＆ＲＳＴ
ＢＤ４） 上記式に従ってリードデータセット信号を生成するよう
に構成されている。なお、￣は反転を示す。

【０１０６】ＤＱ出力イネーブル信号生成回路１１２７
は、メモリ７がリードデータを出力するクロックサイク
ルだけではなく、メモリ７がリードデータを出力する１
クロックサイクル前からメモリ７がリードデータを出力
した１クロックサイクル後までメモリコントローラ１に
よるＤＱ〔３１：０〕の出力を抑止するために、データ
制御部１５のＤＱ〔３１：０〕出力ドライブのイネーブ
ル信号ＯＵＴＥＮＢ（ただし、データ制御部１５で一旦
ラッチされるので、ＤＱ〔３１：０〕出力よりも１クロ
ックサイクル速い）をメモリ７がリードデータを出力す
る１クロックサイクル前からメモリ７がリードデータを
出力した１クロックサイクル後までの間はネゲートし、
それ以外のときにはアサートする。すなわち、ＣＬ２が
０（カラムレイテンシが３サイクル）の場合にはＲＳＴ
ＢＤ３、ＲＳＴＢＤ４のいずれかがアサートされている
ときにＯＵＴＥＮＢをアサートし、ＣＬ２が１（カラム
レイテンシが３サイクル）の場合にはＲＳＴＢＤ１、Ｒ
ＳＴＢＤ２、ＲＳＴＢＤ３のいずれかがアサートされて
いるときにＯＵＴＥＮＢをアサートする。

【０１０７】すなわち、ＤＱ出力イネーブル信号生成回
路１１２７は、以下に示すように、 ＯＵＴＥＮＢ＝￣（ＣＬ２＆（ＲＳＴＢＤ１｜ＲＳＴＢ
Ｄ２｜ＲＳＴＢＤ３） ｜￣（ＣＬ２＆（ＲＳＴＢＤ２｜ＲＳＴＢＤ３｜ＲＳＴ
ＢＤ４） 上記式に従ってＤＱ出力イネーブル信号を生成するよう
に構成されている。

【０１０８】一方、データ制御部１５は、図２０に示す
ように、データ出力イネーブル信号ＯＵＴＥＮＢをラッ
チするラッチ１５０、ライトデータＷＤＴ〔３１：０〕
をラッチするラッチ１５１、メモリ７が出力するリード
データＤＱ〔３１：０〕をＤＱセット信号アサート時に
保持するラッチ１５２、ＤＱ〔３１：０〕への出力バッ
ファ１５３、ＤＱ〔３１：０〕からの入力バッファ１５
４で構成されている。

【０１０９】ラッチ１５０は、データ出力イネーブル信
号ＯＵＴＥＮＢをラッチしてその極性反転信号ＯＵＴＥ
ＮＢ＃を出力する。出力バッファ１５３は、ＯＵＴＥＮ
Ｂ＃がロウレベルであるときにラッチ１５１でラッチさ
れたライトデータＷＤＴ〔３１：０〕をＤＱ〔３１：
０〕に出力する。またラッチ１５２はＤＱＳＥＴがアサ
ートされたときにメモリ７が出力するリードデータＤＱ
〔３１：０〕を保持してそれを全デバイスにＲＤＴｉ
〔３１：０〕として出力する。ただし、リードデータス
トローブ信号ＲＳＴＢｉは１つのデバイスにのみアサー
トされるので、リードデータを取り込むデバイスは１つ
である。

【０１１０】次に、メモリコントローラ１によるメモリ
アクセスの作用を図２１および図２２にしたがって説明
する。先行プリチャージを行わないときの処理を図２１
に従って説明し、先行プリチャージを行うときの処理を
図２２にしたがって説明する。なお、ＲＣＤ２は１（Ｒ
ＡＳ−ＣＡＳレイテンシ：２サイクル）、ＣＬ２は０
（カラムレイテンシ：３サイクル）とする。

【０１１１】図２１において、先行プリチャージを行わ
ないときには、ＰＤａはロウレベルに設定されており、
メモリコントローラ１は、クロックサイクルＴ０でデバ
イスａからのレディ信号ＲＤＹａがアサートされている
ことを検知すると、クロックサイクルＴ１においてＡＣ
ＴＶコマンドを発行し、クロックサイクルＴ２において
最初のアクセスサイクルａ０に対するアクノリッジＡＣ
Ｋａをアサートし、クロックサイクルＴ３においてＲＥ
ＡＤコマンドを発行する。このときバンク０を指定する
ためのバンクアドレスｂ０とバンク０のうち特定のペー
ジを指定するためのロウアドレスｒａ０が生成され、バ
ンク０のうちロウアドレスｒａ０で指定されたページを
アクセス対象として、このページをアクティブ化するた
めの処理が実行されることになる。さらに、ＲＥＡＤコ
マンドの発行に伴って、アクティブ化されたページのう
ち指定のデータ（バイト）をリードするためにカラムア
ドレスｃａ０が出力され、指定のデータをリードするた
めのアクセスがクロックサイクルＴ３において行われ
る。

【０１１２】この後、同一ページに対するリードアクセ
スが継続されるときには、第２のアクセスサイクルａ１
に対するアクノリッジＡＣＫａをクロックサイクルＴ３
においてアサートしてクロックサイクルＴ４にＲＥＡＤ
コマンドを発行し、第３のアクセスサイクルａ２に対す
るアクノリッジＡＣＫａをクロックサイクルＴ４にアサ
ートし、クロックサイクルＴ５においてＲＥＡＤコマン
ドを発行する。これにより、カラムアドレスｃａ０、ｃ
ａ１、ｃａ２で指定されたデータがリードデータｒｄａ
０、ｒｄａ１、ｒｄａ２として順次読み出される。

【０１１３】同一ページに対するリードアクセスが継続
されている過程で、第４のアクセスサイクルａ３でペー
ジミスヒットが発生すると（ロウアドレスｒａ０で指定
されたページとはことなるページにアクセスすると
き）、クロックサイクルＴ５以降、アクノリッジＡＣＫ
ａは一時、ネゲートされ、クロックサイクルＴ６におい
てメモリ制御部１１からＰＲＥコマンドが発行され、バ
ンク１を選択するためのバンクアドレスｂ１が出力さ
れ、この後、１クロックサイクル待って、クロックサイ
クルＴ８においてバンク１をアクセス対象とするために
ＡＣＴＶコマンドが発行され、バンク１のうち指定のペ
ージを選択するためのロウアドレスｒａ１が出力され
る。これによりロウアドレスｒａ１で指定されたページ
に対するアクティブ化が実行され、クロックサイクルＴ
９においてアクノリッジＡＣＫａがアサートされた後、
クロックサイクルＴ１０においてＲＥＡＤコマンドが発
行される。これにより、バンク１に属するページであっ
て、ロウアドレスｒａ１で指定されたページのうち指定
のデータを選択するためにカラムアドレスｃａ３、ｃａ
４が順次出力される。これによりクロックサイクルＴ１
２、Ｔ１３においてリードデータｒｄａ３、ｒｄａ４が
順次読み出され、リードデータストローブ信号ＲＳＴＢ
ａにしたがってリードデータｒｄａ３、ｒｄａ４が順次
デバイスに転送される。

【０１１４】そして最初のアクセスサイクルａ０に対す
るリードデータｒｄａ０はメモリ７からクロックサイク
ルＴ５に出力され、クロックサイクルＴ６においてメモ
リコントローラ１によってリードデータストローブ信号
ＲＳＴＢａがアサートされると同時にリードデータＲＤ
Ｔａ〔３１：０〕がデバイスａに出力される。

【０１１５】同様に、第２、第３、第４、第５のアクセ
スサイクルａ１、ａ２、ａ３、ａ４に対するリードデー
タＲＤＴａ〔３１：０〕はそれぞれクロックサイクルＴ
７、Ｔ８、Ｔ１３、Ｔ１４にリードデータストローブ信
号ＲＳＴＢａがアサートされると同時にデバイスに出力
される。この場合、ページミスヒットによりリードトラ
ンザクションが４クロックサイクル（Ｔ６〜Ｔ９）遅延
することになる。

【０１１６】一方、デバイスａが先行プリチャージを必
要とするデバイス、例えば、デバイスａが描画処理装置
であって、デバイスａからアクセス要求が出力されると
きには、先行プリチャージを示すＰＤａがアサートされ
ているため、アクセス対象のページをアクティブ化する
ためのコマンドを生成するとともに、アクティブ化され
たページに対してリードまたはライトのアクセスを実行
するに先立って、次にアクセス対象となるページまたは
その後アクセス対象となるページに対して先行プリチャ
ージを実行するためのコマンドを生成する処理が実行さ
れる。

【０１１７】すなわち、デバイスａから、クロックサイ
クルＴ０においてＲＤＹａがアサートされるとともにＰ
Ｄａがアサートされているときには、クロックサイクル
Ｔ１においてＡＣＴＶコマンドを発行し、バンク０を選
択するためのバンクアドレスｂ０、バンク０のうち特定
のページを選択するためのロウアドレスｒａ０を出力
し、次のクロックサイクルＴ２において先行プリチャー
ジを行うためのコマンドＰＲＥを発行する。

【０１１８】この場合、先行プリチャージコマンドは通
常のプリチャージコマンドと同様に、アクティブ化され
たバンクに隣接するバンクであって、クロックサイクル
Ｔ１でＡＣＴＶコマンドによってアクティブ化されたバ
ンクのアドレスに１を加算したアドレスのバンクが指定
される。例えば、クロックサイクルＴ１でＡＣＴＶコマ
ンドのバンクアドレスが１の場合は、クロックサイクル
Ｔ２のＰＲＥコマンドのバンクアドレスは２となり、ク
ロックサイクルＴ１のＡＣＴＶコマンドのバンクアドレ
スが０の場合はクロックサイクルＴ２のＰＲＥコマンド
のバンクアドレスは１となり、クロックサイクルＴ１の
ＡＣＴＶコマンドのバンクアドレスが３の場合はクロッ
クサイクルＴ２のＰＲＥコマンドバンクアドレスは０と
なる。

【０１１９】バンクアドレスｂ１で指定されたバンクに
対するプリチャージが実行される（既にセンスアンプに
転送されているページのデータは、どのバンクのどのペ
ージのデータであるかは前の処理で分かっているため、
バンクの指定により、既にセンスアンプに転送されてい
るデータを元のページに戻すための処理が実行され
る。）と、クロックサイクルＴ３、Ｔ４、Ｔ５において
はＲＥＡＤコマンドが発行され、バンクアドレスｂ０で
指定されたバンクであって、ロウアドレスｒａ０で指定
されたページのうちカラムアドレスｃａ０、ｃａ１、ｃ
ａ２で指定されたバイトに対するリードアクセスが行わ
れる。

【０１２０】この後、第４のアクセスサイクルａ３でペ
ージミスヒットが発生したときには（描画により、タイ
ル境界を跨ぐアクセスが実行されたとき）、バンクアド
レスｂ１で指定されたバンクをアクセス対象とする処理
に移行する。この場合、バンクアドレスｂ１で指定され
たバンクに対するプリチャージはクロックサイクルＴ２
において既に実行され、このバンクに属するページのデ
ータは既に元のページに戻されているため、このバンク
に属するページに対してはＡＣＴＢコマンドの発行によ
ってアクティブ化が即座に実行される。この後、バンク
アドレスｂ１で指定されたバンクに属するページであっ
て、ロウアドレスｒａ１で指定されページの中から指定
のデータを読み出すために、第５のアクセスサイクルａ
４で発行されたＲＥＡＤコマンドにしたがってカラムア
ドレスｃａ３、ｃａ４が出力され、カラムアドレスｃａ
３、ｃａ４で指定されたデータ（バイト）に対するリー
ドアクセスが実行される。

【０１２１】このように、ページミスヒットはアクセス
がページ境界を跨ぐことによって発生するため、ページ
ミスヒットが発生するに先立って次にアクセスすべきバ
ンクに対して予め先行プリチャージを実行することで、
第４のアクセスサイクルａ３でページミスヒットが発生
しても、クロックサイクルＴ６でＡＣＴＶコマンドを発
行し、クロックサイクルＴ７にアクノリッジＡＣＫａを
アサートして、クロックサイクルＴ８にＲＥＡＤコマン
ドを発行することができ、ページミスヒットによるリー
ドトランザクションの遅延は２クロックサイクル（Ｔ６
〜Ｔ７）となり、図２１に示すケースに比べて、先行プ
リチャージを実行することで、リードトランザクション
の遅延を削減することができ、むだ時間の短縮により、
単位時間当たりアクセス可能なデータ量が増加し、バン
ド幅の向上に寄与することができる。

【０１２２】また、図２１、図２２における処理では、
リードトランザクションの処理について述べたが、ライ
トトランザクションのときでも先行プリチャージを実行
することで、ライトトランザクションの遅延を削減する
ことができる。

【０１２３】このように、本実施形態においては、メモ
リ７に画像データをタイルアドレスマッピングで且つ横
方向に隣接するタイルをそれぞれ別バンクでしかもバン
クアドレスが増加する順序に配置し、画像データの読み
出しまたは画像データの書き込みを実行する場合に、ア
クセス対象であるバンクアドレスｎの所定のページをア
クティブ化した直後に、バンクアドレスｎ＋１のバンク
に対して先行プリチャージを実行するようにしているた
め、画像データの読み出しまたは書き込みの途中でタイ
ル境界を超えてページミスヒットが発生しても、次にア
クセスすべきタイルが配置されているバンクは必ずプリ
チャージがされているので、ページミスヒットによるメ
モリアクセスのオーバーヘッドを削減することができ
る。

【０１２４】また、本実施形態によれば、メモリコント
ローラ１は、各デバイスからのメモリアクセスを選択す
るときに、優先度にしたがって１つのデバイスを選択
し、選択したデバイスに対するアクセスを実行中に、優
先度の高いデバイスからのアクセスが要求されたときに
は、実行中のアクセスを中断し、優先度の高いデバイス
からのメモリアクセスを実行するようにしているため、
複数のデバイスからのアクセス要求が競合しても、リア
ルタイム性の高いデバイスからのアクセス要求を選択し
てメモリ７にアクセスを実行することができ、アクセス
競合による画像データのアクセス遅延を抑制することが
できる。

【０１２５】また、前記実施形態によれば、先行プリチ
ャージを実行しないときには、アクティブフラグとロウ
アドレスバッファＲＡＳカウンタおよびＲＰカウンタの
情報を参照し、ページミスヒットが発生した場合には、
アクティブ−プリチャージ間最小サイクルおよびプリチ
ャージ−アクティブ間最小サイクルを満たす範囲で最短
のタイミングでプリチャージとアクティブ化を実行する
ことができる。

【０１２６】

【発明の効果】以上説明したように、本発明によれば、
アクセス対象のページをアクティブ化した後、アクティ
ブ化されたページに対してアクセスを実行するに先立っ
て、その後あるいは次にアクセス対象となるバンクまた
はページに対して先行プリチャージを行っているため、
その後あるいは次にアクセス対象となるバンクまたはペ
ージに対してアクセスを行うときにプリチャージを行う
ことなく、アクティブ化を行った後、リードまたはライ
トのアクセスを行うことができ、ページミスヒットによ
って異なるページにアクセスするときでも、プリチャー
ジをした後、アクティブ化するまでの時間が不要とな
り、むだ時間を短縮することができ、効率良くアクセス
することができる。

【図面の簡単な説明】

【図１】本発明に係るメモリコントローラを適用した画
像処理システムのブロック構成図である。

【図２】画像データのリニアアドレスマッピングの構成
を説明すための構成図である。

【図３】画像データのタイルアドレスマッピングの構成
を説明するための構成図である。

【図４】本発明に係るメモリコントローラのブロック構
成図である。

【図５】アクセス調停部のブロック構成図である。

【図６】アクセス調停部のモードレジスタの設定例を示
す図である。

【図７】アクセス調停部における優先度の構成説明図で
ある。

【図８】アクセス調停部の動作を説明するためのタイム
チャートである。

【図９】アクセス調停部の動作を説明するためのタイム
チャートである。

【図１０】アクセス調停部の動作を説明するためのタイ
ムチャートである。

【図１１】バンク管理およびアドレス生成部のブロック
構成図である。

【図１２】アドレス生成部におけるアドレスの生成例を
示す図である。

【図１３】バンク状態管理部のブロック構成図である。

【図１４】メモリ制御部のブロック構成図である。

【図１５】コマンド生成部におけるコマンド発行制御の
状態遷移図である。

【図１６】コマンド生成部におけるコマンド発行制御の
状態遷移条件を説明するための図である。

【図１７】コマンド生成部におけるコマンド発行制御の
状態遷移による出力信号の状態を説明するための図であ
る。

【図１８】ＤＱＭ生成部におけるバイトイネーブル信号
の生成例を説明するための図である。

【図１９】リードデータ制御部のブロック構成図であ
る。

【図２０】データ制御部のブロック構成図である。

【図２１】本発明に係るメモリコントローラにおいて先
行プリチャージを実行しないときのメモリアクセスのタ
イムチャートである。

【図２２】本発明に係るメモリコントローラにおいて先
行プリチャージを行うときのメモリアクセスのタイムチ
ャートである。

【符号の説明】

１ メモリコントローラ ２ プロセッサ ３ 描画処理装置 ４ 表示処理装置 ５ ビデオ処理装置 ６ 入出力制御装置 ７ メモリ １０ アクセス調停部 １１ メモリ制御部 １２ バンク管理およびアドレス生成部 １４ マルチプレクス １５ データ制御部 ８１ ディスプレイ装置 ８２ ビデオカメラ装置 ８３ 外部記憶装置 ８４ 通信装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中塚 康弘 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 下村 哲也 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 岡田 豊 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 山岸 一繁 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B060 AB19 CA05 CA15 CD12

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データ記憶エリアが複数のバンクに分割
   されているとともに各バンクが複数のページに分割され
   ているダイナミックランダムアクセスメモリに対するア
   クセス要求を受けたときに、前記アクセス要求を基にア
   クセス対象のページをアクティブ化し、前記アクティブ
   化されたページに対してアクセスを実行するに先だっ
   て、その後アクセス対象となるページに対して先行プリ
   チャージを実行するメモリ制御手段を備えてなるメモリ
   コントローラ。
2. 【請求項２】 データ記憶エリアが複数のバンクに分割
   されているとともに各バンクが複数のページに分割され
   ているダイナミックランダムアクセスメモリに対するア
   クセス要求を受けたときに、前記アクセス要求を基にア
   クセス対象のページをアクティブ化し、前記アクティブ
   化されたページに対してアクセスを実行するに先だっ
   て、その後アクセス対象となるバンクに対して先行プリ
   チャージを実行するメモリ制御手段を備えてなるメモリ
   コントローラ。
3. 【請求項３】 データ記憶エリアが複数のバンクに分割
   されているとともに各バンクが複数のページに分割され
   ているダイナミックランダムアクセスメモリに対するア
   クセス要求を受けたときに、前記アクセス要求を基にア
   クセス対象のページをアクティブ化し、前記アクティブ
   化されたページに対してアクセスを実行するに先だっ
   て、次にアクセス対象となるページに対して先行プリチ
   ャージを実行するメモリ制御手段を備えてなるメモリコ
   ントローラ。
4. 【請求項４】 データ記憶エリアが複数のバンクに分割
   されているとともに各バンクが複数のページに分割され
   ているダイナミックランダムアクセスメモリに対するア
   クセス要求を受けたときに、前記アクセス要求を基にア
   クセス対象のページをアクティブ化し、前記アクティブ
   化されたページに対してアクセスを実行するに先だっ
   て、次にアクセス対象となるバンクに対して先行プリチ
   ャージを実行するメモリ制御手段を備えてなるメモリコ
   ントローラ。
5. 【請求項５】 データ記憶エリアが複数のバンクに分割
   されているとともに各バンクが複数のページに分割さ
   れ、各ページが相隣接するページとは異なるバンクに割
   り付けられているダイナミックランダムアクセスメモリ
   に対するアクセス要求を受けたときに、前記アクセス要
   求を基にアクセス対象のバンクのページをアクティブ化
   し、前記アクティブ化されたページに対してアクセスを
   実行するに先だって、その後アクセス対象となるバンク
   のページに対して先行プリチャージを実行するメモリ制
   御手段を備えてなるメモリコントローラ。
6. 【請求項６】 データ記憶エリアが複数のバンクに分割
   されているとともに各バンクが複数のページに分割さ
   れ、各ページが相隣接するページとは異なるバンクに割
   り付けられているダイナミックランダムアクセスメモリ
   に対するアクセス要求を受けたときに、前記アクセス要
   求を基にアクセス対象のバンクのページをアクティブ化
   し、前記アクティブ化されたページに対してアクセスを
   実行するに先だって、次にアクセス対象となるバンクの
   ページに対して先行プリチャージを実行するメモリ制御
   手段を備えてなるメモリコントローラ。
7. 【請求項７】 データ記憶エリアが複数のバンクに分割
   されているとともに各バンクが複数のページに分割さ
   れ、各ページが相隣接するページとは異なるバンクに割
   り付けられているダイナミックランダムアクセスメモリ
   に対するアクセス要求を受けたときに、前記アクセス要
   求を基にアクセス対象のバンクのページをアクティブ化
   し、この直後に次にアクセス対象となるバンクのページ
   に対して先行プリチャージを実行し、その後前記アクテ
   ィブ化されたページに対してリードまたはライトによる
   アクセスを実行するメモリ制御手段を備えてなるメモリ
   コントローラ。
8. 【請求項８】 データ記憶エリアが複数のバンクに分割
   されているとともに各バンクが複数のページに分割さ
   れ、各ページが相隣接するページとは異なるバンクに割
   り付けられているダイナミックランダムアクセスメモリ
   と少なくとも一つ以上の処理装置に接続されて、前記処
   理装置から前記ダイナミックランダムアクセスメモリに
   対するアクセス要求を受けたときに、前記アクセス要求
   を基にアクセス対象のバンクのページをアクティブ化
   し、この直後に次にアクセス対象となるバンクのページ
   に対して先行プリチャージを実行し、その後前記アクテ
   ィブ化されたページに対してリードまたはライトによる
   アクセスを実行するメモリ制御手段を備えてなるメモリ
   コントローラ。
9. 【請求項９】 データ記憶エリアが複数のバンクに分割
   されているとともに各バンクが複数のページに分割さ
   れ、各ページが相隣接するページとは異なるバンクに割
   り付けられているダイナミックランダムアクセスメモリ
   と複数の処理装置にそれぞれ接続されて、前記いずれか
   の処理装置から前記ダイナミックランダムアクセスメモ
   リに対するアクセス要求を受けたときに、前記アクセス
   要求を基にアクセス対象のバンクのページをアクティブ
   化し、この直後に次にアクセス対象となるバンクのペー
   ジに対して先行プリチャージを実行し、その後前記アク
   ティブ化されたページに対してリードまたはライトによ
   るアクセスを実行するメモリ制御手段を備えてなるメモ
   リコントローラ。
10. 【請求項１０】 請求項９に記載のメモリコントローラ
    において、前記複数の処理装置から出力されるアクセス
    要求のうちいずれか一つのアクセス要求を選択して前記
    メモリ制御手段に出力するアクセス調停手段を備え、前
    記アクセス調停手段は、前記選択したアクセス要求によ
    るアクセスが前記メモリ制御手段により実行されている
    ときに、前記選択したアクセス要求よりも優先度の高い
    アクセス要求が新たに入力されたときには前記選択した
    アクセス要求によるアクセスの中断を前記メモリ制御手
    段に指令するとともに、前記新たに入力されたアクセス
    要求によるアクセスを前記メモリ制御手段に指令してな
    ることを特徴とするメモリコントローラ。
11. 【請求項１１】 データ記憶エリアが複数のバンクに分
    割されているとともに各バンクが複数のページに分割さ
    れ、各ページが相隣接するページとは異なるバンクに割
    り付けられているダイナミックランダムアクセスメモリ
    と複数の処理装置にそれぞれ接続されて、前記ダイナミ
    ックランダムアクセスメモリおよび前記複数の処理装置
    とデータの授受を行うメモリコントローラにおいて、前
    記複数の処理装置から出力されるアクセス要求のうちい
    ずれか一つのアクセス要求を優先度に応じて選択して出
    力するアクセス調停手段と、前記アクセス調停手段の選
    択よるアクセス要求を受け前記アクセス要求を基にアク
    セス対象のバンクのページに対してアクセスを行うメモ
    リ制御手段とを備え、前記アクセス調停手段は、前記選
    択したアクセス要求によるアクセスが前記メモリ制御手
    段により実行されているときに、前記選択したアクセス
    要求よりも優先度の高いアクセス要求が新たに入力され
    たときには前記選択したアクセス要求によるアクセスの
    中断を前記メモリ制御手段に指令するとともに、前記新
    たに入力されたアクセス要求によるアクセスを前記メモ
    リ制御手段に指令してなることを特徴とするメモリコン
    トローラ。
12. 【請求項１２】 データ記憶エリアが複数のバンクに分
    割されているとともに各バンクが複数のページに分割さ
    れ、各ページが相隣接するページとは異なるバンクに割
    り付けられているダイナミックランダムアクセスメモリ
    と複数の処理装置にそれぞれ接続されて、前記ダイナミ
    ックランダムアクセスメモリおよび前記複数の処理装置
    とデータの授受を行うメモリコントローラにおいて、前
    記複数の処理装置から出力されるアクセス要求のうちい
    ずれか一つのアクセス要求を優先度に応じて選択して出
    力するアクセス調停手段と、前記アクセス調停手段の選
    択よるアクセス要求を受け前記アクセス要求を基にアク
    セス対象のバンクのページに対してアクセスを行うメモ
    リ制御手段と、アクセス対象のバンクがアクティブ化さ
    れているか否かを判定するバンクアクティブ化判定手段
    と、アクセス対象のページがアクティブ状態にあるか否
    かを判定するページヒット判定手段と、前記アクセス対
    象のバンクがアクティブ化されてから前記アクセス対象
    のバンクに対するプリチャージの実行が可能な最小サイ
    クルが経過したか否かを判定するアクティブ−プリチャ
    ージ間最小サイクル判定手段と、前記アクセス対象のバ
    ンクがプリチャージされてから前記アクセス対象のバン
    クに対するアクティブ化の実行が可能な最小サイクルが
    経過したか否かを判定するプリチャージ−アクティブ間
    最小サイクル判定手段とを備え、前記メモリ制御手段
    は、前記バンクアクティブ化判定手段によりアクセス対
    象のバンクがアクティブ化されていないと判定されたと
    きには、前記プリチャージ−アクティブ間最小サイクル
    判定手段から肯定の判定結果が出力されたことを条件に
    アクセス対象のページをアクティブ化するとともに、ア
    クティブ化した後ライトまたはリードによるアクセスを
    実行し、前記バンクアクティブ化判定手段によりアクセ
    ス対象のバンクがアクティブ化されていると判定された
    ときに、前記ページヒット判定手段により肯定の判定結
    果が得られたときには、直ちにライトまたはリードによ
    るアクセスを実行し、前記バンクアクティブ化判定手段
    によりアクセス対象のバンクがアクティブ化されている
    と判定されたときに、前記ページヒット判定手段により
    否定の判定結果が得られたときには、前記アクティブ−
    プリチャージ間最小サイクル判定手段から肯定の判定結
    果が出力されたことを条件に、アクセス対象のバンクを
    プリチャージし、次にアクセス対象のページに対してア
    クティブ化を実行した後にライトまたはリードによるア
    クセスを実行してなることを特徴とするメモリコントロ
    ーラ。