JPH08185698A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 改良されたビット線プリチャージ方式によ
り、消費電流増大を伴うことなく高速アクセスを可能と
した半導体記憶装置を提供する。 【構成】 メモリセルアレイ１、アドレスバッファ２、
カラムデコーダ４、ロウデコーダ３、及びセンスアンプ
６を有し、アドレスバッファ２は、入力端子が共通接続
されて時分割でアドレス取り込みを行う２系統のクロッ
ク同期式のアドレスレジスタを有し、且つアドレスバッ
ファ２の２系統のアドレスレジスタに保持された連続す
るタイミングのアドレスデータの異同を判定する次アド
レス判定回路１０と、この判定回路１０の判定結果に基
づいて、あるアドレスのデータ読み出しを行っている
間、次にアクセスすべきアドレスのビット線のみを選択
的にプリチャージするビット線プリチャージ手段とし
て、プリチャージ用カラムデコーダ１１、プリチャージ
用カラムセレクタ１２及びバイアス回路１３を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データが不揮発に記
憶されるマスクＲＯＭ等の半導体記憶装置に関する。

【０００２】

【従来の技術】マスクＲＯＭは、データが不揮発に記憶
されるメモリセルアレイ、このメモリセルアレイのデー
タを選択する外部アドレスを取り込むアドレスバッフ
ァ、取り込まれたアドレスによりメモリセルアレイのビ
ット線選択及びワード線選択を行うデコーダ、ビット線
データを読み出すセンスアンプ等により構成される。メ
モリセルアレイには、多数配列形成されたメモリＭＯＳ
トランジスタを例えばデータに応じてブプレション
（Ｄ）型又はエンハンスメント（Ｅ）型に設定する事に
よりデータ記憶を行うＮＡＮＤ型と、データに応じてＥ
型又は高しきい値（ＨｉＶｔ）型にするＮＯＲ型とがあ
る。

【０００３】マスクＲＯＭにおいて、あるビット線デー
タの読み出しを行っている間、非選択のビット線はセン
スアンプから切り離されている。このとき、非選択ビッ
ト線が放電して接地レベルまで電位低下すると、次に選
択されたときにそのビット線を所定レベルまで引き上げ
るのに時間がかかる。このビット線の充電の遅れは、マ
スクＲＯＭの高速アクセスを妨げる。マスクＲＯＭの高
速アクセスを可能とするためには、非選択のビット線を
次のアクセスに備えて所定レベルまで充電するプリチャ
ージ方式が有効である（例えば、特開平５−１４４２８
４号参照）。

【０００４】ワード線選択についても、同様の問題があ
る。例えば、ＮＡＮＤ型メモリセルの場合、選択ワード
線を０Ｖ、残りの非選択ワード線をＶDDとして、データ
読み出しが行われる。ワード線は多数のメモリセルのゲ
ートにつながるため負荷が大きく、選択時にＶDDからＯ
Ｖに低下するのに時間がかかる。実際はＥ型メモリトラ
ンジスタの場合でしきい値が０．８Ｖ程度であり、従っ
て選択ワード線がＶDDから０．８Ｖに低下するまでが遅
れとなる。このワード線での遅れを解決するために、例
えば、ワード線の駆動電源のみを例えば３Ｖという低電
源とすることも提案されている。

【０００５】

【発明が解決しようとする課題】マスクＲＯＭの高速ア
クセスを実現するために、非選択ビット線の全てをプリ
チャージする方式は、プリチャージによって消費電流が
増大するという問題がある。また、ワード線の電位遷移
の遅れに対して、ワード線駆動電源を低くする方式は、
アクセス時間短縮にそれ程効果的でない。更にＮＡＮＤ
型ＲＯＭの場合にワード線電源を下げると、選択メモリ
ＭＯＳトランジスタにつながる多数の非選択メモリＭＯ
Ｓトランジスタのオン抵抗が結果的に大きくなるため
に、データ読み出し性能が劣化する。

【０００６】この発明は、改良されたビット線プリチャ
ージ方式により、消費電流増大を伴うことなく高速アク
セスを可能とした半導体記憶装置を提供することを目的
としている。

【０００７】

【課題を解決するための手段】この発明は、データが不
揮発に記憶されるメモリセルアレイと、このメモリセル
アレイのデータを選択する外部アドレスを取り込むアド
レスバッファと、取り込まれたアドレスにより前記メモ
リセルアレイのビット線選択及びワード線選択を行うデ
コーダと、ビット線データを読み出すセンスアンプとを
有する半導体記憶装置において、前記アドレスバッファ
は、入力端子が共通接続されて時分割でアドレス取り込
みを行う少なくとも２系統のクロック同期式のアドレス
レジスタを有し、且つ前記アドレスバッファの２系統の
アドレスレジスタに保持された連続するタイミングのア
ドレスデータの異同を判定する判定手段と、この判定手
段の判定結果に基づいて、あるアドレスのデータ読み出
しを行っている間、次にアクセスすべきアドレスのビッ
ト線のみを選択的にプリチャージするビット線プリチャ
ージ手段とを備えたことを特徴としている。

【０００８】この発明において好ましくは、前記判定手
段は、前記２系統のアドレスレジスタが保持するアドレ
スデータの不一致を検出してプリチャージ・イネーブル
信号を生成する論理ゲート手段と、前記プリチャージ・
イネーブル信号により制御されて前記２系統のアドレス
レジスタが保持するアドレスデータのうち次アドレスデ
ータをスルーする転送手段とにより構成される。また前
記ビット線プリチャージ手段は、前記プリチャージ・イ
ネーブル信号により制御されて前記次アドレスデータを
デコードするプリチャージ用カラムデコーダと、そのデ
コード出力により一つのビット線を選択するプリチャー
ジ用カラムセレクタと、選択されたビット線をプリチャ
ージするバイアス回路とにより構成される。

【０００９】

【作用】この発明によると、多数の非選択ビット線のう
ち、次のアドレスにより選択されるビット線のみがプリ
チャージされる。この様な選択的なビット線プリチャー
ジは、アドレスバッファが２系統のクロック同期式アド
レスレジスタを持つ形式の半導体記憶装置において、こ
れらのアドレスレジスタに保持された連続するタイミン
グのアドレスデータの異同を判定することにより可能に
なる。そしてこの発明によると、全ての非選択ビット線
をプリチャージする従来の方式に比べて、無駄な電力を
消費することなく、高速アクセスが可能になる。

【００１０】

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例にかかるクロッ
ク同期式マスクＲＯＭの全体構成を示す。マスクＲＯＭ
の基本構成として、データを不揮発に記憶するメモリセ
ルアレイ１、そのデータ読み出しを行うための外部アド
レスを取り込むアドレスバッファ２、メモリセルアレイ
１のワード線選択を行うロウデコーダ３、ビット線選択
を行うカラムデコーダ４とカラムセレクタ５、メモリセ
ルアレイ１からの読み出しデータを検出するセンスアン
プ６、及び出力バッファ７を有する。この実施例ではメ
モリセルアレイ１は、ＮＡＮＤ型とする。

【００１１】アドレスバッファ２は、詳細は後述する
が、２系統のアドレスレジスタをもって、クロック同期
により外部アドレスＡ０，Ａ１，…，Ａ１５を取り込む
クロック同期式である。なおこの実施例では、便宜的に
Ａ０〜Ａ８をカラムアドレス、Ａ９〜Ａ１５をロウアド
レスとして用いる場合を説明する。このアドレスバッフ
ァ２の動作を制御するために、外部クロックＣＫから必
要な内部クロックＣＫＡ，ＣＫＢ，Ａ，Ｂ（これらの波
形は、図１０に示す）を生成するクロック生成回路８が
設けられている。

【００１２】この実施例においては、非選択ビット線の
中の次にアクセスされるビット線のみを選択的にプリチ
ャージするために、メモリセルアレイ１周辺には、カラ
ムデコーダ４及びカラムセレクタ５と別に、プリチャー
ジ用カラムデコーダ１１とプリチャージ用カラムセレク
タ１２が設けられ、このプリチャージ用カラムセレクタ
１２で選択されたビット線にバイアスを与えるプリチャ
ージバイアス回路１３が設けられている。同様に、非選
択ワード線の中の次に選択させるワード線のみを選択的
に所定レベルにプリチャージするために、ロウデコーダ
３と別に、プリチャージ用ロウデコーダ１４とプリチャ
ージ用ロウセレクタ１５とが設けられている。

【００１３】また、非選択ビット線や非選択ワード線の
なかから、一本を選んでプリチャージするためには、次
にアクセスされるアドレスを知ることが必要である。そ
のため、アドレスバッファ２内の２系統のアドレスレジ
スタが保持する連続するタイミングのアドレスデータを
比較してその異同を判定し、次アドレスを出力する次ア
ドレス判定回路１０が設けられている。この次アドレス
判定回路１０での判定結果に基づいて、プリチャージ用
カラムデコーダ１１及びプリチャージ用ロウデコーダ１
４によりそれぞれ、一本のビット線及び一本のワード線
が選択されることになる。

【００１４】図２は、アドレスバッファ２の具体的な構
成を示している。図示のように各外部アドレス端子毎
に、２系統のクロック同期式アドレスレジスタ２１ａ，
２１ｂが入力端を共通に入力回路２に接続して設けられ
ている。これらのアドレスレジスタ２１ａ，２１ｂに保
持された連続するタイミングのアドレスデータから、先
行するタイミングのアドレスデータＡＤとその次のタイ
ミングの次アドレスデータＮＡＤとをそれぞれ選択する
ために、セレクタ２３，２４が設けられている。また二
つのアドレスレジスタ２１ａ，２１ｂからは、その保持
されたアドレスデータの異同判定をおこなうために、判
定用アドレスデータＡＤＡ，ＡＤＢが取り出される。な
おアドレスデータＡＤとして通常は、互いに補のデータ
が対になって出力されるが、ここでは簡単に一つで表し
ている。

【００１５】図３は、アドレスレジスタ２１ａ，２１ｂ
及びセレクタ２３，２４の部分をより具体的に示したも
のである。アドレスレジスタ２１ａ，２１ｂはクロック
トＣＭＯＳインバータを組み合わせたＣＭＯＳラッチ回
路であって、一方のアドレスレジスタ２１ａは、内部ク
ロックＣＫＡとその反転クロック／ＣＫＡにより駆動さ
れ、他方のアドレスレジスタ２１ｂは、内部クロックＣ
ＫＡ，／ＣＫＡとはそれぞれ位相が１８０°ずれた内部
クロックＣＫＢ，／ＣＫＢにより駆動される。従ってこ
れらのアドレスレジスタ２１ａ，２１ｂは、交互に外部
アドレスを取り込んで保持することになる。

【００１６】セレクタ２３は、二つのアドレスレジスタ
２１ａ，２１ｂのデータを交互に取り出すために、外部
クロックＣＫの１／２分周クロックである互いに逆相の
クロックＡ，Ｂにより駆動される二つのクロックト・イ
ンバータにより構成されている。このセレクタ２３で
は、アドレスレジスタ２１ａ，２１ｂの保持データを交
互に取り出すことで、連続するタイミングのうち常に先
行するタイミングのアドレスデータＡＤを選択すること
になる。もう一つのセレクタ２４は、同様にクロック
Ａ，Ｂにより駆動される二つのクロックト・インバータ
により構成されて、連続するタイミングのうち常に後行
するタイミングのアドレスデータ（次アドレスデータ）
ＮＡＤを選択することになる。

【００１７】以上のアドレスバッファ２から得られるア
ドレスデータＡＤ（ＡＤ０，ＡＤ１，…，ＡＤ１５）
は、カラムアドレスＡＤ０〜ＡＤ８がカラムデコーダ４
に、ロウアドレスＡＤ９〜ＡＤ１５がロウデコーダ３に
それぞれ送られ、通常の動作に従ってビット線選択及び
ワード線選択がなされる。

【００１８】選択されたアドレスデータＡＤと共に、ア
ドレスバッファ２が保持する２系統のアドレスデータそ
のままの判定用アドレスデータＡＤＡ，ＡＤＢと、次ア
ドレスデータＮＡＤは、次アドレス判定回路１０に送ら
れる。この次アドレス判定回路１０は、連続するタイミ
ングのアドレスデータの異同判定と次アドレスデータＮ
ＡＤの転送制御を行うもので、図４及び図５に示すよう
に構成される。

【００１９】図４は、カラムアドレス側の判定回路部
で、カラムアドレス各ビット毎に、判定用アドレスデー
タＡＤＡ，ＡＤＢの不一致検出を行う論理ゲート手段と
して、ＥＯＲ列４１と、それらの出力の和をとるＯＲゲ
ート４２が設けられる。これにより、連続するタイミン
グのアドレスが異なる場合にのみ“Ｈ”となるビット線
に対するプリチャージ・イネーブル信号ＰＥ（ＢＬ）を
出す。また、このプリチャージ・イネーブル信号ＰＥ
（ＢＬ）により制御されて連続するタイミングのアドレ
スが異なる場合にのみ、アドレスバッファ２から出力さ
れる次アドレスデータＮＡＤをスルーして、プリチャー
ジ用カラムデコーダ１１に転送する転送回路４３が設け
られている。

【００２０】転送回路４３は、次アドレスデータＮＡＤ
に所定の遅延を与える遅延回路４４と、その遅延データ
をプリチャージ・イネーブル信号ＰＥ（ＢＬ）が“Ｈ”
のときのみ通すＡＮＤゲート４５を有する。遅延回路４
４は、プリチャージ・イネーブル信号ＰＥ（ＢＬ）が確
定してから、次アドレスデータＮＡＤをスルーさせるた
めに設けられている。

【００２１】図５は、ロウアドレス側の判定回路部で、
その基本構成は図４と同様であり、ＥＯＲ列５１と、そ
の出力の和をとって、ワード線のプリチャージ・イネー
ブル信号ＰＥ（ＷＬ）を発生するＯＲゲート５２、及び
このプリチャージ・イネーブル信号ＰＥ（ＷＬ）により
次アドレスデータＮＡＤをスルーする転送回路５３を有
する。

【００２２】次アドレス判定回路１０の出力に基づい
て、次アドレスのビット線プリチャージを行うためのプ
リチャージ用カラムデコーダ１１は、図６に示すよう
に、通常のカラムデコーダ４と同様のデコーダ本体６１
と、そのデコード出力ＰＳ０，ＰＳ１，…をプリチャー
ジ・イネーブル信号ＰＥ（ＢＬ）が“Ｈ”のときのみ取
り出すＣＭＯＳゲート６２により構成される。

【００２３】同様に、次アドレス判定回路１０の出力に
基づいて、次アドレスのワード線プリチャージを行うた
めのプリチャージ用ロウデコーダ１４は、図７に示すよ
うに、通常のロウデコーダ３と同様のデコーダ本体７１
と、そのデコード出力をプリチャージ・イネーブル信号
ＰＥ（ＷＬ）が“Ｈ”のときのみ取り出すＣＭＯＳゲー
ト７２により構成される。また、プリチャージ・イネー
ブル信号ＰＥ（ＷＬ）の取り込み部には遅延回路７３が
設けられている。これは、ロウデコーダ３によるワード
線選択に対して、プリチャージ用ロウデコーダ１４によ
るワード線プリチャージのタイミングを僅かに遅らせ
て、データ読み出し特性を確保しながら結果的にプリチ
ャージを高速化するためのもので、その具体的動作は後
述する。

【００２４】図８は、ビット線選択部周辺の具体的回路
構成である。カラムセレクタ５は、カラムデコーダ４の
出力に基づいてメモリセルアレイ１のビット線ＢＬを選
択してセンスアンプ６に接続するもので、図示のように
ビット線のグループを選択するセレクトトランジスタ
と、グループ内の一本のビット線を選択するセレクトト
ランジスタにより構成される。プリチャージ用カラムセ
レクタ１２の構成も同様であって、プリチャージ用カラ
ムデコーダ１４の出力に基づいて、非選択ビット線のな
かの次アドレスで選択されるビット線を選ぶ。そしてこ
の次アドレスで選択されるビット線にプリチャージバイ
アス回路１３によりプリチャージがされることになる。
プリチャージバイアス回路１３は、センスアンプ６と同
様の構成のものとする。

【００２５】図９は、ワード線選択部周辺の具体的回路
構成である。メモリセルアレイ１の一つのＮＡＮＤセル
は、例えば図示のように８個のＮＭＯＳトランジスタＭ
０，Ｍ１，…，Ｍ７により構成され、これがセレクトト
ランジスタＳ１，Ｓ２を介してビット線ＢＬに接続され
る。メモリＭＯＳトランジスタＭ０，Ｍ１，…は、マス
クプログラムにより、Ｄ型又はＥ型に設定される。同様
に多数配列形成されるＮＡＮＤ型セルの各ゲートが共通
にワード線ＷＬとなり、セレクトトランジスタＳ１，Ｓ
２のゲートも横方向に共通接続されてセレクト線ＳＬ
１，ＳＬ２となって、これらのワード線及びセレクト線
がロウデコーダ３により選択されることになる。

【００２６】ロウデコーダ３の出力部には、セレクト線
選択部とワード線選択部とで異なるバッファ回路９１，
９２が設けられている。セレクト線選択部のバッファ回
路９１は、バッファ本体９３に対して、これと並列に遅
延回路９４とその遅延出力により出力レベルを引き下げ
るためのＮＭＯＳトランジスタ９５を有する。これは、
選択されたセレクト線を、初期にはバッファ本体９３に
より電位上昇させ、安定状態では例えばＶDDより低い３
Ｖ程度に保つためである。ワード線選択部のバッファ回
路９２は、非選択ワード線をＶDDに設定するために、バ
ッファ本体のみで構成されている。

【００２７】プリチャージ用ロウデコーダ１４の出力に
より駆動されるプリチャージ用ロウセレクタ１５は、ワ
ード線ＷＬの電位を所定レベルまで引き下げるためのＮ
ＭＯＳトランジスタ９６により構成されている。即ちＮ
ＡＮＤ型ＲＯＭの場合、データ読み出し時、選択ワード
線は０Ｖ、残りの非選択ワード線はＶDDに設定される
が、非選択ワード線のうち、次にアクセスされるワード
線の電位を予め３Ｖ程度に下げるのが、この実施例での
ワード線プリチャージである。このプリチャージ電位
は、ワード線の一端に接続されたバッファ回路９２と、
他端に接続されたプリチャージ用ロウセレクタ１５のＮ
ＭＯＳトランジスタ９６のオン抵抗による分圧により決
まり、非選択のメモリＭＯＳトランジスタをデータ読み
出しに必要なオン状態に保つことができる範囲でできる
だけ低い値に設定すればよい。

【００２８】以上のように構成されたＮＡＮＤ型マスク
ＲＯＭの動作を次に説明する。図１０は、基本動作のタ
イミング図である。図示のように外部アドレス，，
…が供給されると、そのアドレスデータは互いに逆相の
内部クロックＣＫＡ，ＣＫＢによって、アドレスバッフ
ァ２の２系統のアドレスレジスタ２１ａ，２１ｂに交互
に取り込まれる。取り込まれたアドレスデータは、セレ
クタ２３により交互に選択されて、通常の動作に従って
カラムデコーダ４及びロウデコーダ３に送られて、順次
データ読み出しが行われる。

【００２９】アドレスバッファ２には上述のように、連
続する二つのタイミングのアドレスデータが存在し、図
２で説明したように、いまアクセスしようとするアドレ
スデータＡＤと共に、セレクタ２４によって次にアクセ
スすべき次アドレスデータＮＡＤが選択されて取り出さ
れる。そして次アドレス判定回路１０で、いまアクセス
しようとするアドレスと次アドレスとが異なっているこ
とが判定されると、ビット線プリチャージ・イネーブル
信号ＰＥ（ＢＬ）及びワード線プリチャージイネーブル
信号ＰＥ（ＷＬ）が出力され、また次アドレスデータＮ
ＡＤがスルーされて、それぞれプリチャージ用カラムデ
コーダ１１、プリチャージ用ロウデコーダ１４に送られ
る。

【００３０】そして、あるビット線とワード線が選択さ
れてデータ読み出しが行われている間、非選択ビット線
のうち次アドレスのビット線のみがバイアス回路１３に
よりプリチャージされ、同様に非選択ワード線のうち次
アドレスのワード線のみがプリチャージ用ロウセレクタ
１５により選択されてプリチャージされる。ビット線プ
リチャージは、非選択状態で通常０Ｖとなるべきところ
を３Ｖ程度の電位に設定する。このプリチャージ電位は
センスアンプにより最適値が決まるが、例えばセンスア
ンプの基準電圧発生回路と同じバイアス発生回路を用い
てプリチャージ電位を発生させることが好ましい。ワー
ド線のプリチャージは、通常電源ＶDDレベルとなるべき
ところを、３Ｖまで下げる。

【００３１】ここで、次アドレスのワード線のプリチャ
ージは、図７に示した遅延回路７３により、ロウデコー
ダ３によるワード線選択より所定時間遅らせている。そ
の意味を図１１により説明する。図１１（ａ）に示すよ
うに、ロウデコーダ３が働いてタイミングｔ０で、選択
ワード線が立ち下がり、残りの非選択ワード線が立ち上
がるとする。もし同じタイミングｔ０で次アドレスのワ
ードのプリチャージを開始すると、図９の説明から明ら
かなように、次アドレスのワード線は、ロウデコーダ３
と同時にプリチャージ用ロウセレクタ１５により選択さ
れる。

【００３２】即ちこのとき、次アドレスのワード線はロ
ウデコーダ３による一端からの充電と同時に、ロウセレ
クタ１５により他端からの放電がなされる。そのため図
１１（ｂ）に破線で示したように立ち上がりが遅くな
り、３Ｖになるまでに時間がかかる。これに対して遅延
回路７３によりプリチャージ開始をタイミングｔ１まで
遅らせると、図１１（ｂ）に実線で示したように、当初
はロウデコーダ３によるＶDDでの充電のみとなり、従っ
て図１１（ａ）に示す他の非選択ワード線と同様の立上
がり特性を示す。これにより、本来ＶDDの非選択ワード
線電位を３Ｖにしているにも拘らず、高速読み出し特性
が阻害されないことになる。また最終的なプリチャージ
電位３Ｖになるまでの時間も短縮される。

【００３３】また、３Ｖにプリチャージされたワード線
が次に選択されるときには、これが０Ｖまで放電される
ことになる。このとき図９から明らかなようにプリチャ
ージ用ロウセレクタ１５のトランジスタ９６のオフにな
るタイミングが、遅延回路７３により遅れる。従って、
ロウデコーダ３による選択ワード線の放電と同時に、遅
延回路７３の時間だけ他端からの放電が続くため、ワー
ド線選択と同時にプリチャージ動作を停止する場合に比
べて、０Ｖになるまでの時間が短縮されることになる。

【００３４】以上のようにこの実施例によると、多数の
非選択ビット線の全てをプリチャージすることなく、次
にアクセスされるべきビット線のみをプリチャージす
る。従って、全ての非選択ビット線をプリチャージする
方式に比べて、無駄な消費電力が低減されて、高速アク
セスが可能になる。またこの実施例によると、多数の非
選択ワード線のうち、次にアクセスされるべきワード線
のみをプリチャージしており、これにより高速アクセス
が可能になる。しかも全ての非選択ワード線に低電源電
位を与える従来の方式に異なり、次アドレスを除く非選
択ワード線はＶDDにより駆動されるから、データ読み出
し特性を劣化させることはない。更に、非選択ワード線
のうち、次アドレスの非選択ワード線のみを３Ｖにバイ
アスするためのタイミングをワード線選択に対して遅ら
せて、初期には他の非選択ワード線と同様に電源ＶDDに
よりドライブすることで、優れた読み出し性能を確保し
ながら、高速アクセスが可能となる。

【００３５】なお実施例では、ＮＡＮＤ型メモリセルを
持つマスクＲＯＭを説明したが、この発明はこれに限ら
れるものではなく、ＮＯＲ型メモリセルを持つものにも
同様に適用できる。ビット線プリチャージについては、
ＮＯＲ型メモリセルの場合もＮＡＮＤ型メモリセルの場
合と同様である。ワード線プリチャージについては、若
干異なる。ＮＯＲ型では通常、選択ワード線にＶDD、非
選択ワード線に０Ｖが与えられるので、ワード線プリチ
ャージについては、非選択ワード線のうち次アドレスの
ワード線に対してメモリＭＯＳトランジスタがオンしな
い範囲で０Ｖより高いバイアスを与えればよい。更にこ
の発明はマスクＲＯＭの他、ＥＰＲＯＭやＥＥＰＲＯＭ
にも同様に適用可能である。

【００３６】

【発明の効果】以上述べたようにこの発明によれば、ア
ドレスバッファが２系統のクロック同期式アドレスレジ
スタを持つ形式の半導体記憶装置において、これらのア
ドレスレジスタに保持された連続するタイミングのアド
レスデータの異同を判定して、その判定結果に基づいて
多数の非選択ビット線のうち次のアドレスにより選択さ
れるビット線のみがプリチャージされるようにすること
で、無駄な電力消費を抑えながら高速アクセスを実現す
ることができる。

【図面の簡単な説明】

【図１】 この発明の一実施例によるマスクＲＯＭの構
成を示す。

【図２】 同実施例のアドレスバッファの具体的構成を
示す。

【図３】 同アドレスバッファの更に具体的構成を示
す。

【図４】 同実施例の次アドレス判定回路のなかのカラ
ムアドレス部の構成を示す。

【図５】 同実施例の次アドレス判定回路のなかのロウ
アドレス部の構成を示す。

【図６】 同実施例のカラムデコーダの具体的構成を示
す。

【図７】 同実施例のロウデコーダの具体的構成を示
す。

【図８】 同実施例のビット線選択部周辺の具体的構成
を示す。

【図９】 同実施例のワード線選択部周辺の具体的構成
を示す。

【図１０】 同実施例の動作タイミングを示す。

【図１１】 同実施例のワード線電位遷移の様子を示
す。

【符号の説明】

１…メモリセルアレイ、２…アドレスバッファ、３…ロ
ウデコーダ、４…カラムデコーダ、５…カラムセレク
タ、６…センスアンプ、７…出力バッファ、８…クロッ
ク生成回路、１０…次アドレス判定回路、１１…プリチ
ャージ用カラムデコーダ、１２…プリチャージ用カラム
セレクタ、１３…プリチャージバイアス回路、１４…プ
リチャージ用ロウデコーダ、１５…プリチャージ用ロウ
セレクタ、２１ａ，２１ｂ…アドレスレジスタ、２３，
２４…セレクタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データが不揮発に記憶されるメモリセル
   アレイと、このメモリセルアレイのデータを選択する外
   部アドレスを取り込むアドレスバッファと、取り込まれ
   たアドレスにより前記メモリセルアレイのビット線選択
   及びワード線選択を行うデコーダと、ビット線データを
   読み出すセンスアンプとを有する半導体記憶装置におい
   て、 前記アドレスバッファは、入力端子が共通接続されて時
   分割でアドレス取り込みを行う少なくとも２系統のクロ
   ック同期式のアドレスレジスタを有し、且つ前記アドレ
   スバッファの２系統のアドレスレジスタに保持された連
   続するタイミングのアドレスデータの異同を判定する判
   定手段と、 この判定手段の判定結果に基づいて、あるアドレスのデ
   ータ読み出しを行っている間、次にアクセスすべきアド
   レスのビット線のみを選択的にプリチャージするビット
   線プリチャージ手段とを備えたことを特徴とする半導体
   記憶装置。
2. 【請求項２】 前記判定手段は、前記２系統のアドレス
   レジスタが保持するアドレスデータの不一致を検出して
   プリチャージ・イネーブル信号を生成する論理ゲート手
   段と、前記プリチャージ・イネーブル信号により制御さ
   れて前記２系統のアドレスレジスタが保持するアドレス
   データのうち次アドレスデータをスルーする転送手段と
   を有し、 前記ビット線プリチャージ手段は、前記プリチャージ・
   イネーブル信号により制御されて前記次アドレスデータ
   をデコードするプリチャージ用カラムデコーダと、その
   デコード出力により一つのビット線を選択するプリチャ
   ージ用カラムセレクタと、選択されたビット線をプリチ
   ャージするバイアス回路とを有することを特徴とする請
   求項１記載の半導体記憶装置。