KR100228955B1

KR100228955B1 - 반도체 기억장치

Info

Publication number: KR100228955B1
Application number: KR1019950059596A
Authority: KR
Inventors: 야스오미 타나카
Original assignee: 우에시마 세이스케; 야마하 가부시키가이샤
Priority date: 1994-12-27
Filing date: 1995-12-27
Publication date: 1999-11-01
Also published as: TW288122B; KR960025796A

Abstract

본 발명에 관한 반도체 기억장치는 데이터를 불휘발로 기억하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 기억 데이터로부터 소망의 데이터를 선택하는 어드레스를 외부로부터 입력받는 어드레스 버퍼와, 상기 어드레스에 의거하여 상기 메모리 셀 어레이의 비트선 및/ 또는 워드선을 선택하는 디코더와, 상기 비트선의 데이터를 판독하는 센스앰프를 가지고 있다. 특히, 상기 어드레스 버퍼는 입력단자가 공통접속되어 시분할에 의한 어드레스의 입력을 행하는 적어도 2계통의 클록 동기식의 어드레스 레지스터를 가지고 있다.

여기에서, 적어도 2계통인 상기 복수개의 어드레스 레지스터에 각각 유지되어 있는 복수개의 어드레스 데이터 중 판독타이밍의 연속하는 어드레스 데이터 상호간에 대해서 동일성 여부를 판정하고, 그 판정결과에 의거하여 어떤 어드레스의 데이터 판독을 행하고 있는 동안 다음에 액세스할 어드레스의 워드선 또는 비트선만을 선택적으로 프리챠지한다.

이에 따라 모든 비선택 워드선 또는 모든 비선택 비트선을 프리챠지하는 종래 방식에 비해서 데이터 판독 특성을 열화시키지 않고, 고속 액세스가 가능해진다.

Description

반도체 기억장치

제1도는 본 발명의 제1실시예에 의한 마스크 ROM의 구성을 도시하는 블록도이다.

제2도는 제1실시예중의 어드레스 버퍼의 구체적인 구성을 도시하는 블록도이다.

제3도는 어드레스 버퍼의 더욱 상세한 구성을 도시하는 블록도이다.

제4도는 제1실시예중의 차어드레스 판정회로내의 컬럼 어드레스부의 구성을 도시하는 도면이다.

제5도는 차어드레스 판정회로내의 로우 어드레스부의 구성을 도시하는 도면이다.

제6도는 제1실시예중의 컬럼 디코더의 구체적인 구성을 도시하는 도면이다.

제7도는 제1실시예중의 로우 디코더의 구체적인 구성을 도시하는 도면이다.

제8도는 제1실시예중의 비트선 선택부 주변의 구체적인 구성을 도시하는 도면이다.

제9도는 제1실시예중의 워드선 선택부 주변의 구체적인 구성을 도시하는 도면이다.

제10도는 제1실시예의 동작타이밍을 도시하는 타임챠트이다.

제11도는 제1실시예에 의한 워드선 전위천이의 모습을 도시하는 그래프이다.

제12도는 본 발명의 제2실시예에 의한 마스크 ROM의 구성을 도시하는 블록도이다.

제13도는 동 실시예의 메모리 어레이의 구성을 도시하는 도면이다.

제14도는 동 실시예의 로우 디코더의 구성을 도시하는 블록도이다.

제15도는 로우 디코더내의 래치의 구체적인 구성을 도시하는 도면이다.

제16도는 로우 디코더 내의 셀렉터의 구체적인 구성을 도시하는 도면이다.

제17도는 로우 디코더의 동작에 필요한 클록의 생성회로를 도시하는 도면이다.

제18도는 로우 디코더의 동작타이밍을 도시하는 타이밍챠트이다.

제19도는 마스크 ROM의 데이터 판독의 개략적인 동작을 도시하는 타이밍 챠트이다.

제20도는 복수 메모리 칩의 칩 셀렉터 기능을 설명하기 위한 도면이다.

제21도는 복수 메모리 칩의 칩 셀렉터 동작을 설명하기 위한 도면이다.

제22도는 본 발명의 제3실시예에 의한 마스크 ROM의 구성을 도시하는 블록도이다.

제23도(a)~(b)는 동 실시예의 각 회로의 구체적인 구성을 도시하는 도면이다.

제24도는 각 회로에 있어서의 칩과 셀렉터의 구체적인 구성을 도시하는 도면이다.

제25도는 마스크 ROM의 동작타이밍을 도시하는 타이밍챠트이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리 셀 어레이 2 : 어드레스 버퍼

3 : 로우 디코더 4 : 컬럼디코더

5 : 컬럼 셀렉터 6 : 센스 앰프

7 : 출력 버퍼 8 : 클록생성회로

10 : 차어드레스 판정회로 11 : 프리챠지용 컬럼 디코더

12 : 프리챠지용 컬럼 셀렉터 13 : 프리챠지용 바이어스 회로

14 : 프리챠지용 로우디코더 15 : 프리챠지용 로우 디코더

21a,21b : 어드레스 레지스터 23,24 : 레지스터

101 : 메모리 어레이 102 : 로우 디코더

103 : 컬럼 디코더 104 : 어드레스 버퍼

111a, 111b : 어드레스 래치 112 : 셀렉터

105 : 데이터 센스 회로 113 : 센스 앰프

114a,114b : 래치 115 : 셀렉터

201 : 메모리 셀 어레이 202 : 어드레스 버퍼

203 : 어드레스 디코더 204 : 컬럼 셀렉터

205 : 센스 앰프 206 : 출력회로

207 : 내부클록 발생회로 208 : 시프트 레지스터

CS : 칩 셀렉트 신호 CSa, CSb, CSc, CSd : 내부 활성화신호

본 발명은 데이터가 불휘발로 기억되는 마스크 ROM등의 반도체 기억장치에 관한 것이다.

마스크 ROM은 데이터가 불휘발로 기억되는 메모리 셀 어레이(memory cell array), 이 메모리 셀 어레이의 데이터를 선택하는 외부 어드레스를 입력하는 어드레스 버퍼(address brffer), 입력된 어드레스에 의해 메모리 셀 어레이의 비트선(bit line) 선택 및 워드선(word line)선택을 행하는 디코더(decorder), 비트선 데이터를 판독하는 센스 앰프(sense amplifier)등에 의해 구성된다. 메모리 셀 어레이는 다수배열 형성된 메모리 MOS트랜지스터를 예를 들면 데이터에 따라서 디플레이션(D)형 또는 인핸스먼트(E)형으로 설정함으로써 데이터기억을 행한다. 메모리 셀 어레이의 형식에는 NOR형과 NAND(낸드)형이 있다.

마스크 ROM에 있어서, 어떤 비트선 데이터의 판독을 행하고 있는 동안 비선택 비트선은 센스 앰프로부터 분리되어 있다. 이때, 비선택 비트선이 방전하여 접지레벨까지 전위가 저하되면, 다음에 선택되었을 때에 그 비트선을 소정레벨까지 끌어올리는데 시간이 걸린다. 이 비트선의 충전지연은 마스크 ROM의 고속 액세스(access)를 방해한다.

마스크 ROM의 고속 액세스를 가능하게 하려면, 비선택 비트선을 다음의 엑세스에 대비하여 소정레벨까지 충전하는 프리챠지(precharge)방식이 유효하다(예를들면, 일본국 특개평5-144284).

워드선 선택에 대해서도 마찬가지의 문제가 있다. 예를들면, NAND형 메모리 셀의 경우 선택 워드선을 OV, 나머지 비선택 워드선을 VDD로 하여 데이터 판독이 행해진다. 워드선은 다수의 메모리 셀의 게이트에 연결되기 때문에 부하이 커서, 선택시에 VDD에서 OV로 저하하는데 시간이 걸린다. 실제로는 E형 메모리 트랜지스터의 경우에서 스레숄드 값이 0.8V정도이고, 따라서 선택 워드선이 VDD로부터 0.8V로 저하될 때까지가 지연된다.

상기 워드선에서의 지연을 해결하기 위해, 예를 들면 워드선의 구동전원만을 예를 들면 3V라고 하는 저전원으로 하는 것도 제안되고 있다.

그러나, 마스크 ROM의 고속 엑세스를 실현하기 위해서, 비선택 비트선의 전부를 프리챠지하는 방식은 프리챠지에 의해 소비전원이 증대하는 문제가 있다. 또, 워드선의 전원천이의 지연에 대해서 워드선 구동전원을 낮게 하는 방식은 엑세스시간의 단축에 그다지 효과적이지 못하다. 또한, NAND형 ROM의 경우에 워드선 전원을 낮추면 선택 메모리 MOS 트랜지스터에 연결되는 다수의 비선택 메모리 MOS 트랜지스터의 ON저항이 결과적으로 커지기 때문에, 데이터의 판독성능이 열화되고 하는 문제도 있었다.

본 발명의 목적은 워드선 비트선의 프리챠지 방식과 관련하여 반도체 기억장치를 개량하는 것으로써, 간단한 구성으로 효과적이면서도 고속의 액세스를 가능하게 한 반도체 기억장치를 제공하는 것이다.

본 발명에 관한 반도체 기억장치는 데이터를 불휘발로 기억하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 기억 데이터로부터 소망의 데이터를 선택하는 어드레스를 외부로부터 받아들이는 어드레스 버퍼와, 상기 어드레스에 의거하여 상기 메모리 셀 어레이의 비트선 및/또는 워드선을 선택하는 디코더와, 비트선의 데이터를 판독하는 센스 앰프를 가지고 있다. 특히, 상기 어드레스 버퍼는 입력단자가 공통으로 접속되어 시분할에 의한 어드레스의 입력을 행하는 적어도 2계통의 클록 동기식의 어드레스 레지스터를 갖고 있다.

본 발명에서는 적어도 2계통의 어드레스 레지스터에 각각 유지되어 있는 복수개의 어드레스 데이터 중 판독타이밍의 연속하는 어드레스 데이터 상호간에서 동일성의 유무를 판정하고, 그 판정결과에 의거하여 어떤 어드레스의 데이터 판독을 행하고 있는 동안, 다음에 액세스해야 할 어드레스의 워드선 또는 비트선만을 선택적으로 프리챠지한다.

이에 따라 반도체 기억장치가 NAND형인 경우 모든 비선택 워드선 또는 비선택 비트선을 프리챠지하는 종래의 방식에 비해서, 데이터 판독의 특성을 열화시키지 않고 고속 액세스가 가능해진다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 제1실시예에 관한 클록 동기식 마스크 ROM의 전체구성을 도시한다. 마스크 ROM의 기본구성으로서 데이터를 불휘발로 기억하는 메모리 셀 어레이(1)와, 그 데이터 판독을 행하기 위한 외부 어드레스를 받아들이는 어드레스 버퍼(2)와, 메모리 셀 어레이(1)의 워드선 선택을 행하는 로우 디코더(3)와, 비트선 선택을 행하는 컬럼 디코더(4)와, 컬럼 셀렉터(5)와, 메모리 셀 어레이(1)로부터의 판독데이터를 검출하는 센스 앰프(6) 및 출력버퍼(7)를 가진다. 이 실시예에서는 메모리 셀 어레이(1)의 NAND형으로 한다.

어드레스 버퍼(2)는 상세한 것은 후술하겠지만, 2계통의 어드레스 FP지스터로 클록 동기에 의해 외부 어드레스(A0, A1, …, A15)를 받아들이는 클록 동기식이다. 또한, 이 실시예에서는 편의적으로 A0~A8을 컬럼 어드레스, A9 ~ A15를 로우 어드레스로 사용하는 경우를 설명한다. 이 어드레스 버퍼(2)의 동작을 제어하기 위해서, 외부클록(CK)으로부터 필요한 내부클록(CKA, CKB, A, B)(이들의 파형은 제10도에 도시한다)을 생성하는 클록 생성회로(8)가 배설되어 있다.

이 실시예에 있어서는 비선택 비트선중의 다음에 액세스되는 비트선만을 선택적으로 프리챠지하기 위해서, 메모리 셀 어레이(1)의 주변에는 컬럼 디코더(4) 및 컬럼 셀렉터(5)와 별도로 프리챠지용 컬럼디코더(11)와 프리챠지용 컬럼 셀렉터(12)가 배설되고, 이 프리챠지용 컬럼 셀렉터(12)에 의해 선택된 비트선에 바이어스를 인가하는 프리챠지 바이어스 회로(13)가 배설되어 있다.

마찬가지로, 비선택 워드선중의 다음에 선택할 워드선만을 선택적으로 소정레벨로 프리챠지하기 위해서, 로우 디코더(3)와 별도로 프리챠지용 로우 디코더(14)와 프리챠지용 로우 셀렉터(15)가 배설되어 있다.

또, 비선택 비트선이나 비선택 워드선 중에서 한 개를 선택하여 프리챠지하기 위해서는 다음에 액세스되는 어드레스를 알 필요가 있다. 그 때문에, 어드레스 버퍼(2)내의 2계통의 어드레스 FP지스터가 유지하는 연속하는 타이밍의 어드레스 데이터를 비교하여 그 같고 다름을 판정하여 차(次) 어드레스를 출력하는 차어드레스 판정회로(10)가 배설되어 있다. 이 차어드레스 판정회로(10)에서의 판정결과에 의거하여 프리챠지용 컬럼 디코더(11) 및 프리챠지용 로우 디코더(14)에 의해 각각 한개의 비트선 및 한개의 워드선이 선택된다.

제2도는 어드레스 버퍼(2)의 구체적인 구성을 도시하고 있다. 도시한 바와 같이, 각 외부 어드레스 단자마다에 2계통의 클록 동기식 어드레스 레지스터(21a, 21b)가 입력단을 공통으로 입력회로(2)에 접속하여 배설되어 있다. 이들의 어드레스 레지스터(21a, 21b)에 유지된 연속하는 타이밍의 어드레스 데이터로부터 선행하는 타이밍의 어드레스 데이터(AD)와 그 다음 타이밍의 차어드레스 데이터(NAD)를 각각 선택하기 위해서 셀렉터(23,24)가 배설되어 있다. 또, 2개의 어드레스 레지스터(21a, 21b)로부터는 그 유지된 어드레스 데이터의 같고 다름을 파정하기 위해 판정용 어드레스 데이터(ADA, ADB)가 출력된다. 또한, 어드레스 데이터(AD)로서 통상은 서로 상보의 데이터가 쌍으로 출력되지만, 여기서는 간단히 하나로 나타내고 있다.

제3도는 어드레스 레지스터(21a, 21b) 및 셀렉터(23,24) 부분을 보다 구체적으로 도시한 것이다. 어드레스 레지스터(21a, 21b)는 클록드 CMOS인버터로 조합한 CMOS칩회로로서, 한쪽의 어드레스 레지스터(21a)는 내부클록(CKA)과 그 반전 클록(CKA)에 의해 구동되고, 다른 쪽의 어드레스 레지스터(21b)는 내부클록(CKA, CKA)과는 각각 위상이 180°다른 내부클록(CKB, CKB)에 의해 구동된다. 따라서, 이들의 어드레스 레지스터(21a, 21b)는 번갈아 외부 어드레스를 받아들여 유지하게 된다.

셀렉터(23)는 2개의 어드레스 레지스터(21a, 21b)의 데이터를 번갈아 출력하기 위해서 외부클록(CK)의 1/2분주 클록인 서로 역상의 클록(A,B)에 의해 구동되는 2개의 클록드·인버터에 의해 구성되어 있다. 이 셀렉터(23)에서는 어드레스 레지스터(21a, 21b)의 유지 데이터를 번갈아 출력하여, 연속하는 타이밍 중에 항상 선행하는 타이밍의 어드레스 데이터(AD)를 선택하게 된다. 또 다른 하나의 셀렉터(24)는 마찬가지로 클록(A, B)에 의해 구동되는 2개의 클록드·인버터에 의해 구성되고, 연속하는 타이밍 중에 항상 후행하는 타이밍의 어드레스 데이터(차어드레스 데이터)(NAD)를 선택하게 된다.

이상의 어드레스 버퍼(2)로부터 얻어지는 어드레스 데이터(AD)(AD0, AD1, …AD15)는 컬럼 어드레스(AD0∼AD8)가 컬럼 디코더(4)에 로우 어드레스(AD9∼AD15)가 로우 디코더(3)에 각각 보내지고, 통상의 동작에 따라서 비트선 및 워드선 선택이 이루어진다.

선택된 어드레스 데이터(AD)와 함께 어드레스 버퍼(2)가 유지하는 2계통의 어드레스 데이터 그대로의 판정용 어드레스 데이터(ADA, ADB)와, 차어드레스 데이터(NAD)는 차어드레스 판정회로(10)에 보내진다. 이 차어드레스 판정회로(10)는 연속하는 타이밍의 어드레스 데이터의 같고 다름의 판정과 차어드레스 데이터(NAD)의 전송제어를 행하는 것으로, 제4도 및 제5도에 도시하는 바와 같이 구성된다.

제4도는 컬럼 어드레스 측의 판정회로부로서, 컬럼 어드레스 각 비트마다에 판정용 어드레스 데이터(ADA, ADB)의 불일치검출을 행하는 논리게이트 수단으로서 EOR열(41)과 그들의 출력의 합을 취하는 OR게이트(42)가 배설된다. 이에 따라, 연속하는 타이밍의 어드레스가 다른 경우에만 "H"가 되는 비트선에 대한 프리챠지·인에이블 신호(PE(BL))를 출력한다. 또, 이 프리챠지·인에이블 신호(PE(BL))에 의해 제어되어 연속하는 타이밍의 어드레스가 다를 경우에만, 어드레스 버퍼(2)로부터 출력되는 차어드레스 데이터(NAD)를 통해서 프리챠지용 컬럼 디코더(11)에 전송하는 전송회로(43)가 배설되어 있다.

전송회로(43)는 차어드레스 데이터(NAD)에 소정의 지연을 인가하는 지연회로(44)와, 그 지연데이터를 프리챠지·인에이블 신호(PE(BL))가 "H"일 때에만 통과시키는 AND게이트(45)를 가진다. 지연회로(44)는 프리챠지·인에이블 신호(PE(BL))가 확정되고 나서 차어드레스 데이터(NAD)를 통과시키기 위해 배설되어 있다.

제5도는 로우 어드레스측의 판정회로부로서, 그 기본구성은 제4도와 마찬가지이며 EOR열(51)과 그 출력의 합을 취해 워드선의 프리챠지·인에이블 신호(PE(WL))를 발생하는 OR게이트(52) 및 이 프리챠지·인에이블 신호(PE(WL))에 의해 차어드레스 데이터(NAD)를 통과시키는 전송회로(53)를 가진다.

차어드레스 판정회로(10)의 출력에 의거하여, 차어드레스의 비트선 프리챠지를 행하기 위한 프리챠지용 컬럼 디코더(11)는 제6도에 도시하는 바와 같이, 통상의 컬럼 디코더(4)와 마찬가지인 디코더 본체(61)와, 그 디코더 출력(PS0, PS1, …)을 프리챠지·인에이블 신호(PE(BL))가 "H"일 때만 출력하는 cmos게이트(62)에 의해 구성된다.

마찬가지로, 차어드레스 판정회로(10)의 출력에 의거하여 차어드레스의 워드선 프리챠지를 행하기 위한 프리챠지용 로우 디코더(14)는 제7도에 도시하는 바와 같이, 통상의 로우 디코더(3)와 마찬가지의 디코더 본체(71)와 그 디코더 출력을 프리챠지·인에이블 신호(PE(WL))가 "H"일 때만 출력하는 CMOS게이트(72)에 의해 구성된다. 또, 프리챠지·인에이블 신호(PE(WL))의 입력부에는 지연회로(73)가 배설되어 있다. 이것은 로우 디코더(3)에 의한 워드선 선택에 대해서 프리챠지용 로우 디코더(14)에 의한 워드선 프리챠지의 타이밍을 약간 지연시켜, 데이터 판독특성을 확보하면서 결과적으로 프리챠지를 고속화하기 위한 것으로서 그 구체적인 동작은 후술한다.

제8도는 비트선 선택부 주변의 구체적인 회로구성이다. 컬럼 셀렉터(5)는 컬럼 디코더(4)의 출력에 의거하여 메모리 셀 어레이(1)의 비트선(BL)을 선택하여 센스 앰프(6)에 접속하는 것으로서, 도시한 바와 같이 비트선 그룹을 선택하는 셀렉트 트랜지스터와 그룹중의 한개의 비트선을 선택하는 셀렉트 트랜지스터에 의해 구성된다.

프리챠지용 컬럼 셀렉터(12)의 구성도 마찬가지로, 프리챠지용 컬럼 디코더(14)의 출력에 의거하여 비선택 비트선 중의 차어드레스에 의해 선택되는 비트선을 선택한다. 그리고, 이 차어드레스에 의해 선택되는 비트선에 프리챠지 바이어스 회로(13)에 의해 프리챠지된다. 프리챠지 바이어스 회로(13)는 센스 앰프(6)와 마찬가지 구성이라 한다.

제9도는 워드선 선택부 주변의 구체적인 회로구성이다. 메모리 셀어레이(1)의 하나인 NAND셀을 예를 들면 도시한 바와 같이 8개의 NMOS 트랜지스터(M0, M1, ..., M7)에 의해 구성되고, 이것이 셀렉트 트랜지스터(S1, S2)를 통해서 비트선(BL)에 접속된다. 메모리 MOS 트랜지스터(M0, M1,...)는 마스크 프로그램에 의해 D형 또는 E형으로 설정된다. 다수로 배열형성되는 NAND형 셀의 각 게이트가 공통으로 워드선(WL)이 되고, 셀렉트 트랜지스터(S1, S2)의 게이트도 가로방향으로 공통접속되어 셀렉트선(SL1, SL2)이 되며, 이들의 워드선 및 셀렉트선이 로우 디코더(3)에 의해 선택된다.

로우 디코더(3)의 출력부에는 셀렉트선 선택부와 워드선 선택부인 다른 버퍼 회로(91, 92)가 배설되어 있다. 셀렉트선 선택부의 버퍼회로(91)는 버퍼 본체(93)에 대해서 이것과 병렬로 지연회로(94)와 그 지연출력에 의해 출력 레벨을 낮추기 위한 NMOS 트랜지스터(95)를 가진다. 이것은 선택된 셀렉트선을 초기에는 버퍼 본체(39)에 의해 전위를 상승시키고, 안정상태에서는 예를들면 VDD보다 낮은 3V정도로 유지하기 위함이다. 워드선 선택부의 버퍼 회로(92)는 비선택선을 VDD에 설정하기 위해서 버퍼 본체에만 구성되어 있다.

프리챠지용 로우 디코더(14)의 출력에 의해 구동되는 프리챠지용 로우 셀렉터(15)는 워드선(WL)의 전위를 소정레벨까지 낮추기 위한 NMOS트랜지스터(96)에 의해 구성되어 있다. 즉, NAND형 ROM의 경우 데이터 판독시 선택 워드선은 OV, 나머지 비선택 워드선은 VDD로 설정되지만, 비선택 워드선 중 다음에 액세스되는 워드선의 전위를 미리 3V정도로 낮추는 것이 이 실시예에서의 워드선 프리챠지이다. 이 프리챠지 전위는 워드선의 일단에 접속된 버퍼 회로(92)와 타단에 접속된 프리챠지용 로우 셀렉터(15)의 NMOS트랜지스터(96)의 ON저항에 의한 분압에 의해 정해지고, 비선택의 메모리 MOS트랜지스터를 데이터 판독에 필요한 ON상태로 유지할 수 있는 범위에서 가능한 한 낮은 값으로 설정하면 된다.

이상과 같이 구성된 NAND형 마스크 ROM의 동작을 다음에 설명한다.

제10도는 기본동작의 타이밍도이다. 도시한 바와 같이, 외부 어드레스 ①, ②, ...가 공급되면, 그 어드레스 데이터는 서로 역상의 내부클록(CKA, CKB)에 의해서 어드레스 버퍼(2)의 2계통의 어드레스 레지스터(21a, 21b)에 번갈아 입력된다. 입력된 어드레스 데이터는 셀렉터(23)에 의해 번갈아 선택되어 통상의 동작에 따라서 컬럼 디코더(4) 및 로우 디코더(3)에 보내져 순차적으로 판독이 행해진다.

어드레스 버퍼(2)에는 상술한 바와 같이 연속하는 2개의 타이밍의 어드레스 데이터가 존재하고, 제2도에서 설명한 바와 같이 현재 액세스하려고 하는 어드레스 데이터(AD)와 함께 셀렉터(24)에 의해서 다음에 액세스할 차어드레스 데이터(NAD)가 선택되어 출력된다. 그리고, 차어드레스 판정회로(10)에 의해 현재 액세스하려고 하는 어드레스와 차어드레스가 다르다는 것이 판정되면, 비트선 프리챠지·인에이블 신호(PE(BL)) 및 워드선 프리챠지·인에이블 신호(PE(WL))가 출력되고, 또 차어드레스 데이터(NAD)가 전송되어 각각 프리챠지용 컬럼 디코더(11), 프리챠지용 로우 디코더(14)에 보내진다.

그리고, 어떤 비트선과 워드선이 선택되어 데이터 판독이 행해지고 있는 동안, 비선택선 중 차어드레스의 비트선만이 바이어스 회로(13)에 의해 프리챠지되고, 마찬가지로 비선택 워드선 중 차어드레스 워드선만이 프리챠지용 로우 셀렉터(15)에 의해 선택되어 프리챠지된다. 비트선 프리챠지는 비선택상태로 통상 OV가 되는 부분을 3V정도의 전위로 설정한다. 워드선의 프리챠지는 통상 전원 VDD레벨이 되는 부분을 3V까지 낮춘다.

여기에서, 차어드레스 워드선의 프리챠지는 제7도에 도시한 지연회로(73)에 의해 로우 디코더(3)에 의한 워드선 선택으로부터 소정시간 지연시키고 있다. 그 의미를 제11도에 의해 설명한다. 제11도(a)에 도시하는 바와 같이, 로우 디코더(3)가 작동하여 타이밍 t₀에서 선택 워드선이 떨어지고, 나머지 비선택 워드선이 상승한다. 만일, 같은 타이밍 t₀에서 차어드레스의 워드 프리챠지를 개시하면, 제9도의 설명으로 명백한 바와 같이 차어드레스의 워드선은 로우 디코더(3)와 동시에 프리챠지용 로우 셀렉터(15)에 의해 선택된다.

즉, 이때 차어드레스의 워드선 로우 디코더(3)에 의한 일단으로부터의 충전과 동시에, 로우 셀렉터(15)에 의해 타단으로부터의 방전이 이루어진다. 그 때문에, 제11도(b)에 파선으로 도시한 바와 같이 입상이 지연되어 3V가 될 때까지 시간이 걸린다. 이에 대해서 지연회로(73)에 의해 프리챠지의 개시를 타이밍 t₁까지 지연시키면, 제11도(b)에 실선으로 도시한 바와같이 당초는 로우 디코더(3)에 의한 VDD로의 충전만 되므로, 제11도(a)에 도시하는 다른 비선택 워드선과 마찬가지의 입상특성을 나타낸다. 이에 따라 본래 VDD의 비선택 워드선전위를 3V로 하고 있음에도 불구하고, 고속의 판독특성이 저해되지 않게된다. 또, 최종적인 프리챠지 전위(3V)가 될 때까지의 시간도 단축된다.

또, 3V로 프리챠지된 워드선이 다음에 선택된 때에는 이것이 0V까지 방전된다. 이때, 제9도에서 명백한 바와 같이 프리챠지용 로우 셀렉터(15)의 트랜지스터(96)가 OFF가 되는 타이밍이 지연회로(73)에 의해 지연된다. 따라서, 로우 디코더(3)에 의한 선택 워드선의 방전과 동시에 지연회로(73)의 시간만큼 타단으로부터의 방전이 계속되기 때문에, 워드선 선택과 동시에 프리챠지 동작을 정지할 경우에 비해서 0V가 될때까지의 시간이 단축된다.

이상과 같이 이 실시예에 의하면, 다수의 비선택 비트선의 전부를 프리챠지하지 않고 다음에 액세스될 비트선만을 프리챠지한다. 따라서, 모든 비선택 비트선을 프리챠지하는 방식에 비해서 쓸데없는 소비전력이 저감되어 고속 액세스가 가능해진다.

또, 이 실시예에 의하면 다수의 비선택 워드선 중 다음에 액세스되는 워드선만을 프리챠지하고 있어, 이에 따라 고속 액세스가 가능해진다. 또한, 모든 비선택 워드선에 저전원 전위를 인가하는 종래의 방식과 달리 차어드레스를 제외하는 비선택 워드선은 VDD에 의해 구동되기 때문에, 데이터 판독특성을 열화시키는 일은 없다. 또한, 비선택 워드선 중차어드레스의 비선택 워드선만을 3V로 바이어스하기 위한 타이밍을 워드선 선택에 대해서 지연시켜서, 초기에는 다른 비선택 워드선과 마찬가지로 전원(VDD)에 의해 드라이브하기 때문에 우수한 판독특성을 확보하면서 고속액세스가 가능해진다.

또한, 실시예에서는 NAND형 메모리 셀을 갖는 마스크 ROM을 설명하였으나, 본 발명은 이에 한하지 않고 NOR형 메모리 셀을 갖는 것에도 마찬가지로 적용할 수 있다. 비트선 프리챠지에 대해서는 NOR형 메모리 셀의 경우도 NAND형 메모리 셀의 경우와 마찬가지이다. 워드선 프리챠지에 대해서는 약간 다르다. NOR형에서는 통상적으로 선택 워드선에 VDD, 비선택 워드선에 OV가 인가되기 때문에 워드선 프리챠지에 대해서는 비선택 워드선 중 차어드레스의 워드선에 대해서 메모리 MOS 트랜지스터가 ON하지 않는 범위에서 0V보다 높은 바이어스를 인가하면 된다. 또한, 본 발명은 마스크 ROM 외에 EPROM이나 EEPROM에도 마찬가지로 적용이 가능하다.

다음에, 본 발명의 제2실시예에 대해서 설명하겠는데, 그 전에 이실시예를 만든 배경에 대해서 설명한다.

일반적으로 ROM중에서도 레이저 프린터나 전자악기(전자음원)의 음색용으로서 이용되는 마스크 ROM은 근래에 점점 대용량화되고 있으며, 대용량화에 따라서 고속성능을 실현하는 것이 어려워지고 있다. 일반적인 마스크 ROM에 대해서 말하면, 외부로부터 입력된 어드레스는 어드레스 버퍼에서 τ1정도 지연되고, 어드레스 디코더에서 τ2정도 지연되어 메모리 어레이에 디코더 신호가 공급된다. 메모리 어레이로부터의 출력데이터는 센스 앰프에서 τ3지연되어 출력되고, 또한 출력 회로에서 τ4지연되어 출력된다. 따라서, 이 마스크 ROM의 액세스 타임은 τ1+τ2+τ3+τ4로서, 어드레서의 셀렉터 타임은 이것보다 짧게 할 수는 없다.

한편, 어드레스 버퍼나 센스 앰프를 2계통 배설하고, 이들 2계통의 회로를 클록 동기에 의해 번갈아 동작시킴으로써, 사이클 타임 단축을 가능하게 한 마스크 ROM을 제1실시예로 제안하고 있다. 상기 클록 동기방식을 채용하면, 어드레스 입력에서부터 데이터 출력까지는 예를들면 클록의 2사이클분 지연되지만, 2계통의 회로가 서로 시간적으로 오버랩한 신호처리가 가능하기 때문에, 사이클 타임이 각 부분의 신호지연의 합으로 제한되는 일이 없어져 고속의 액세스가 가능해진다.

그러나, 어드레스 버퍼나 센스 앰프를 클록 동기식으로 하더라도 대용량화 마스크 ROM에서는 로우 디코더에 의한 워드선 선택의 지연이 사이클 타임의 단축을 제한하고 있다. 로우 디코더 출력선은 메모리 어레이의 셀 배열에 따라서 상당히 길게 배설되어 큰 부하를 갖는다. 따라서, 로우 디코더 출력선의 충방전에는 시간이 걸리며, 이것이 워드선 선택의 지연이 된다. 예를들면 클록 동기식 어드레스 버퍼에 의해 어드레스가 래치되어 지정된 메모리 셀의 데이터가 동기식 센스 앰프에 의해 래치될 때까지의 시간을 30nsec로 하면, 클록 사이클을 30nsec이하로 단축할 수는 없다.

이 실시예는 상기의 점을 감안하여 이루어진 것으로서, 워드선 선택에 필요한 시간을 단축하여 고속 액세스를 가능하게 한 클록 동기식 반도체 기억장치를 제공하는 것을 목적으로 하고 있다.

다음에, 도면을 참조하여 본 발명의 제2실시에에 대해서 상세히 설명한다.

제12도는 본 발명의 제2실시예에 관한 마스크 ROM의 블록구성도이다. 이 마스크 ROM은 마스크 프로그램되는 메모리 어레이(101)와, 이 메모리 어레이(101)의 워드선 선택을 행하는 로우 디코더(102)와, 비트선 선택을 행하는 컬럼 디코더(103)와 외부로부터 공급되는 어드레스(A0, ..., AK, ..., Am)를 입력하는 어드레스 버퍼(104)(1040, ..., 104K, ..., 104m)와, 메모리 어레이(101)의 비트선 데이터를 판독하는 데이터 센스회로(105)와 데이터센스 회로(105)에 의해 판독된 데이터를 외부 출력단자에 출력하는 출력 회로(106)를 가진다.

메모리 어레이(101)는 예를들면 제13도에 등가회로를 도시한 바와 같이 다수의 워드선(WL)과 비트선(BL) 사이에 n채널 MOS트랜지스터(MT1 - MT16)와 셀렉트 트랜지스터(ST)로 이루어지는 16단 NAND형 메모리 셀을 배치하여 구성되어 있다. NAND형 메모리 셀은 도시한 바와 같이 블록(1) ~ 블록(n)까지 블록화되어 있다. 각 메모리 트랜지스터(MT)는 마스크 프로그램에 의해서 워드선(WL)이 "L"레벨에서 ON하는 디플레이션(D)타입상태, 또는 "L"레벨신호에서는 ON하지 않고 "H"레벨신호가 입력되어야 ON하는 인해스먼트(E)타입상태의 어느 하나로 설정된다.

어드레스 버퍼(104)는 클록 동기식으로서, 각 어드레스 단자마다에 입력을 공통접속한 2계통의 어드레스 래치(111a, 111b)를 가진다. 이들 어드레스 래치(111a, 111b)는 클록 제어에 의해 시분할로 번갈아 어드레스 입력을 행한다. 어드레스 래치(111a, 111b)에 입력된 어드레스는 셀렉터(112)에 의해 선택되어, 로우 디코더(102) 및 컬럼 디코더(103)에 공급된다.

어드레스 버퍼(104)가 2계통으로 나누어져 있는 것에 대응하여 데이터센스 회로(105)도 선택 비트선에 입력이 접속되는 센스 앰프(113)와, 이 센스 앰프(113)의 출력을 클록 제어에 의해 시분할로 번갈아 입력하는 2계통의 래치(114a, 114b)를 가지고, 래치(114a, 114b)의 디코더를 선택하여 출력 회로(106)에 보내는 셀렉터(115)를 가진다.

또한, 이 실시예에서는 로우 디코더(102)도 2계통으로 나누어져 클록 동기식으로 되어 있다. 제14도는 로우 디코더(102)의 구체적인 구성을 도시한다. 여기서는 메모리 어레이(101)의 블록선택을 행하는 부분은 생략하고, 블록내의 16개의 워드선 선택에 필요한 회로만 도시하고 있다. 프리 디코더(131)는 16개의 4입력 NAND게이트(G1 ~ G16)와 인버터(I1 ~ I16)를 가지고, 어드레스 버퍼로부터의 로우 어드레스 출력선과 NAND게이트 입력선 사이의 와이어드 OR에 의해 로우 어드레스에 따라서 16개의 워드선에 대한 워드선 구동신호를 출력하는 것이다.

상기 프리 디코더(131)의 출력에는 2계통의 래치(132a(132a₁~ 132a₁₆))와 래치(132b)(132b₁~ 132b₁₆)가 배설되어 있다. 즉, 프리디코더(131)로부터 순차적으로 출력되는 로우 어드레스가 연속하는 2계통의 워드선 구동신호(RA)(RA1 ~ RA16)와 구동신호(RB)(RB1 ~ RB16)는 이들 2계통의 래치(132a)와 래치(132b)에 각각 클록에 동기하여 번갈아 입력된다. 이들 래치(132a, 132b)의 출력선인 제1 로우 어드레스선쌍(134)(134₁~ 134₁₆)은 메모리 어레이의 셀 블록(1 ~ n)의 범위에 걸쳐 배설되어 큰 부하를 갖는다.

그리고, 제1 로우 어드레스선 쌍(134)과 이것과 교차하는 제2로우 어드레스선 쌍(135)(135₁∼ 135₁₆)이 와이어드 OR로 접속되어, 제2 로우어드레스선 쌍(135)에 의해 얻어지는 2계통의 워드선 구동신호가 클록 동기식 셀렉터(133)(133₁∼ 133₁₆)에 의해 번갈아 선택되어 메모리 어레이의 선택 블록의 워드선(WL)에 공급되도록 되어 있다.

이상의 각 회로를 시분할로 동작시키기 위해서, 기준 클록(CK)에 의거하여 각종 동기 클록을 생성하는 클록 생성회로(107)가 배설되어 있다.

제14도에 도시하는 로우 디코더(102)의 2계통 래치(132a, 132b)는 제15도와 같이 구성된다. 제1계통의 래치(132a)는 디코드된 워드선 구동신호를 클록 동기에 의해 반전하여 입력하는 클록드 CMOS 인버터(151)와, 그 데이터를 유지하기 위한 CMOS인버터(152)와, 클록드 CMOS 인버터(153)가 역병렬 접속된 래치 회로와, 출력 인버터 버퍼(154)로 구성되어 있다. 클록드 CMOS 인버터(151)와 인버터(153)는 서로 상보의 클록 신호(CKA, CKA)에 의해 제어된다. 제2계통의 래치(132b)도 마찬가지의 구성이다. 단, 제2계통의 클록드 CMOS 인버터(151)와 인버터(153)는 제1계통과는 위상이 어긋난 서로 상보의 클록 신호(CKB, CKB)에 의해 제어된다.

로우 디코더(102)내의 2계통의 래치(132a, 132b)로 부터 출력되는 워드선 구동신호(RA, RB)를 선택하는 셀렉터(133)는 제16도에 도시하는 바와 같이 PMOS트랜지스터와 NMOS트랜지스터를 병렬접속한 CMOS 트랜스퍼게이트(161a, 161b)에 의해 구성된다. 제1계통의 트랜스퍼 게이트(161a)는 서로 상보의 클록 신호(A, A)에 의해 제어되고, 제2계통의 트랜스퍼 게이트(16b)는 제1계통과는 위상이 어긋난 서로 상보의 클록 신호(B, B)에 의해 제어된다.

제17도는 제15도의 래치(132a, 132b) 및 제16도의 셀렉터(133)의 동기 제어에 필요한 각종 클럭 신호를 생성하는 회로(제12도의 클록 생성회로(107)에 포함된다)의 구체적인 구성이다. 도시한 바와 같이, 기준클록(CK)이 입력되는 T타입 플립플럽(flip-flop)(171)과, 그 2개의 출력(Q, Q)과, 기준 클록(CK)의 논리곱을 취하는 AND게이트(172, 173)와, 이들의 출력을 반전하는 인버터(174, 175)에 의해 구성된다.

플립플럽(171)의 2개의 출력(Q, Q)은 기준 클록을 1/2분주한 신호로서, 그대로 제16도의 셀렉터(133)를 제어하는 상보 클럭 신호(A, B)가 된다. 또, 출력(Q)과 기준 클록(CK)의 곱을 취하는 AND게이트(172)의 출력으로부터 제1계통의 로우 어드레스의 래치(132a)를 제어하는 상보 클록 신호(CKB, CKB)가 얻어지고, 출력(Q)과 기준클록(CK)의 곱을 취하는 AND게이트(173)의 출력으로부터 제2계통의 로우어드레스의 래치(132b)를 제어하는 상보 클록 신호(CKA, CKA)가 얻어진다.

제18도는 이와 같이 구성된 로우 디코더(102)의 동작타이밍이다. 어드레스 버퍼로부터 순차적으로 송출되는 ①, ②, ...의 로우 어드레스(ADin)는 프리 디코더(131)에 의해 디코드되어, 클록 신호(CKA, CKB)가 H가 될때마다 번갈아 제1 로우 어드레스선(134)에 입력되어 그 부하용량을 충전한다. 클록 신호(CKA)가 L이 되면 입력된 워드선 구동신호(RA)는 래치(132a)에 래치되고, 동시에 클록(A)이 H가 되어 워드선 구동신호(RA)가 워드선(WL)에 전달된다. 마찬가지로, 클록신호(CKB)가 L이 되면 입력된 워드선 구동신호(RB)는 래치(132b)에 래치되며, 동시에 클록 (B)이 H가 되어 워드선 구동신호(RB)가 워드선(WL)에 전달된다.

즉, 로우 어드레스선(134)은 실제로 워드선(WL)에 구동신호가 전달됨으로써 클록(CKA, CKB)의 H레벨의 시간만큼 빨리 구동신호가 전달된다. 따라서, 이들의 클록(CKA) 또는 클록(CKB)의 H레벨 시간내에 제1 로우 어드레스선(134)의 충방전이 종료되면 이 충방전에 필요한 시간은 사이클 타임에서는 제외해서 생각할 수 있어 그 만큼 기준클록(CK)의 사이클을 단축하여 고속 액세스를 행하는 것이 가능해진다.

제19도는 상기 실시예에 의한 마스크 ROM의 데이터를 판독하는 동작타이밍이다. 여기서는 각 회로요소에서의 신호지연을 무시할 수 있는 것으로 한 경우에 대해서 기준 클록(CK)과의 관계에서 어드레스의 입력동작과 데이터 판독동작의 개략을 도시하고 있다.

도시한 바와 같이, 기준 클록(CK)에 동기하여 어드레스 신호(AO)가 「1,1,0,0, 1, 1, ...」로 입력되었다고 한다. 또, 이들의 어드레스(A0)의 변화에 대한 출력 데이터(Dout)의 기대치가 「1, 0, 1, 1, 0, ...」인 것으로 한다. 도면에서는 클록 사이클을 ①, ②, ③, ... 으로 표시하고 있다.

도시한 바와 같이 어드레스 데이터는, 클록(CK)의 입상 타이밍에서 2계통의 어드레스 래치(111a, 111b)에 번갈아 시분할로 입력된다. 즉, 제1계통의 어드레스 래치(111a)는 홀수 사이클 ①, ③, ⑤, ... 의 어드레스를 입력하고, 제2계통의 어드레스 래치(111b)는 짝수 ②, ④, ...의 어드레스를 입력한다. 이들 2계통의 어드레스 래치(111a, 111b)에 입력된 어드레스는 클록(CK)의 하강 타이밍에 의해 절환동작하는 셀렉터(112)에 의해 번갈아 선택되어 출력된다.

셀렉터(112)에 의해 출력된 어드레스에 의해 로우 디코더(102)에 의해 워드선 선택이 이루어진다. 여기에서 로우 디코더(102)도 상술한 바와같은 클록 동작을 행하고, 클록(CK)의 입상시에 2계통의 래치(132a, 132b)에 로우 어드레스를 번갈아 입력하며, 클록(CK)의 하강 타이밍에서 절환동작하는 셀렉터(133)에 의해 워드선 구동이 이루어진다.

그리고, 클록(CK)에 동기간 셀렉터(133)에 의해 워드선 구동된 메모리 셀의 비트선 데이터가 센스 앰프(113)에 의해 차례차례 판독되고, 이것이 클록(CK)의 입상 타이밍에서 2계통의 래치(114a, 114b)에 번갈아 래치된다. 이 래치(114a, 114b)의 데이터는 클록(CK) 의 하강 타이밍에서 동작하는 셀렉터(115)에 의해 번갈아 선택되어, 출력 회로(106)로부터 데이터가 출력된다.

이상과 같이 하여, 데이터 출력단자에는 사이클④로 사이클①의 데이터가 출력되고, 사이클⑤로 사이클②의 데이터가 출력되는 것과 같이 클록의 3사이클 전의 데이터가 얻어진다.

이상과 같이 이 실시예에서는 로우 디코더(102)를 클록 동기식으로 함으로써, 여기에서 어드레스 입력에 대한 대응데이터의 출력에 1사이클분 지연이 발생한다. 따라서, 전체적으로는 어드레스 입력으로부터 대응데이터의 출력까지 3클록분 지연이 발생되게 된다. 그러나, 상술한 바와 같이 로우 디코더의 출력이 부하가 큰 로우 어드레스선을 충방전하는데 필요한 시간은 사이클 타임에서는 제외하고 생각할 수 있기 때문에, 그 만큼 클록 동기를 단축하여 고속 액세스를 행하는 것이 가능해 진다.

또한, 실시예에서는 어드레스 버퍼가 2계통의 어드레스 래치를 갖는 경우를 설명하였으나, 3계통 이상의 어드레스 래치를 가지도록 어드레스 버퍼를 구성할 수 있다. 이것에 대응하여 로우 디코더나 데이터 센스 회로에 대해서도 3계통 이상 배설할 수 있다.

또, 실시예에서는 NAND형 마스크 ROM에 대해서 설명하였으나, 그밖의 ROM에도 마찬가지로 본 발명을 적용할 수 있다.

먼저, 본 발명의 제3실시에를 제안한 배경에 대해서 간단히 설명한다.

상기의 제2실시예의 최초의 부분에서 설명한 바와 같이, 클록 동기방식에서는 고속의 액세스가 가능하게 되어 있다.

한편, 통상의 비동기식 메모리에 있어서는 칩 셀렉트 신호가 사용되어, 칩 셀렉트 신호가 "L"일때 그 메모리 칩이 동작상태가 되고 "H"일때 대기상태가 되도록 제어된다. 칩 셀레트 신호는 제20도에 도시하는 바와 같이 복수의 메모리 칩(281a, 281b, 281c)이 사용될 경우에 최상위 어드레스로서 가능하는 것으로서, 제21도에 도시하는 바와 같이 메모리 칩(281a, 281b, 281c)이 순차적으로 동작상태에 들어가도록 칩 셀렉트 신호(CSA, CSB, CSC)가 공급된다.

그러나, 클록 동기식의 마스크 ROM에 있어서 상술한 칩 셀렉트 신호를 이용할 경우, 예를 들면 필요한 어드레스 입력이 완료된 시점에서 칩 셀렉트 신호를 "H"라고 하면, 필요한 데이터를 완전하게 판독하기 전에 칩 전체가 대기상태가 되어 버리는 오동작이 발생한다. 클록 동기식 마스크 ROM에서는 상술한 바와 같이, 어드레스 입력으로부터 예를 들면 3클록 사이클 지연되어 데이터가 출력되도록 되어 있기 때문이다.

이 문제는 칩 셀렉트 신호를 내부지연을 고려하여 데이터가 완전히 출력될 때까지 동작상태로 유지하도록 하면 원리적으로 해결할 수 있다. 그러나, 상술한 바와 같이 복수의 메모리 칩을 사용하여 칩 셀렉트 신호를 최상위 어드레스로서 이용할 경우에는 동작상태인 시간을 임의로 길게 할 수 없고, 또 동작상태인 시간을 길게 하면 그 만큼 고속 액세스 성능이 손실된다.

이 실시예는 상기의 점을 감안하여 이루어진 것으로서, 확실한 데이터 출력을 가능하게 하는 칩 셀렉트 기능을 갖게 한 클록 동기식 반도체 기억장치를 제공하는 것을 목적으로 하고 있다.

이하, 본 발명의 제3실시예에 대해서 상세히 설명한다.

제22도는 본 발명의 제3실시예에 관한 마스크 ROM의 블록구성이다. 이 마스크 ROM은 마스크 프로그램되는 메모리 셀 어레이(201)를 가지고 이 메모리 어레이(201)에의 어드레스 입력수단으로서 외부 어드레스를 입력하는 어드레스 버퍼(202)와, 이 어드레스 버퍼(202)에 입력된 어드레스를 디코드하여 워드선 선택을 행하는 어드레스 디코더(203)를 가진다. 메모리 셀 어레이(201)의 데이터를 판독하여 데이터 출력수단으로서 비트선 선택을 행하는 컬럼 셀렉터(204)와, 선택 비트선의 데이터를 센스하는 센스 앰프(205)와, 판독된 데이터를 외부 출력단자에 출력하는 출력회로(206)를 가진다.

메모리 셀 어레이(201)는 예를 들면 상기의 제13도에 도시하는 바와 같이, 다수의 워드선(WL)과 비트선(BL)사이에 n채널 MOS트랜지스터(MT1 MT16)와 셀렉트 트랜지스터(ST)로 이루어지는 16단 NAND형 메모리 셀을 배치한 구성으로 되어 있다. NAND형 메모리 셀은 도시한 바와 같이 블록(1∼n)까지 블록화되어 있다. 각 메모리 트랜지스터(MT)는 마스크 프로그램에 의해 워드선(WL)이 "L"레벨에서 ON하는 디플레이션(D)타입상태, 또는 "L"레벨 신호에서는 ON하지 않고 "H"레벨 신호가 입력되어야 ON하는 인핸스먼트(E)타입상태의 어느 하나로 설정된다.

어드레스 버퍼(202)는 클록 동기식으로서, 각 어드레스 버퍼마다에 제23도(a)에 도시하는 바와 같이 어드레스 버퍼(220)와 이 어드레스(220)의 출력을 공통접속한 2계통의 어드레스 래치(221a, 221b)를 가진다. 이들 어드레스 래치(221a, 221b)는 클록 제어에 의해 시분할로 번갈아 어드레스 입력을 행한다. 어드레스 래치(221a, 221b)에 입력된 어드레스 셀렉터(222)에 의해 선택되어, 어드레스 디코더(203) 및 컬럼 셀렉터(204)에 공급된다.

이 실시예에서는 어드레스 디코더(203) 및 센스 앰프(204)도 클록 동기식으로 하고 있다. 즉, 어드레스 디코더(203)는 제23도(b)에 도시하는 바와 같이, 프리 디코더(231)와 2계통의 래치(232a, 232b) 및 셀렉터(233)에 의해 구성된다. 마찬가지로 센스 앰프(205)는 제23도(c)에 도시하는 바와 같이, 선택 비트선에 연결되는 프리센스 앰프(251)와 2계통의 래치(251a, 251b) 및 셀렉터(253)를 가진다. 출력 회로(206)는 제23도(d)에 도시하는 바와 같이, 래치 기능을 갖지 않는 CMOS 버퍼에 의해 구성된다.

제23도(a) ∼ (c)는 어느 것이나 입력이 공통접속된 2계통의 래치와 셀렉터를 포함하지만, 그 구체적인 구성은 예를 들면 제24도와 같이 된다. 제1계통의 래치(LAa)는 입력신호를 클록 동기에 의해 반전하여 입력하는 클록드 CMOS 인버터(241)와 그 데이터를 유지하기 위한 CMOS 인버터(242)와 클록드 CMOS 인버터(243)가 역병렬로 접속된 래치 회로로 구성되어 있다. 클록드 CMOS 인버터(241 및 243)는 서로 상보의 클록신호(CKA, CKA)에 의해 제어된다. 제2계통의 래치(LAb)도 마찬가지의 구성이지만, 제2계통의 클록드 CMOS 인버터(241)와 인버터(243)는 제1계통과는 위상이 다른 상보의 클록 신호(CKB, CKB)에 의해 제어된다.

2계통의 래치(LAa, LAb)로부터 출력되는 신호를 선택하는 셀렉터(SEL)는 클록드 CMOS 인버터(244a, 244b)에 의해 구성된다. 이들 2계통의 인버터(244a, 244b)는 서로 상보의 클록 신호(A, B)에 의해 제어된다.

이상과 같이 각 회로부를 시분할로 동작시키기 위해서 기준 클록(CK)에 의거하여 각종 내부클록을 생성하는 내부클록 생성회로(207)가 배설되어 있다. 상기 제17도는 이 내부클록 생성회로(207)의 구체적인 구성을 도시하고 있다.

플립플럽(171)의 2개의 출력(Q, Q)은 기준 클록을 1/2분주한 신호로서, 그대로 제24도의 셀렉터(SEL)를 제어하는 상보 클록 신호(A, B)가 된다. 또, 출력(Q)과 기준 클록(CK)의 곱을 취하는 AND게이트(172)의 출력으로부터 제1계통의 래치(LAa)를 제어하는 상보 클록신호(CKB, CKB)가 얻어지고, 출력(Q)과 기준 클록(CK)의 곱을 취하는 AND게이트(173)의 출력으로부터 제2계통의 래치(LAb)를 제어하는 상보 클록 신호(CKA, CKA)가 얻어진다.

상기 실시에에서는 또한 외부로부터의 칩 셀렉트 신호(CS)에 의해 내부회로를 시간적으로 순차적으로 활성 및 불활성으로 하는 것과 같은 활성화회로가 배설되어 있다. 즉, 제22도에 도시하는 바와 같이 칩 셀렉트 신호(CS)를 클록(CK)에 동기하여 1비트씩 지연시키기 위한 시프트 레지스터(208)가 배설되고, 이 시프트 레지스터(208)의 각 단출력이 서로 1클록 사이클씩 지연된 내부 활성화신호(CSa, CSb, CSc, CSd)로서 출력된다.

구체적으로 예를 들면, 클록 동기식의 어드레스 버퍼(202), 어드레스 디코더(203), 센스 앰프(205) 및 출력 회로(206)의 각 CMOS 출력 버퍼가 인에이블 단자를 가지고, 내부 활성화신호(CSa, CSb, CSc, CSd)가 "H"일때에는 출력 버퍼가 비활성상태가 되도록 구성된다.

제25도는 이와 같이 구성된 마스크 ROM의 동작타이밍이다. 외부로부터의 어드레스 ①, ②, ③, ....이 도시하는 바와 같이 어드레스 버퍼(202)에 의해 클록(K)에 동기하여 입력되고, 어드레스 디코더(203)에 의해 1클록 사이클(T)정도 지연되어서 디코드 된다. 이하, 순차적으로 1클록 사이클씩 지연되어 센스 앰프(205)에 의한 디코더 센스 및 출력회로(206)에 의한 데이터 출력이 이루어진다.

칩 셀렉터 신호(CS)가 어드레스③의 입력후 "H"레벨(즉 대기상태)이 되면, 시프트 레지스트(208)에는 클록(CK)에 의해 순차적으로 "H"데이터가 전송된다. 클록(CK)의 하강에 의해 각 단의 출력이 확정되어 출력된다고 하면, 어드레스 버퍼(202), 어드레스 디코더(203), 센스 앰프(205) 및 출력 회로(206)에 인가되는 활성화신호(CSa, CSb, CSc, CSd)는 순차적으로 1클록 사이클(T)씩 지연되어 "H"가 되고, 이들 회로는 순차적으로 비활성상태(즉 대기상태)로 설정된다. 즉, 각 회로가 동작상태에 놓여지는 시간대가 조금씩 어긋나게 된다.

이상에 따라서 어드레스① ∼ ③의 데이터를 전부 남겨두지 않고 출력할 수 있다. 활성화신호(CSa, CSb, CSc, CSd)는 칩 셀렉트 신호(CS)에 의거하여 내부적으로 형성되는 것이기 때문에, 복수의 칩을 사용한 시스템에 있어서 칩 셀렉트 신호(CS)를 최상위 어드레스로서 이용하여 고속 액세스를 행하는 것이 가능해진다.

또한, 실시예에서는 어드레스 버퍼, 어드레스 디코더 및 센스 앰프의 4블록을 클록 동기형으로 했으나, 예를 들면 어드레스 디코더를 동기형이 아닌 통상의 것으로 한 경우에도 본 발명은 유효하다. 또, 실시예에서는 클록 동기식의 각 회로가 2계통의 칩을 가지는 경우를 설명하였으나, 3계통 이상의 칩을 갖도록 구성할 수도 있다. 또한, 실시예에서는 NAND형 마스크 ROM을 설명하였으나, NOR형 마스크 ROM은 물론 다른 각종 ROM에도 마찬가지로 발명을 적용할 수 있다.

최후로, 본 발명은 본질적인 특성에서 벗어나지 않고 다양한 형식의 것으로서 구현화하는 것이 가능하기 때문에, 그 실시양태는 오로지 설명상의 것이지 제약적인 것은 아니다. 또, 본 발명의 범위는 클레임 전의 기재에 의한 것이 아니라 특허청구의 범위에 의해 한정되는 것이기 때문에, 특허청구의 범위 요건내의 모든 변경 또는 그 요건에 대한 균등물은 특허청구의 범위에 포함되는 것이다.

Claims

데이터를 불휘발로 기억하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 기억 데이터로부터 소망하는 데이터를 선택하는 어드레스를 외부로부터 입력받는 어드레스 버퍼와, 상기 어드레스에 의거하여 상기 메모리 셀 어레이의 비트선 및/또는 워드선을 선택하는 디코더와, 비트선의 데이터를 판독하는 센스 앰프를 가지는 반도체 기억장치에 있어서,

상기 어드레스 버퍼는 입력단자가 공통으로 접속되어 시분할에 의해 어드레스 입력을 행하는, 적어도 2계통의 클록 동기식 어드레스 레지스터를 가지며, 또한 적어도 2계통인 상기 어드레스 레지스터 각각에 유지되어 있는 복수개의 어드레스 데이터 중, 판독 타이밍이 연속하는 어드레스 데이터 상호간의 동일성 유무를 판정하는 판정수단과,

상기 판정수단의 판정결과에 의거하여, 어떤 어드레스의 데이터 판독을 행하고 있는 동안, 다음에 액세스할 어드레스의 워드선만을 선택적으로 프리챠지하는 워드선 프리챠지 수단을 구비한 것을 특징으로 하는 반도체 기억장치
제1항에 있어서, 상기 판정수단은 상기 2계통의 어드레스 레지스터가 각각 유지하고 있는 복수의 어드레스 데이터의 불일치를 검출하여, 프리챠지·인에이블 신호를 생성하는 논리 게이트 수단과, 해당 프리챠지·인에이블 신호에 의해 제어되어 상기 2계통의 어드레스 레지스터가 각 유지하고 있는 복수의 어드레스 데이터 중 차어드레스 데이터를 전송하는 전송수단을 가지며,

상기 워드선 프리챠지 수단은, 상기 프리챠지·인에이블 신호에 의해 제어되고, 상기 차어드레스 데이터를 디코드하는 프리챠지용 로우 디코더와, 상기 디코더 출력에 의해 하나의 워드선을 선택하여 이것에 소정의 바이어스를 인가하는 프리챠지용 로우 셀렉터를 구비하는 것을 특징으로 하는 반도체 기억장치
데이터를 불휘발로 기억하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 기억 데이터로부터 소망하는 데이터를 선택하는 어드레스를 외부로부터 입력받는 어드레스 버퍼와, 상기 어드레스에 의거하여 상기 메모리 셀 어레이의 비트선 및/또는 워드선을 선택하는 디코더와, 상기 비트선의 데이터를 판독하는 센스 앰프를 가지는 반도체 기억장치에 있어서,

상기 어드레스 버퍼는 입력단자가 공통으로 접속되어 시분할에 의해 어드레스 입력을 행하는, 적어도 2계통의 클록 동기식 어드레스 레지스터를 가지며, 또한 적어도 2계통인 상기 어드레스 레지스터 각각에 유지되어 있는 복수개의 어드레스 데이터 중, 판독 타이밍이 연속하는 어드레스 데이터 상호간의 동일성 유무를 판정하는 판정수단과,

상기 판정수단의 판정결과에 의거하여서, 어떤 어드레스의 데이터 판독을 행하고 있는 동안, 다음에 액세스할 어드레스의 비트선만을 선택적으로 프리챠지하는 비트선 프리챠지 구비하는 것을 특징으로 하는 반도체 기억장치.
제3항에 있어서, 상기 판정수단은 상기 2계통의 어드레스 레지스터가 각각 유지하는 복수의 어드레스 데이터의 불일치를 검출하여 프리챠지·인에이블 신호를 생성하는 논리 게이트 수단과, 상기 프리챠지·인에이블 신호에 의해 제어되어 상기 2계통의 어드레스 레지스터가 각각 유지하는 복수의 어드레스 데이터 중 차어드레스 데이터를 전송하는 전송수단을 가지며,

상기 비트선 프리챠지 수단은 상기 프리챠지·인에이블 신호에 의해 제어되고 상기 차어드레스 데이터를 디코드하는 프리챠지용 컬럼 디코더와, 상기 디코더 출력에 의해 하나의 비트선을 선택하는 프리챠지용 컬럼 셀렉터와, 선택된 비트선을 프리챠지하는 바이어스 회로의 가지는 것을 특징으로 하는 반도체 기억장치.
디코더를 기억하는 메모리 어레이와, 이 메모리 어레이의 기억 데이터로부터 소망의 데이터를 선택하는 어드레스를 외부로부터 입력받는 어드레스 버퍼와, 이 어드레스 버퍼에 의해 입력된 어드레스에 의해 상기 메모리 어레이의 워드선 선택을 행하는 로우 디코더와, 상기 어드레스 버퍼에 의해 입력된 어드레스에 의해 상기 메모리 어레이의 비트선 선택을 행하는 컬럼 디코더와, 상기 선택된 비트선의 데이터를 판독하는 데이터 센스 회로를 가지는 반도체 기억장치에 있어서,

상기 어드레스 버퍼에 의해 입력된 어드레스 중의 로우 어드레스를 디코드하여 복수개 정도의 워드선 구동수단을 생성하는 프리 디코더와,

상기 프리 디코더로부터 순차적으로 얻어지는 상기 복수개의 워드선 구동신호를 클록에 동기해서 순차적으로 입력하여 유지하는 복수계통의 래치수단과,

이들 복수계통의 래치수단에 유지된 상기 복수개 정도의 워드선 구동신호를 클록에 동기하여 순차적으로 출력하여 워드선에 공급함으로써 워드선을 선택하는 선택수단을 구비한 것을 특징으로 하는 반도체 기억장치
데이터를 기억하는 메모리 셀 어레이와,

클록에 동기하여 동작하는 어드레스 입력수단으로서, 상기 메모리 셀 어레이의 기억 데이터로부터 소망하는 데이터를 선택하기 위한 어드레스를 입력하는 어드레스 입력수단과,

상기 클록에 동기하여 동작하는 데이터 출력수단으로서, 상기 메모리 셀 어레이로부터 상기 어드레스에 의거하여 선택된 데이터를 판독하여 출력하는 데이터 출력수단과,

외부로부터 공급되는 칩 셀렉트 신호를 상기 클록에 동기하여 지연시킴으로써 활성화 신호를 생성하고, 상기 활성화신호에 의거하여 상기 어드레스 입력수단과 상기 데이터 출력수단을 소정시간 지연시켜 동작상태로 하는 활성화수단을 구비한 것을 특징으로 하는 반도체 기억장치.