KR960025796A - 반도체 기억장치 - Google Patents
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Abstract
본 발명에 관한 반도체 기억장치는 데이터를 불휘발로 기억하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 기억 데이터로부터 소망의 데이터를 선택하는 어드레스를 외부로부터 입력받는 어드레스 버퍼와, 상기 어드레스에 의거하여 상기 메모리 셀 어레이의 비트선 및/또는 워드선을 선택하는 디코더와, 상기 비트선의 데이터를 판독하는 센스 앰프를 가지고 있다. 특히, 상기 어드레스 버퍼는 입력단자가 공통접속되어 시분할에 의한 어드레스의 입력을 행하는 적어도 2계통의 클록 동기식의 어드레스 레지스터를 가지고 있다. 여기에서, 2계통의 어드레스 레지스터에 각각 유지된 연속하는 판독 타이밍에 관한 복수 어드레스 데이터의 같고 다름을 판정하여, 그 판정결과에 의거하여 어떤 어드레스 데이터의 같고 다름을 판정하여, 그 판정결과에 의거하여 어떤 어드레스의 데이터 판독을 행하고 있는 동안 다음에 액세스할 어드레스의 워드선 또는 비트선만을 선택적으로 프리챠지한다. 이에 따라 모든 비선택 워드선 또는 모든 비선택 비트선을 프리챠지하는 종래 방식에 비해서 데이터 판독 특성을 열화시키지 않고, 고속 액세스가 가능해진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 마스크 ROM의 구성을 도시하는 블록도이다, 제3도는 어드레스 버퍼의 더욱 상세한 구성을 도시하는 블록도이다, 제4도는 제1실시예 중의 차어드레스 판정회로 내의 컬럼 어드레스부의 구성을 도시하는 도면이다. 제6도는 제1실시예 중의 컬럼 디코더의 구체적인 구성을 도시하는 도면이다. 제7도는 제1실시예 중의 로우 디코더의 구체적인 구성을 도시하는 도면이다.
Claims (6)
- 데이터를 불휘발로 기억하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 기억 데이터로부터 소망의 데이터를 선택하는 어드레스를 외부로부터 입력받는 어드레스 버퍼와, 상기 어드레스에 의거하여 상기 메모리 셀 어레이의 비트선 및/ 또는 워드선을 선택하는 디코더와, 비트선의 데이터를 판독하는 센스 앰프를 가지는 반도체 기억장치에 있어서, 상기 어드레스 버퍼는 입력단자가 공통접속되어 시분할에 의한 어드레스의 입력을 행하는 적어도 2계통의 클록 동기식 어드레스 레지스터를 가지며, 또한 상기 2계통의 어드레스 레지스터에 각각 유지된 연속하는 판독 타이밍에 관한 복수의 어드레스 데이터의 같고 다름을 판정하는 판정수단과, 상기 판정수단의 판정결과에 의거하여 어떤 어드레스의 데이터 판독을 행하고 있는 동안, 다음에 액세스할 어드레스의 워드선만을 선택적으로 프리챠지하는 워드선 프리챠지 수단을 구비한 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서, 상기 판정수단은 상기 제2계통의 어드레스 레지스터가 각각 유지하는 복수의 어드레스 데이터의 불일치를 검출하여 프리챠지ㆍ인에이블 신호를 생성하는 논리 게이트 수단과, 해당 프리챠지ㆍ인에이블 신호에 의해 제어되어 상기 2계통의 어드레스 레지스터가 각각 유지하는 복수의 어드레스 데이터 중 차어드레스 데이터를 전송하는 전송수단을 가지며, 상기 워드선 프리챠지 수단은 상기 프리챠지ㆍ인에이블 신호에 의해 제어되고, 상기 차어드레스 데이터를 디코더하는 프리챠지용 로우 디코더와, 상기 디코더 출력에 의해 하나의 워드선을 선택하여 이것에 소정의 바이어스를 인가하는 프리챠지용 로우 셀렉터를 가지는 것을 특징으로 한다.
- 데이터를 불휘발로 기억하는 메모리 셀 어레이와, 이 메모리 셀 어레이의 기억 데이터로부터 소망의 데이터를 선택하는 어드레스를 외부로부터 입력받는 어드레스 버퍼와, 상기 어드레스에 의거하여 상기 메모리 셀 어레이의 비트선 및/또는 워드선을 선택하는 디코더와, 상기 비트선의 데이터를 판독하는 센스 앰프를 가지는 반도체 기억장치에 있어서, 상기 어드레스 버퍼는 입력단자가 공통접속되어 시분할에 의한 어드레스의 입력을 행하는 적어도 2계통의 클록 동기식의 어드레스 레지스터를 가지며, 또한 상기 2계통의 어드레스 레지스터에 각각 유지된 연속하는 판독 타이밍에 관한 복수의 어드레스 데이터의 같고 다름을 판정하는 판정수단과, 상기 판정수단의 판정결과에 의거하여 어떤 어드레스의 데이터 판독을 행하고 있는 동안, 다음에 액세스할 어드레스의 비트선만을 선택적으로 프리챠지하는 비트선 프리챠지 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
- 제3항에 있어서, 상기 판정수단은 상기 2계통의 어드레스 레지스터가 각각 유지하는 복수의 어드레스 데이터의 불일치를 검출하여 프리챠지ㆍ인에이블 신호를 생성하는 논리 게이트 수단과, 상기 프리챠지ㆍ인에이블 신호에 의해 제거되어 상기 2계통의 어드레스 레지스터가 각각 유지하는 복수의 어드레스 데이터 중 차어드레스 데이터를 전송하는 전송수단을 가지며, 상기 비트선 프리챠지 수단은 상기 프리챠지ㆍ인에이블 신호에 의해 제어되고 상기 차어드레스 데이터를 디코더하는 프리챠지용 컬럼 디코더와, 상기 디코더 출력에 의해 하나의 비트선을 선택하는 프리챠지용 컬럼 셀렉터와, 선택된 비트선을 프리챠지하는 바이어스 회로를 가지는 것을 특징으로 하는 반도체 기억장치.
- 디코더를 기억하는 메모리 어레이와, 이 메모리 어레이의 기억데이터로부터 소망의 데이터를 선택하는 어드레스를 외부로부터 입력받는 어드레스 버퍼와, 이 어드레스 버퍼에 의해 입력된 어드레스에 의해 상기 메모리 어레이의 워드선 선택을 행하는 로우 디코더와, 상기 어드레스 버퍼에 의해 입력된 어드레스에 의해 상기 메모리 어레이의 비트선 선택을 행하는 컬럼 디코더와, 상기 선택된 비트선의 데이터를 판독하는 데이터 센스 회로를 가지는 반도체 기억장치에 있어서, 상기 어드레스 버퍼에 의해 입력된 어드레스 중의 로우 어드레스를 디코더하여 복수개 정도의 워드선 구동수단을 생성하는 프리 디코더와, 이 프리 디코더로부터 순차적으로 얻어지는 상기 복수개 정도의 워드선 구동신호를 클록에 동기해서 순차적으로 입력하여 유지하는 복수계통의 래치수단과, 이들 복수계통의 래치수단에 유지된 상기 복수개 정도의 워드선 구동신호를 클록에 동기하여 순차적으로 출력하여 워드선에 공급함으로써 워드선을 선택하는 선택수단을 구비한 것을 특징으로 하는 반도체 기억장치.
- 데이터를 기억하는 메모리 셀 어레이와, 클록에 동기하여 동작하는 어드레스 입력수단으로써 상기 메모리 셀 어레이의 기억 데이터로부터 소망의 데이터를 선택하는 어드레스를 입력하는 어드레스 입력수단과, 상기 클록에 동기하여 동작하는 데이터 출력수단으로써 상기 메모리 셀 어레이로부터 상기 어드레스에 의거하여 선택된 데이터를 판독하여 출력하는 데이터 출력수단과, 외부로부터 공급되는 칩 셀렉트 신호를 상기 클록에 동기하여 지연함으로써 활성화 신호를 생성하고, 상기 활성화신호에 의거하여 상기 어드레스 입력수단과 상기 데이터 출력수단을 소정시간 지연시켜 동작상태로 하는 활성화수단을 구비한 것을 특징으로 하는 반도체 기억장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP94-338268 | 1994-12-27 | ||
| JP33826894A JP2773663B2 (ja) | 1994-12-27 | 1994-12-27 | 半導体記憶装置 |
| JP94-339631 | 1994-12-28 | ||
| JP33963194A JP2773665B2 (ja) | 1994-12-28 | 1994-12-28 | 半導体記憶装置 |
| JP16301095A JPH08335397A (ja) | 1995-06-06 | 1995-06-06 | 半導体記憶装置 |
| JP16300995A JPH08335398A (ja) | 1995-06-06 | 1995-06-06 | 半導体記憶装置 |
| JP95-163009 | 1995-06-06 | ||
| JP95-163010 | 1995-06-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960025796A true KR960025796A (ko) | 1996-07-20 |
| KR100228955B1 KR100228955B1 (ko) | 1999-11-01 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950059596A KR100228955B1 (ko) | 1994-12-27 | 1995-12-27 | 반도체 기억장치 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR100228955B1 (ko) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030072236A (ko) * | 2002-03-04 | 2003-09-13 | 엔이씨 일렉트로닉스 코포레이션 | 다이내믹 램 및 그 동작 방법 |
-
1995
- 1995-12-12 TW TW084113252A patent/TW288122B/zh not_active IP Right Cessation
- 1995-12-27 KR KR1019950059596A patent/KR100228955B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030072236A (ko) * | 2002-03-04 | 2003-09-13 | 엔이씨 일렉트로닉스 코포레이션 | 다이내믹 램 및 그 동작 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100228955B1 (ko) | 1999-11-01 |
| TW288122B (ko) | 1996-10-11 |
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