JP3761327B2 - 半導体読出専用メモリ装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は半導体読出専用メモリ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ；ＲＯＭ）に関するものであり、より具体的にはメモリセル（ｍｅｍｏｒｙ ｃｅｌｌｓ）になる金属酸化物半導体電界効果トランジスター（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）が配列に連結され、アドレス遷移検出（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｉｏｎ；ＡＴＤ）を採用し、そして、階層的なビットライン構造（ｈｉｅｒａｒｃｈｉｃａｌ ｌｉｎｅ ａｒｃｈｉｔｅｃｔｕｒｅ）を持つノア型マスクロム（ＮＯＲ ｔｙｐｅ ｍａｓｋ ＲＯＭ）装置に関するものである。
【０００２】
【従来の技術】
図１には、ＡＴＤ技術を使用する典型的なＲＯＭ装置が図示されている。図１を参照すると、このＲＯＭ装置はメモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１０と、入力バッファー回路（ｉｎｐｕｔ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔｓ）１２，１４，１６及び１８，カラムパス回路（ｃｏｌｕｍｎ ｐａｓｓ ｃｉｒｃｕｉｔ）２０，感知増幅器回路（ｓｅｎｓｅ ａｍｐｌｉｆｅｒｃｉｒｃｕｉｔ）２２，データラッチ回路（ｄａｔａ ｌａｔｃｈ ｃｉｒｃｕｉｔ）２４，ロープリデコーダー回路（ｒｏｗ ｐｒｅ−ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）２６，カラムプリデコーダー（ｃｏｌｕｍｎ ｐｒｅ−ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）２８，ＡＴＤ回路３０及びデータ出力バッファー回路（ｄａｔａ ｏｕｔｐｕｔ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）３２を含んである。ＡＴＤ回路３０はショートパルス発生回路（ｓｈｏｒｔーｐｕｌｓｅ ｇｅｎｅｒａｔｉｏｎ ｃｉｒｃｕｉｔｓ）３４，３６及び３８、サメーター（ｓｕｍｍａｔｏｒ）４０，読出制御回路（リードアウトコントロールサーキット：ｒｅａｄ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）４２から構成される。
【０００３】
入力バッファー１２，１４，１６及び１８には外部からチップイネーブル信号（ｃｈｉｐ ｅｎａｂｌｅ ｓｉｇｎａｌ）、ローアドレス信号（ｒｏｗ ａｄｄｒｅｓｓ ｓｉｇｎａｌｓ）、カラムアドレス信号（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｉｇｎａｌｓ）及び出力イネーブル信号（ｏｕｔｐｕｔ ｅｎａｂｌｅ ｓｉｇｎａｌ）が各々印加される。入力バッファー１２，１４，１６及び１８は入力された外部信号を内部信号ＣＥＰｉ、ＲＡＰｉ、ＣＡＰｉ及びＯＥｉとして各々出力する。ローアドレスバッファー１４及びカラムアドレスバッファー１６からのローアドレス信号ＲＡＰｉ及びカラムアドレス信号ＣＡＰｉは、ロープリデコーダー回路２６及びカラムプリデコーダー２８に各々印加される。プリデコーダー回路２６及び２８はローアドレス信号ＲＡＰｉ及びカラムアドレス信号ＣＡＰｉによりセルアレイ１０の特定メモリセルを選択する。
【０００４】
図１に図示されたように、入力バッファー１２，１４及び１６からのチップイネーブル信号ＣＥＰｉ、ローアドレス信号ＲＡＰｉ、カラムアドレス信号ＣＡＰｉはＡＴＤ回路３０内のショートパルス発生回路３４，３６及び３８に各々印加される。ショートパルス発生回路３４は、チップイネーブル信号の遷移が生じるとショートパルスを発生する。これと同じように、残りのショートパルス発生器３６及び３８各々も、少なくとも一つの入力アドレスの遷移が生じるとショートパルスを発生する。ショートパルス発生回路３４，３６及び３８の出力パルスはサメーター４０に印加される。サメーター４０はショートパルス発生回路３４，３６及び３８からのパルスを一つずつ縛って所定の幅を持つ一つのパルス信号ＳＭＯを発生する。読出制御回路４２は、サメーター４０からのパルス信号ＳＭＯに応答してプリチャージ制御信号（ｐｒｅｃｈａｒｇｅ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）（ＰＲＥ）及び感知増幅制御信号（ｓｅｎｓｅ ａｍｐ ｃｏｎ
ｔｒａｌ ｓｉｇｎａｌ）（ＳＡＣＳ）bar（以後図中では、ＳＡＳＣの上部に線を付した符号で示す。）を発生する。ビットラインのプリチャージ動作はプリチャージ制御信号ＰＲＥが所定の電圧レベルに維持される間に遂行される。
【０００５】
感知増幅器回路２２は，プリデコーダー回路２６及び２８により選択されたセルに貯蔵されたデータを感知し、増幅してデータラッチ回路２４に提供する。ラッチ回路２４のデータは出力インエーブル信号ＯＥｉに応答して動作するデータ出力バッファー回路３２を通じて外部に出力される。
【０００６】
図２は広く使用されているＮＯＲ型マスクＲＯＭ（“水平的な（ｌａｔｅｒａｌ）マスクＲＯＭ”とも言う）の一つのセルアレイブロックの等価回路図である。図２に図示されたようにこのＲＯＭの各セルアレイブロックでは、ビットラインが階層的に提供される。具体的に、ビットラインは基板上に規定（ｄｅｆｉｎｅ）された対応するカラムを従って各々伸張するメーンビットライン（ｍａｉｎ−ｂｉｔ ｌｉｎｅｓ）ＭＢＬ１，ＭＢＬ２，…，等とサブビットライン（ｓｕｂ−ｂｉｔ ｌｉｎｅｓ）ＳＢＬ１，ＳＢＬ２，…，等で構成される。各メーンビットラインは，アウミニウムＡｌ等からなる金属ビットライン（ｍｅｔａｌ ｂｉｔ ｌｉｎｅｓ）であり、各サブビットラインは拡散層（ｄｉｆｆｕｓｉｏｎ ｌａｙｅｒ）からなる拡散ビットライン（ｄｉｆｆｕｓｉｏｎ ｂｉｔ ｌｉｎｅ）である。一つのメーンビットラインには二つのサブビットラインが対応する。各セルアレイブロックで、サブビットラインは二つのグループ（ｇｒｏｕｐ）で区別される。グループ中の一つは奇数番（ｏｄｄ−ｎｕｍｂｅｒｅｄ）サブビットラインＳＢＬ１，ＳＢＬ３，…，等であり、他の一つは偶数番（ｅｖｅｎ−ｎｕｍｂｅｒｅｄ）サブビットラインＳＢＬ２，ＳＢＬ４，…，等である。
【０００７】
又、図２に図示されたＲＯＭの各セルアレイブロックでは、ＭＯＳＦＥＴからなるメモリセルＭｍｎ（ｍ＝１，２，…、ｉ：ｎ＝１，２，…、ｊ）がワードラインＷＬ１〜ＷＬｉを交差する複数のサブビットラインＳＢＬ１，ＳＢＬ２、…、等と関連して並列に連結される。具体的に、各メモリセルＭｍｎはカラム方向に伸張する対となった各サブビットラインＳＢＬ１及びＳＢＬ２，ＳＢＬ３，及びＳＢＬ４，…等とロー方向に伸張するワードラインＷＬ１〜ＷＬｉが交差することにより規定される各セル領域に配置される。各ロー上のメモリセルのゲートは、対応するワードラインに連結される。よく知られているように、マスクＲＯＭで、ＭＯＳＦＥＴからなるセル各々はデータ“０”のオフ−セル状態（ｏｆｆ−ｃｅｌｌ ｓｔａｔｅ）、すなわち、高いスレショルド電圧（要するに、５Ｖ）を持つ状態とデータ“１”のオン−セル状態（ｏｎ−ｃｅｌｌ ｓｔａｔｅ）すなわち、低いスレショルド電圧（要するに、０．５Ｖ）を持つ状態中のいずれかでプログラムされる。
【０００８】
そして、ストリング選択トランジスターＳＴ０，ＳＴ１，…等はサブビットライン中で、偶数番のサブビットラインＳＢＬ２，ＳＢＬ４，…、等各々の上側の端にソース端子が接続され、偶数番目のサブビットラインＳＢＬ２，ＳＢＬ４，…、等の間に提供される偶数番のメーンビットラインＭＢＬ２，ＭＢＬ４，…、等にドレーン端子が共通に接続され、それらのゲートがストリング選択ラインＳＳ０及びＳＳ１に交代に接続される。奇数番のサブビットラインＳＢＬ１，ＳＢＬ３，…、等各々の下側の端にドレーン端子が接続されるグラウンド選択トランジスターＧＴ０，ＧＴ１，…，等は奇数番のメーンビットラインＭＢＬ１，ＭＢＬ３，…，等にソース端子が共通に接続され、それらのゲートがグラウンド選択ラインＧＳ０及びＧＳ１に交代に接続される。ここで、トランジスターはｎＭＯＳＦＥＴからなっている。
【０００９】
図３はダミーセルの構成例を示す等価回路図である。図３を参照すると、ｎＭＯＳＦＥＴであるＴ１及びＴ４は図２のストリング選択トランジスター（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）に対応され、ｎＭＯＳＦＥＴであるＴ２，Ｔ５，及びＴ６は図２のメモリセルに対応され、ラインＬ１及びＬ２の抵抗成分は図２のサブビットライン（ｓｕｂ−ｂｉｔ ｌｉｎｅ）の抵抗成分に対応され、そして、ｎＭＯＳＦＥＴであるＴ３及びＴ７は図２のグラウンド選択トランジスター（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）に対応される。ダイセルはデータ‘１’が貯蔵されたメモリセルとデータ‘０’が貯蔵されたメモリセルを通じて流れる電流量の折半に該当する電流が流れるように形成され、データ読出動作する時の感知増幅器回路２２の基準電位（ｒｅｆｅｒｅｎｃｅ ｐｏｔｅｎｔｉａｌ）を提供する。ダミーセルは図面に図示された方法と別に設計されることができるのはこの分野の通常的知識を持った人々によく知られている事実である。
【００１０】
図４は従来のデータ読出パスによる半導体読出専用メモリ装置の構成を示す流れ図である。
【００１１】
図４を参照すると、アドレス信号（図示せず）によりアドレシングされたメーンセルアレイ１０内のメモリセルに貯蔵されたデータは、ビットラインスイッチ回路４６及びデータライン選択回路４８から構成されたカラムパス回路２０を介して感知増幅器回路２２の感知ライン（ｓｅｎｓｅ ｌｉｎｅ）、ＳＬに伝達される。感知増幅器回路２２の基準ラインＲＬは、ダミーセルに接続されている。ビットラインスイッチ回路４６の詳細回路が図５に図示されている。
【００１２】
図５を参照すると、ビットラインスイッチ回路４６は選択信号ＹＡ０〜ＹＡｑに応答してメーンビットラインとデータラインを電気的に接続させる。ビットラインスイッチ回路４６はメーンビットラインＭＢＬｋ（ｋ＝０，１，…，ｚ）中、所定の数を一つのスイッチブロックで分割して選択信号ＹＡ０〜ＹＡｑにより独立的に制御されるようになっている。例えば、選択信号ＹＡ０がハイレベルに印加される時、選択信号ＹＡ０に該当するスイッチブロック４６ａだけが活性化され、残りのスイッチブロックは非活性化される。ここで、所定の数はデータ出力構造により可変される。例えば、メモリ装置が８ビットデータ出力構造である場合、８つのメーンビットラインが一つのブロックで構成され、それが１６ビットデータ出力構造である場合、１６個のメーンビットラインが一つのブロックで構成される。図５には８ビットデータ出力構造を一例として図示している。従って、データラインＤＬ１，ＤＬ２，…，ＤＬ８の数も各ブロック内の８つのメーンビットラインの数と同一に配列される。各スイッチブロック４６ａ，…，４６ｂは、ｎＭＯＳＦＥＴであるＳＷＴｑ０〜ＳＷＴｑ７が提供され、ｎＭＯＳＦＥＴであるＳＷＴｑ０，ＳＷＴｑ１，…，ＳＷＴｑ７（ｑは０あるいはそれより大きな定数）は該当するメーンビットラインとデータラインＤＬ１，ＤＬ２，…，ＤＬ８の間に各々電流通路が形成され、それらのゲートが該当する選択ラインＹＡ０〜ＹＡｑに共通に接続される。
図６は従来技術による図４のデータライン選択回路を示す回路図である。
【００１３】
図６に図示されたように、データライン選択回路４８は任意の選択信号により選択される図５のスイッチブロックを通じてメーンビットラインに対応するデータラインＤＬ１〜ＤＬ８中、選択されるメモリセルに該当するデータラインを感知増幅器回路２２に接続させ、それに隣接したデータラインを設置させ、余りの非選択されたデータラインを所定のバイアスラインＬ３に連結させるためのことである。より具体的に説明すると、データライン選択回路４８は選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３に応答して選択されたメーンビットラインに接続されるデータラインＤＬ１，ＤＬ２，…，ＤＬ８のうち、偶数番のデータラインＤＬ２，ＤＬ４，ＤＬ６，及びＤＬ８から一つを選択して感知増幅器回路２２の感知ラインＳＬに接続させるための第１選択器４８ａと、奇数番のデータラインＤＬ１，ＤＬ３，ＤＬ５，及びＤＬ７から一つを選択して接地させるための第２選択器４８ｂを含む。ここで、選択信号は図１のカラムプリデコーダー２８の出力である。
【００１４】
第１選択器４８ａは偶数番目のデータラインＤＬ２，ＤＬ４，ＤＬ６，及びＤＬ８各々に対応するインバーターＩＶ１，ＩＶ２，ＩＶ３、及びＩＶ４と各双のｎＭＯＳＦＥＴであるＴ８及びＴ９，Ｔ１０及びＴ１１，Ｔ１２及びＴ１３，そしてＴ１４及びＴ１５から構成される。対となった各ｎＭＯＳＦＥＴであるＴ８及びＴ９，Ｔ１０及びＴ１１，Ｔ１２及びＴ１３、そして、Ｔ１４及びＴ１５は該当するデータラインＤＬ２，ＤＬ４，ＤＬ６、及びＤＬ８とバイアスラインＬ３の間に、また該当するデータラインＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８と感知増幅器回路２２の感知ラインＳＬの間に各々電流通路が形成される。そして、感知増幅器回路２２の方に接続されたｎＭＯＳＦＥＴであるＴ８，Ｔ１０，Ｔ１２，及びＴ１４のゲートは、各々該当する選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３が印加され、バイアスラインＬ３側に接続されたｎＭＯＳＦＥＴであるＴ９，Ｔ１１，Ｔ１３及びＴ１５のゲートには、各々対応するインバーターＩＶ１，ＩＶ２，ＩＶ３，そしてＩＶ４を通じて該当する選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３が印加される。
【００１５】
第２選択器４８ｂは、奇数番目のデータラインＤＬ１，ＤＬ３，ＤＬ５，及びＤＬ７各々に対応するインバーターＩＶ５，ＩＶ６，ＩＶ７，ＩＶ８と対となった各ｎＭＯＳＦＥＴであるＴ１６及びＴ１７，Ｔ１８及びＴ１９，Ｔ２０及びＴ２１，そして、Ｔ２２及びＴ２３から構成される。対となった各ｎＭＯＳＦＥＴであるＴ１６及びＴ１７，Ｔ１８及びＴ１９，Ｔ２０及びＴ２１，そして、Ｔ２２及びＴ２３は、該当するデータラインＤＬ１，ＤＬ３，ＤＬ５，及びＤＬ７とバイアスラインＬ３の間に、そして、該当するデータラインＤＬ１，ＤＬ３，ＤＬ５，及びＤＬ７と接地の間に各々電流通路が形成される。そして、感知増幅器回路２２の方に接続されたｎＭＯＳＦＥＴであるＴ１６，Ｔ１８，Ｔ２０及びＴ２２のゲートは、各々該当する選択信号ＧＤＬＳ０，ＧＤＬＳ１，ＧＤＬＳ２，及びＧＤＬＳ３が印加され、バイアスラインＬ３方に接続されたｎＭＯＳＦＥＴであるＴ１７，Ｔ１９，Ｔ２１，及びＴ２３のゲートは各々対応するインバーターＩＶ５，ＩＶ６，ＩＶ７及びＩＶ８を通じて該当する選択信号ＧＤＬＳ０，ＧＤＬＳ１，ＧＤＬＳ２及びＧＤＬＳ３が印加される。
【００１６】
前記した回路構成を持つデータライン選択回路４８の第１選択器４８ａに印加される選択信号ＤＬＳ０〜ＤＬＳ３中、信号ＤＬＳ０がハイレベルになり、残りの選択信号ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３がローレベルになる場合には、ｎＭＯＳＦＥＴであるＴ８，Ｔ１１，Ｔ１３，Ｔ１５がターンオンされ、ｎＭＯＳＦＥＴであるＴ９，Ｔ１０，Ｔ１２，Ｔ１４がターンオフされるので、データラインＤＬ２は、感知増幅器回路２２の感知ラインＳＬに接続され、データラインＤＬ４，ＤＬ６，そしてＤＬ８はバイアスラインＬ３に接続される。そして、第２選択器４８ｂに印加される選択信号ＧＤＬＳ０〜ＧＤＬＳ３のうち、信号ＧＤＬＳ０がローレベルになり、残りの選択信号ＧＤＬＳ１、ＧＤＬＳ２、及びＧＤＬＳ３がハイレベルになる時、ｎＭＯＳＦＥＴであるＴ１７，Ｔ１８，Ｔ２０、及びＴ２２がターンオンされ、ｎＭＯＳＦＥＴであるＴ１６，Ｔ１９，Ｔ２１，及びＴ２３がターンオフされるので、データラインＤＬ１は接地され、余りのデータラインＤＬ３，ＤＬ５，ＤＬ７はバイアスラインＬ３に接続される。
【００１７】
図７には感知増幅器回路を示す回路図が図示されている。図７を参照すると、感知増幅器回路２２は、図６のデータライン選択回路４８により選択されるデータラインが、すなわち、感知ラインＳＬと、よく知られているダミーセル（ｄｕｍｍｙ ｃｅｌｌ）（図３参照）からのデータセンシングに必要な基準電圧（ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ）を受け入れるためのダミーデータライン（ｄｕｍｍｙ ｄａｔａ ｌｉｎｅ）あるいは基準ラインＤＤＬ，ビットラインプリチャージ時間の間に対応するメーンビットラインをプリチャージするための第１プリチャージ回路５２，プリチャージ時間の間に対応するダミービットラインをプリチャージするための第２プリチャージ回路５４，電流ミラー型差動増幅器（ｃｕｒｒｅｎｔｍｉｒｒｏｒ ｔｙｐｅ ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）５６，そして、第１及び第２バイアス回路５８及び６０を含んでいる。
【００１８】
プリチャージ回路５２は４つのｎＭＯＳＦＥＴであるＴ３０，Ｔ３２，Ｔ３３，及びＴ３４と２つのｐＭＯＳＦＥＴであるＴ２９及びＴ３１から構成される。ｎＭＯＳＦＥＴのＴ３０の電流通路は、電源と差動増幅器５６の入力ノードＮ１の間に連結され、それのゲートはＡＴＤ回路（図１の３０参照）からのプリチャージ制御信号ＰＲＥに連結される。ｐＭＯＳＦＥＴのＴ２９の電流通路は、電源とノードＮ１の間に連結され、それのゲートもノードＮ１に連結される。ｎＭＯＳＦＥＴのＴ３３のドレーンソースチャンネルすなわち、電流通路は差動増幅器５６の一つの入力ノードＮ１と感知ラインＳＬの間に連結される。ｎＭＯＳＦＥＴのＴ３４の電流通路はｎＭＯＳＦＥＴのＴ３３のゲートとグラウンドの間に連結され、それのゲートは感知ラインＳＬに連結される。ｎＭＯＳＦＥＴのＴ３２の電流通路はｎＭＯＳＦＥＴのＴ３３のゲートとグラウンドの間に連結され、それのゲートはＡＴＤ回路（図１の３０参照）からのセンスアンプ制御信号ＳＡＣＳの相補信号（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｓｉｇｎａｌ）（ＳＡＳＣ）barに連結される。ｐＭＯＳＦＥＴのＴ３１の電流通路は電源（ｐｏｗｅｒ ｓｕｐｐｌｙ）とｎＭＯＳＦＥＴのＴ３３のゲートの間に連結され、それのゲートは信号（ＳＡＳＣ）barに連結される。このプリチャージ回路５２で、ＦＥＴのＴ２９及びＴ３０はビットラインプリチャージ時間の間にメーンビットラインに一定なプリチャージ電流を供給（ｄｅｌｉｖｅｒ）する電流源（ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）として作用し、ＦＥＴのＴ３１〜Ｔ３３は感知ラインＳＬすなわち、対応するメーン及びサブビットラインの電圧レベルがｎＭＯＳＦＥＴのＴ３４のスレショルドレベルと同一になるようにする。
【００１９】
プリチャージ回路５４も４つのｎＭＯＳＦＥＴであるＴ３５，Ｔ３８，Ｔ３９及びＴ４０と２つのｐＭＯＳＦＥＴであるＴ３６及びＴ３７から構成される。図示されたように、この回路５４のＦＥＴ中で、差動増幅器５６の他の入力ノードＮ２と対応するダミーデータラインＤ、すなわち、基準ラインＲＬの間に連結される電流通路を持つｎＭＯＳＦＥＴのＴ４０と基準ラインＲＬに連結されるゲートを持つｎＭＯＳＦＥＴのＴ３９を除いた余りのＦＥＴは回路５６の対応するＦＥＴと同一な構成を持つ。このプリチャージ回路５４で、ＦＥＴであるＴ３５及びＴ３６もビットラインプリチャージ時間の間に対応するメーンビットラインに一定なプリチャージ電流を供給する電流源として作用し、ＦＥＴであるＴ３７〜Ｔ４０は基準ラインＲＬの電圧レベルがｎＭＯＳＦＥＴのＴ３９のスレショルドレベルと同一になるようにする。
【００２０】
差動増幅器５６は電源に接続される一対のｐＭＯＳＦＥＴであるＴ２４及びＴ２５、ＦＥＴであるＴ２４及びＴ２５に各々連結されるｎＭＯＳＦＥＴであるＴ２６及びＴ２７、そして、ＦＥＴであるＴ２６及びＴ２７の接続点（ｃｏｎｔａｃｔ）と接地の間に連結されるｎＭＯＳＦＥＴのＴ２８で構成される。ＦＥＴであるＴ２６及びＴ２７各々は同一な特性を持つ。ＦＥＴであるＴ２６及びＴ２７のゲートはデータ感知区間の間にＦＥＴであるＴ４０及びＴ３３を通じて基準ラインＤＤＬ及びデータラインＤＬに各々連結され、ＦＥＴのＴ２８のゲートはセンスアンプ制御信号ＳＡＣＳに連結される。
【００２１】
第１バイアス回路５８は２つのｎＭＯＳＦＥＴであるＴ４１及びＴ４３とｐＭＯＳＦＥＴのＴ４２から構成される。ＦＥＴのＴ４１は電源とノードＮ３にそれの電流通路が形成され、それのゲートにプリチャージ制御信号ＰＲＥが印加される。ゲートとドレーンが相互接続されたｐＭＯＳＦＥＴのＴ４２はそれのソースに電源が印加されるにより、それのゲートがノードＮ３に接続される。第１プリチャージ回路５２のｎＭＯＳＦＥＴのＴ３４のドレーンにゲートが接続されたＦＥＴのＴ４３は、ノードＮ３と図６のデータライン選択回路４８のバイアスラインＬ３の間に電流通路が形成される。
【００２２】
第２バイアス回路６０も２つのｎＭＯＳＦＥＴであるＴ４４及びＴ４６とｐＭＯＳＦＥＴのＴ４５から構成される。ＦＥＴのＴ４４は電源が印加されるドレーンとノードＮ４に接続されるソースとプリチャージ制御信号ＰＲＥが印加されるゲートを持つ。ゲートとドレーンが相互接続され、その上、ゲートがノードＮ４に接続されたｐＭＯＳＦＥＴのＴ４５は、そのソースに電源が印加される。第２プリチャージ回路５６のｎＭＯＳＦＥＴのＴ３９のドレーンにゲートが接続されたＦＥＴのＴ４６は、ノードＮ４と図６のデータライン選択回路４８のバイアスラインＬ３の間に電流通路を形成する。
【００２３】
上述した回路構成を持つ半導体読出専用メモリ装置は、アドレス信号によりアドレシングされるメモリセルのデータに貯蔵されたデータを感知するために、一つの感知増幅器回路に正しく一つのダミーデータライン、すなわち、基準ラインＲＬが提供されなければならない。一般的に、半導体読出専用メモリ装置において、データ出力構造により×８モード、×１６モード、×３２モード、そして、ページ読出モード等、各機能に従って、感知増幅器回路の数が決定される。従って、感知増幅器回路の数が増加することにより、このために必要なダミーデータラインの数が増加するようになる。結局、従来の問題点はダミーデータラインのためにセルアレイ面積が増加することである。
【００２４】
【発明が解決しようとする課題】
従って、本発明の目的は高集積可能な半導体読出専用メモリ装置を提供することである。
【００２５】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、ロー方向に伸張する第１及び第２ビットラインが階層的な構造で形成され、情報ビットを貯蔵するためのメモリセルが第１ビットライン中、隣接した二つのラインの間に接続され、そして、第２ビットラインが第１ビットライン上に配列されるメーンセルアレイと、メモリセルに貯蔵される情報ビットの読出動作する時、基準電位を提供するためのダミーセルのダミーセルアレイと、データラインとアドレス信号をデコーディングして第１、第２、第３、そして、第４選択信号を出力するデコーディング手段と、アドレス信号によりアドレシングされるメモリセルの情報ビットを感知するための感知増幅手段及び、選択信号に応答してデータライン中一つを第２ビットラインを通じてダミーセルアレイを感知増幅手段に接続させるためのスイッチ手段を含む。
【００２６】
この実施例において、スイッチ手段は、第２ビットライン中、第１選択信号により選択される第２ビットラインとデータラインを各々電気的に連結させるための第１選択手段と、第２選択信号に応答して、選択された第２ビットライン各々に接続されたデータラインの奇数番目データライン中、一つのデータラインを接地させるための第２選択手段と、第３選択信号に応答して、データラインの偶数番目ライン中、接地されたデータラインに関連された一つの隣接した偶数番目データラインを選択するための第３選択手段と、第３選択信号に応答して非選択された偶数番目データライン中、一つを選択するための第４選択手段と、第４選択信号に応答して第４選択手段により選択されたデータラインに接続される第２ビットラインとダミーセルアレイの該当するダミーセルを電気的に連結させるための第５選択手段を含む。
【００２７】
この実施例において、第１選択手段は第２ビットラインの一段に各々接続される第１スイッチを含み、第１スイッチ中、第１選択信号により選択された第２ビットラインに該当する第１スイッチが同時に活性化される。
【００２８】
この実施例において、第５選択手段は第２ビットラインの他段に各々接続される第２スイッチを含み、第２スイッチ中、第４選択手段により選択された偶数番目第２ビットラインに関連されたそれだけが活性化され、余りの偶数番目第２ビットラインに関連されたそれらが非活性化される。
【００２９】
この実施例において、選択された第２ビットラインに該当する第１スイッチ対第２スイッチの比は２対１である。
【００３０】
この実施例において、スイッチはｎＭＯＳＦＥＴを含む。
【００３１】
本発明の他の特徴によると、ロー方向に伸張する第１及び第２ビットラインが階層的な構造で形成され、情報ビットを貯蔵するためのメモリセルが第１ビットライン中、隣接した二つのラインの間に接続され、第２ビットラインが第１ビットライン上に配列されるメーンセルアレイと、メモリセルに貯蔵される情報ビットの読出動作する時、基準電位を提供するためのダミーセルのダミーセルアレイと、データラインと、アドレス信号の遷移を検出して読出動作する時、要求される制御信号を発生するアドレス遷移検出回路を含む半導体読出専用メモリ装置において、アドレス信号をデコーディングしてアレイのローを選択するための第１、第２及び第３選択信号を発生する第１デコーディング手段と、第２ビットライン中、第１選択信号により選択される第２ビットラインとデータラインを各々電気的に連結させるための第１選択手段と、第２及び第３選択信号に応答して、選択された第２ビットライン各々に接続されたデータラインの奇数番目データライン中、一つのデータラインを接地させ、データラインの偶数番目データライン中、接地されたデータラインに関連された一つの隣接した偶数番目データラインを選択すると共に非選択された偶数番目データライン中、一つを選択するための第２選択手段と、アドレス信号をデコーディングして第４選択信号を発生する第２デコーディング手段と、第４選択信号に応答して第２選択手段により選択されたデータラインに接続される第２ビットラインにダミーセルアレイの該当するダミーセルを電気的に連結させるための第３選択手段及び、制御信号に応答して第２選択手段により選択された二つのデータラインの間の電位差を検出し、検出された電位差に該当する情報ビットを出力する感知増幅手段を含むことを特徴とする。
【００３２】
この実施例において、第１選択手段は第２ビットラインの一段に各々接続される第１スイッチを含むが、第１スイッチ中、第１選択信号により選択された第２ビットラインに該当する第１スイッチが同時に活性化されることを特徴とする。
【００３３】
この実施例において、第３選択手段は第２ビットラインの他段に各々接続される第２スイッチを含むが、第２スイッチ中、第４選択手段により選択された偶数番目第２ビットラインに関連されたそれだけが活性化され、余りの偶数番目第２ビットラインに関連されたそれらが非活性化されることを特徴とする。
【００３４】
本発明の他の特徴によると、ロー方向に伸張する第１及び第２ビットラインが階層的な構造で形成され、情報ビットを貯蔵するためのメモリセルが第１ビットライン中、隣接した二つのラインの間に接続され、第２ビットラインが第１ビットライン上に配列されるメーンセルアレイと、メモリセルに貯蔵される情報ビットの読出動作する時、基準電位を提供するためのダミーセルのダミーセルアレイと、データラインと、アドレス信号の遷移を検出して読出動作する時、要求される制御信号を発生するアドレス遷移検出手段と、アドレス信号をデコーディングしてアレイのローを選択するための第１、第２及び第３選択信号を発生する第１デコーディング手段と、第２ビットライン中、第１選択信号により選択される第２ビットラインとデータラインを各々電気的に連結させるための第１選択手段と、第２選択信号に応答して、選択された第２ビットライン各々に接続されたデータラインの奇数番目データライン中、一つのデータラインを接地させるための第２選択手段と、第３選択信号に応答して、データラインの偶数番目データライン中、接地されたデータラインに関連された一つの隣接した偶数番目データラインを選択するための第３選択手段と、第３選択信号に応答して、非選択された偶数番目データライン中、一つを選択するための第４選択手段と、アドレス信号をデコーディングして第４選択信号を発生する第２デコーディング手段と、第４選択信号に応答して第４選択手段により選択されたデータラインに接続される第２ビットラインにダミーセルアレイの該当するダミーセルを電気的に連結させるための第５選択手段及び、制御信号に応答して第３選択手段と第４選択手段により選択された二つのデータラインの間の電位差を検出し、検出された電位差に該当する情報ビットを出力する感知増幅手段を含む。
【００３５】
この実施例において、第１選択手段は第２ビットラインの一段に各々接続される第１スイッチを含む。
【００３６】
この実施例において、第１スイッチ中、第１選択信号により選択された第２ビットラインに該当する第１スイッチが同時に活性化される。
【００３７】
この実施例において、第５選択手段は第２ビットラインの他段に各々接続される第２スイッチを含む。
【００３８】
この実施例において、第２スイッチ中、第４選択手段により選択された偶数番目第２ビットラインに関連されたそれだけが活性化され、余りの偶数番目第２ビットラインに関連されたそれらが非活性化される。
【００３９】
このような装置により、感知増幅器回路に提供されなければならないダミーデータラインを別度にアレイ領域に配列されなく、メーンセルアレイのメーンビットラインを利用してダミーセルを感知増幅器回路の基準ラインに接続させることができる。
【００４０】
【発明の実施の形態】
以下、本発明の実施例による参照図面の図８ないし図１２を用いて詳細に説明する。
【００４１】
図８ないし図１０を参照すると、本発明の新規な半導体読出専用メモリ装置は、感知増幅器回路２２の基準ライン（ｒｅｆｅｒｅｎｃｅ ｌｉｎｅ、ＲＬ）として提供されるダミービットラインＤＢＬ、すなわち、ダミーデータラインＤＤＬをセルアレイ領域に別途有さず、メーンセルアレイ１０のメーンビットラインを通じてダミーセルを感知増幅器回路２２の基準ラインに接続させるためのスイッチ回路１１１が提供されている。すなわち、スイッチ回路１１１はビットラインスイッチ回路４６のスイッチブロックの４６ａ、…、４６ｂ中、選択されるスイッチブロックのメーンビットライン中、データセンシングする際に要求される二つのメーンビットラインを除いた余りのメーンビットライン中、一つをダミーデータラインに使用できるようにするのである。これで、たとえデータ出力構造により感知増幅器回路の数が増加しても、メーンビットラインを通じてダミーセルを感知増幅器回路の基準ラインに連結させることができるので、別途のダミーデータラインが要らない。従って、高集積可能な半導体読出専用メモリ装置を具現することができる。
【００４２】
図８には、本発明の好ましい実施例による半導体読出専用メモリ装置の構成を示すブロック図が図示されている。
【００４３】
本発明による半導体読出専用メモリ装置のアドレスバッファーである１２，１４，１６及び１８、メーンセルアレイ１０、感知増幅器回路２２、データラッチ２４、第１デコーダー回路（すなわち、ロープリデコーダー）２８、データ出力バッファー３２、ダミーセルアレイ４４、第１ビットラインスイッチ回路４６は、図１のそれらと同一なので、ここではそれらに対する説明を省略する。図８に図示されたように、第２スイッチ回路１１１は、第２デコーダー１３０からの選択信号ＹＤｘに応答してメーンビットラインＭＢＬｚの偶数番目のＭＢＬ２ｋ（ｋは１あるいはそれより大きな定数）の中から、一つを選択し、該当するダミーセルを選択されたメーンビットラインと第１スイッチ回路２０を通じて感知増幅器回路２２に接続させる。これに関連された詳細回路図が図９に図示されている。
【００４４】
図９を参照すると、第１ビットラインスイッチ回路４６は、図５のそれらと同一な構成を持つので、それに対した説明は図５を参照する。ここで、図５の構成要素と同一な機能を持つ図９の構成要素に対して同一な参照番号を併記する。第２ビットラインスイッチ回路１１１は、メーンセルアレイ１０のメーンビットラインＭＢＬ０〜ＭＢＬｚのうち、偶数番目のそれらＭＢＬ２ｋ（ｋは１又はそれより大きな定数）に各々ソースが接続され、ドレーンがダミーセルアレイ４４に接続されるｎＭＯＳＦＥＴのＤＳＷＴ０〜ＤＳＷＴｘを含む。ＦＥＴのＤＳＷＴ０〜ＤＳＷＴｘのゲートは、該当する選択信号であるＹＤ０〜ＹＤｘが各々印加される。すなわち、第１ビットラインスイッチ回路４６の任意のスイッチブロック（例えば、メーンビットラインＭＢＬ１〜ＭＢＬ８に関連されたスイッチブロック４６ａ）が選択される場合、メーンビットラインＭＢＬ１が接地され、それに隣接したメーンビットラインＭＢＬ２が感知増幅器回路２２の感知ラインＳＬに接続されると仮定する。このような条件下で、選択されるスイッチブロック４６ａの非選択されたメーンビットラインＭＢＬ３〜ＭＢＬ８中、偶数番目それらのＭＢＬ４，ＭＢＬ６，及びＭＢＬ８に該当する第２ビットラインスイッチ回路１１１のｎＭＯＳＦＥＴであるＤＳＷＴ１，ＤＳＷＴ２，及びＤＳＷＴ３中の一つ（例えば、ＤＳＷＴ２）が第２デコーダー回路１３０からの選択信号（例えば、ＹＤ２）によりターンオンされる。これで、ターンオンされたｎＭＯＳＦＥＴ（ＤＳＷＴ２）を通じてダミーセルに接続されるメーンビットラインが感知増幅器回路２２の基準ラインＲＬに提供される。
【００４５】
図１０には本発明の好ましい実施例によるデータライン選択回路を示す回路図が図示されている。
【００４６】
図１０を参照すると、本発明によるデータライン選択回路１２０は、任意の選択信号（例えば、ＹＡ０）により選択される図９のスイッチブロック（例えば、４６ａ）のメーンビットラインＭＢＬ１〜ＭＢＬ８に対応するデータラインＤＬ１〜ＤＬ８の偶数番目データラインＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８中、選択されるメモリセルに該当するデータライン（例えば、ＤＬ２）を感知増幅器回路２２の感知ラインＳＬに接続させ、それに隣接したデータライン（例えば、ＤＬ１）を接地させると共に、偶数番目のデータラインＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８中、選択されたラインＤＬ２を除いた余りの偶数番目のそれらＤＬ４，ＤＬ６及びＤＬ８から一つを感知増幅器回路２２の基準ラインＲＬに提供するためのことである。
【００４７】
より具体的に説明すると、データライン選択回路１２０は、選択信号であるＤＬＳ０，ＤＬＳ１，ＤＬＳ２及びＤＬＳ３に応答して選択されたメーンビットラインに接続されるデータラインのＤＬ１〜ＤＬ８中、偶数番目のデータラインＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８中、一つを選択して感知増幅器回路２２の感知ラインＳＬに接続させるための第１選択器１２１と、選択信号のＧＤＬＳ０，ＧＤＬＳ１，ＧＤＬＳ２及びＧＤＬＳ３に応答して奇数番目のデータラインであるＤＬ１，ＤＬ３，ＤＬ５及びＤＬ７から一つを選択して接地させるための第２選択器１２２と、選択信号であるＤＬＳ０，ＤＬＳ１，ＤＬＳ２及びＤＬＳ３に応答して偶数番目のデータラインのＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８中、第１選択器１２１により選択されたことを除いた余りのライン中、一つを選択して感知増幅器回路２２の基準ラインＲＬに接続させるための第３選択器１２３とを含む。
【００４８】
インバーターＩＶ９、ＩＶ１０，ＩＶ１１，ＩＶ１２と対となる各ｎＭＯＳＦＥＴのＴ４８及びＴ４９、Ｔ５０及びＴ５１，Ｔ５２及びＴ５３，そして、Ｔ５４及びＴ５５から構成された第１選択器１２１と、インバーターＩＶ１３，ＩＶ１４，ＩＶ１５及びＩＶ１６と対となる各ｎＭＯＳＦＥＴであるＴ５６及びＴ５７，Ｔ５８及びＴ５９、Ｔ６０及びＴ６１，そして、Ｔ６２及びＴ６３から構成された第２選択器１２２は、図６のそれらと同一な方法で接続される。従って、説明が重複しないように、ここではそれらに対しての説明は省略する。
【００４９】
再び、図１０を参照すると、第３選択器１２３は第１選択器１２１と同一な構成と同一な選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３が印加されるが、それらに各々対応する偶数番目のデータラインがＤＬ６，ＤＬ２，ＤＬ８及びＤＬ４の順番に配列されることが第１選択器１２１とは異なっている。すなわち、第１選択器１２１により選択される偶数番目のデータラインを除いた残りのデータライン中、一つが選択されるように配列される。本発明の好ましい実施例の場合、選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２及びＤＬＳ３に各々対応するデータラインＤＬ６，ＤＬ２，ＤＬ８及びＤＬ４の順番に配列されるが、第３選択器１２３のデータラインを配列する方法として異なった方法を用いることができることはこの分野の通常的な知識を持つ人々に自明であろう。
【００５０】
前記した回路構成を持つデータライン選択回路１２０の第１選択器１２１に印加される選択信号中、信号ＤＬＳ０がハイレベルになり、残りの選択信号ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３がローレベルになる際には、ｎＭＯＳＦＥＴであるＴ４８，Ｔ５１，Ｔ５３，Ｔ５５がターンオンされ、ｎＭＯＳＦＥＴであるＴ４９，Ｔ５０，Ｔ５２，Ｔ５４がターンオフされるので、データラインＤＬ２が感知増幅器回路２２の感知ラインＳＬに接続され、データラインＤＬ４，ＤＬ６、そして、ＤＬ８はバイアスラインＬ３に接続される。そして、第２選択器１２２に印加される選択信号中、信号ＧＤＬＳ０がローレベルになり、余りの選択信号ＧＤＬＳ１，ＧＤＬＳ２及びＧＤＬＳ３がハイレベルになる時、ｎＭＯＳＦＥＴであるＴ５７，Ｔ５８，Ｔ６０及びＴ６２がターンオンされ、ｎＭＯＳＦＥＴであるＴ５６，Ｔ５９，Ｔ６１，Ｔ６３がターンオフされるので、データラインＤＬ１は接地され、余りのデータラインＤＬ３，ＤＬ５，ＤＬ７はバイアスラインＬ３に接続される。これと同時に、第１選択器１２１に印加された選択信号中、信号ＤＬＳ０がハイレベルであるので、第３選択器１２３のｎＭＯＳＦＥＴのＴ７０がターンオンされ、データラインＤＬ６はＦＥＴのＴ７０を通じて感知増幅器回路２２の基準ラインＲＬに接続される。
【００５１】
図１１には本発明の好ましい実施例による第２ビットラインスイッチ回路１１１のｎＭＯＳＦＥＴ中、一つを選択するためのデコーダーを示す回路図が図示されている。図１１に図示されたように、デコーター１３０はアドレス中、任意のアドレスをデコーディングするためのナンドゲートＧ１〜Ｇ４と並列接続されたナンドゲートであるＧ１〜Ｇ４の出力を反転させるためのインバーターＩＶ２０〜ＩＶ２３を含む。ここで、デコーダー１３０の回路構成が別に構成されることができることはこの分野の知識を持つ人々に自明である。
【００５２】
図１２は本発明の読出動作による制御信号のタイミングを示す図面である。本発明の動作が関連された図面に依拠して以下説明される。図３のメモリセルアレイ１０のメモリセルＭ１３に貯蔵されたデータの読出動作が一例として説明される。
【００５３】
図１２を参照すると、外部から印加されるアドレス信号が遷移されると、アドレス遷移検出回路３０からプリチャージ制御回路ＰＲＥ及びセンスアンプ制御信号ＳＡＣＳ及び（ＳＡＳＣ）barが発生される。図１２に図示されたように、信号ＰＲＥ及びＳＡＣＳはハイレベルになり、信号（ＳＡＳＣ）barはローレベルになる。信号であるＰＲＥ、ＳＡＣＳ及び（ＳＡＳＣ）barにより感知増幅器回路２２の第１及び第２プリチャージ回路５２及び５４を通じてプリチャージ動作が遂行される。
【００５４】
続いて、ロープリデコーダー回路２６からの選択信号ＳＳ１及びＢＳ１に各々制御されるメーンセルアレイ１０のｎＭＯＳＦＥＴＳＴ１，ＳＴ３，…、等とＧＴ１，ＧＴ３，…、等がターンオンされ、選択されたワードラインＷＬ０に接続されたメモリセルＭ１ｍが活性化される。そして、アドレス信号が印加されるカラムプリデコーダー回路２８から選択信号ＹＡ０〜ＹＡｑ中、信号ＹＡ０がハイレベルにトグルされるにより、第１ビットラインスイッチ回路４６のスイッチブロック４６ａ、…、４６ｂ中、ブロック４６ａのｎＭＯＳＦＥＴであるＳＷＴ００〜ＳＷＴ１７がターンオンされる。その結果、メーンビットラインＭＢＬ１〜ＭＢＬ８は該当するデータラインＤＬ１〜ＤＬ８に接続される。
【００５５】
共に、図１２に図示されるように、第１選択器１２１に印加される選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２及びＤＬＳ３中、信号ＤＬＳ０がハイレベルに遷移されるにより、第１選択器１２１のｎＭＯＳＦＥＴのＴ４８がターンオンされ、データラインＤＬ２が感知増幅器回路２２の一つの入力端子、すなわち、感知ラインＳＬに接続される。又、第２選択器１２２に印加される選択信号ＧＤＬＳ０，ＧＤＬＳ１，ＧＤＬＳ２及びＧＤＬＳ３中、信号ＧＤＬＳ０がローレベルに遷移されるにより、インバーターＩＶ１３を通じてｎＭＯＳＦＥＴのＴ５７がターンオンされ、その結果データラインＤＬ１が接地される。
【００５６】
これと同時に、選択信号ＤＬＳＳ０がハイレベルに遷移されるので、第３選択器１２３のｎＭＯＳＦＥＴのＴ７０がターンオンされ、データラインＤＬ６が感知増幅器回路２２の他の入力端子、すなわち、基準ラインＲＬに接続される。ここで、アドレス信号が印加される第２デコーダー回路１３０から選択信号ＹＤ０〜ＹＤｑ中、信号ＹＤ２がハイレベルにトグルされるにより第２ビットラインスイッチ回路１１１のｎＭＯＳＦＥＴのＤＳＷＴ２がターンオンされる。その結果、第３選択器１２３により選択されたデータラインＤＬ６に関連されたメーンビットラインＭＢＬ６が対応するダミーセルに接続される。
【００５７】
これで、選択されたメモリセルＭ１３を通じて流れる電流の量がビットラインＭＢＬ６が接続されたダミーセルを通じて流れる電流の量より大きな場合には、感知増幅器回路２２は選択されたメモリセルＭ１３をデータ‘１’が貯蔵されているオン−セル（ＯＮ ｃｅｌｌ）に判別する。反面、選択されたメモリセルＭ１３を通じて流れる電流の量がビットラインＭＢＬ６に接続されたダミーセルを通じて流れる電流の量より少ない場合、感知増幅器回路２２は選択されたメモリセルＭ１３をデータ‘０’が貯蔵されているオフセル（ＯＦＦ ｃｅｌｌ）に判別する。
【００５８】
上述した本発明の読出動作で、感知増幅器回路２２の基準ラインとして提供されるダミーデータライン、すなわち、ダミーセルが接続されたダミービットラインを別途にアレイ領域に配列しないで、メーンセルアレイのメーンビットラインの非選択されたメーンビットラインのうちの一つをそれで使用するように半導体読出専用メモリ装置を具現することができる。結局、データ出力構造により感知増幅器回路の数が増加しても、メーンビットラインをダミービットラインに使用する本発明の半導体読出専用メモリ装置のアレイ面積は増加しない。従って、高い集積図を持つ半導体読出専用メモリ装置を提供するようになった。
【００５９】
【発明の効果】
前記したように、感知増幅器回路の基準ラインとしてダミービットラインをアレイ領域に具現しないで、メーンアレイのメーンビットラインを使用できるように設計するにより、高い集積度を持つ半導体読出専用メモリ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ、ＲＯＭ）装置を具現することができる。
【図面の簡単な説明】
【図１】アドレス遷移検出を使用する典型的な半導体読出専用メモリ装置の構成を示すブロック図である。
【図２】階層的なビットライン構造を持つ読出専用メモリのコア部分を示す回路図である。
【図３】ダミーセルの構成を示す回路図である。
【図４】従来のデータ読出読出パスによる半導体読出専用メモリ装置の構成を示す流れ図である。
【図５】図４のビットラインスイッチ回路を示す回路図である。
【図６】図４のデータライン選択回路を示す回路図である。
【図７】図４の感知増幅回路を示す回路図である。
【図８】本発明の好ましい実施例による半導体読出専用メモリ装置の構成を示すブロック図である。
【図９】図８のメーンセルアレイとダミーセルアレイに関連された第１及び第２スイッチ回路を示す回路図である。
【図１０】図８のデータライン選択回路を示す回路図である。
【図１１】図８の第２デコーダーを示す回路図である。
【図１２】本発明による読出動作する時のタイミング図である。
【符号の説明】
１０…メーンセルアレイ
４４…ダミーセルアレイ
４６…第１ビットラインスイッチ回路
１１１…第２ビットラインスイッチ回路
【発明が属する技術分野】
本発明は半導体読出専用メモリ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ；ＲＯＭ）に関するものであり、より具体的にはメモリセル（ｍｅｍｏｒｙ ｃｅｌｌｓ）になる金属酸化物半導体電界効果トランジスター（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）が配列に連結され、アドレス遷移検出（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉｏｎ ｄｅｔｅｃｔｉｏｎ；ＡＴＤ）を採用し、そして、階層的なビットライン構造（ｈｉｅｒａｒｃｈｉｃａｌ ｌｉｎｅ ａｒｃｈｉｔｅｃｔｕｒｅ）を持つノア型マスクロム（ＮＯＲ ｔｙｐｅ ｍａｓｋ ＲＯＭ）装置に関するものである。
【０００２】
【従来の技術】
図１には、ＡＴＤ技術を使用する典型的なＲＯＭ装置が図示されている。図１を参照すると、このＲＯＭ装置はメモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）１０と、入力バッファー回路（ｉｎｐｕｔ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔｓ）１２，１４，１６及び１８，カラムパス回路（ｃｏｌｕｍｎ ｐａｓｓ ｃｉｒｃｕｉｔ）２０，感知増幅器回路（ｓｅｎｓｅ ａｍｐｌｉｆｅｒｃｉｒｃｕｉｔ）２２，データラッチ回路（ｄａｔａ ｌａｔｃｈ ｃｉｒｃｕｉｔ）２４，ロープリデコーダー回路（ｒｏｗ ｐｒｅ−ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）２６，カラムプリデコーダー（ｃｏｌｕｍｎ ｐｒｅ−ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）２８，ＡＴＤ回路３０及びデータ出力バッファー回路（ｄａｔａ ｏｕｔｐｕｔ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）３２を含んである。ＡＴＤ回路３０はショートパルス発生回路（ｓｈｏｒｔーｐｕｌｓｅ ｇｅｎｅｒａｔｉｏｎ ｃｉｒｃｕｉｔｓ）３４，３６及び３８、サメーター（ｓｕｍｍａｔｏｒ）４０，読出制御回路（リードアウトコントロールサーキット：ｒｅａｄ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）４２から構成される。
【０００３】
入力バッファー１２，１４，１６及び１８には外部からチップイネーブル信号（ｃｈｉｐ ｅｎａｂｌｅ ｓｉｇｎａｌ）、ローアドレス信号（ｒｏｗ ａｄｄｒｅｓｓ ｓｉｇｎａｌｓ）、カラムアドレス信号（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｉｇｎａｌｓ）及び出力イネーブル信号（ｏｕｔｐｕｔ ｅｎａｂｌｅ ｓｉｇｎａｌ）が各々印加される。入力バッファー１２，１４，１６及び１８は入力された外部信号を内部信号ＣＥＰｉ、ＲＡＰｉ、ＣＡＰｉ及びＯＥｉとして各々出力する。ローアドレスバッファー１４及びカラムアドレスバッファー１６からのローアドレス信号ＲＡＰｉ及びカラムアドレス信号ＣＡＰｉは、ロープリデコーダー回路２６及びカラムプリデコーダー２８に各々印加される。プリデコーダー回路２６及び２８はローアドレス信号ＲＡＰｉ及びカラムアドレス信号ＣＡＰｉによりセルアレイ１０の特定メモリセルを選択する。
【０００４】
図１に図示されたように、入力バッファー１２，１４及び１６からのチップイネーブル信号ＣＥＰｉ、ローアドレス信号ＲＡＰｉ、カラムアドレス信号ＣＡＰｉはＡＴＤ回路３０内のショートパルス発生回路３４，３６及び３８に各々印加される。ショートパルス発生回路３４は、チップイネーブル信号の遷移が生じるとショートパルスを発生する。これと同じように、残りのショートパルス発生器３６及び３８各々も、少なくとも一つの入力アドレスの遷移が生じるとショートパルスを発生する。ショートパルス発生回路３４，３６及び３８の出力パルスはサメーター４０に印加される。サメーター４０はショートパルス発生回路３４，３６及び３８からのパルスを一つずつ縛って所定の幅を持つ一つのパルス信号ＳＭＯを発生する。読出制御回路４２は、サメーター４０からのパルス信号ＳＭＯに応答してプリチャージ制御信号（ｐｒｅｃｈａｒｇｅ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）（ＰＲＥ）及び感知増幅制御信号（ｓｅｎｓｅ ａｍｐ ｃｏｎ
ｔｒａｌ ｓｉｇｎａｌ）（ＳＡＣＳ）bar（以後図中では、ＳＡＳＣの上部に線を付した符号で示す。）を発生する。ビットラインのプリチャージ動作はプリチャージ制御信号ＰＲＥが所定の電圧レベルに維持される間に遂行される。
【０００５】
感知増幅器回路２２は，プリデコーダー回路２６及び２８により選択されたセルに貯蔵されたデータを感知し、増幅してデータラッチ回路２４に提供する。ラッチ回路２４のデータは出力インエーブル信号ＯＥｉに応答して動作するデータ出力バッファー回路３２を通じて外部に出力される。
【０００６】
図２は広く使用されているＮＯＲ型マスクＲＯＭ（“水平的な（ｌａｔｅｒａｌ）マスクＲＯＭ”とも言う）の一つのセルアレイブロックの等価回路図である。図２に図示されたようにこのＲＯＭの各セルアレイブロックでは、ビットラインが階層的に提供される。具体的に、ビットラインは基板上に規定（ｄｅｆｉｎｅ）された対応するカラムを従って各々伸張するメーンビットライン（ｍａｉｎ−ｂｉｔ ｌｉｎｅｓ）ＭＢＬ１，ＭＢＬ２，…，等とサブビットライン（ｓｕｂ−ｂｉｔ ｌｉｎｅｓ）ＳＢＬ１，ＳＢＬ２，…，等で構成される。各メーンビットラインは，アウミニウムＡｌ等からなる金属ビットライン（ｍｅｔａｌ ｂｉｔ ｌｉｎｅｓ）であり、各サブビットラインは拡散層（ｄｉｆｆｕｓｉｏｎ ｌａｙｅｒ）からなる拡散ビットライン（ｄｉｆｆｕｓｉｏｎ ｂｉｔ ｌｉｎｅ）である。一つのメーンビットラインには二つのサブビットラインが対応する。各セルアレイブロックで、サブビットラインは二つのグループ（ｇｒｏｕｐ）で区別される。グループ中の一つは奇数番（ｏｄｄ−ｎｕｍｂｅｒｅｄ）サブビットラインＳＢＬ１，ＳＢＬ３，…，等であり、他の一つは偶数番（ｅｖｅｎ−ｎｕｍｂｅｒｅｄ）サブビットラインＳＢＬ２，ＳＢＬ４，…，等である。
【０００７】
又、図２に図示されたＲＯＭの各セルアレイブロックでは、ＭＯＳＦＥＴからなるメモリセルＭｍｎ（ｍ＝１，２，…、ｉ：ｎ＝１，２，…、ｊ）がワードラインＷＬ１〜ＷＬｉを交差する複数のサブビットラインＳＢＬ１，ＳＢＬ２、…、等と関連して並列に連結される。具体的に、各メモリセルＭｍｎはカラム方向に伸張する対となった各サブビットラインＳＢＬ１及びＳＢＬ２，ＳＢＬ３，及びＳＢＬ４，…等とロー方向に伸張するワードラインＷＬ１〜ＷＬｉが交差することにより規定される各セル領域に配置される。各ロー上のメモリセルのゲートは、対応するワードラインに連結される。よく知られているように、マスクＲＯＭで、ＭＯＳＦＥＴからなるセル各々はデータ“０”のオフ−セル状態（ｏｆｆ−ｃｅｌｌ ｓｔａｔｅ）、すなわち、高いスレショルド電圧（要するに、５Ｖ）を持つ状態とデータ“１”のオン−セル状態（ｏｎ−ｃｅｌｌ ｓｔａｔｅ）すなわち、低いスレショルド電圧（要するに、０．５Ｖ）を持つ状態中のいずれかでプログラムされる。
【０００８】
そして、ストリング選択トランジスターＳＴ０，ＳＴ１，…等はサブビットライン中で、偶数番のサブビットラインＳＢＬ２，ＳＢＬ４，…、等各々の上側の端にソース端子が接続され、偶数番目のサブビットラインＳＢＬ２，ＳＢＬ４，…、等の間に提供される偶数番のメーンビットラインＭＢＬ２，ＭＢＬ４，…、等にドレーン端子が共通に接続され、それらのゲートがストリング選択ラインＳＳ０及びＳＳ１に交代に接続される。奇数番のサブビットラインＳＢＬ１，ＳＢＬ３，…、等各々の下側の端にドレーン端子が接続されるグラウンド選択トランジスターＧＴ０，ＧＴ１，…，等は奇数番のメーンビットラインＭＢＬ１，ＭＢＬ３，…，等にソース端子が共通に接続され、それらのゲートがグラウンド選択ラインＧＳ０及びＧＳ１に交代に接続される。ここで、トランジスターはｎＭＯＳＦＥＴからなっている。
【０００９】
図３はダミーセルの構成例を示す等価回路図である。図３を参照すると、ｎＭＯＳＦＥＴであるＴ１及びＴ４は図２のストリング選択トランジスター（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）に対応され、ｎＭＯＳＦＥＴであるＴ２，Ｔ５，及びＴ６は図２のメモリセルに対応され、ラインＬ１及びＬ２の抵抗成分は図２のサブビットライン（ｓｕｂ−ｂｉｔ ｌｉｎｅ）の抵抗成分に対応され、そして、ｎＭＯＳＦＥＴであるＴ３及びＴ７は図２のグラウンド選択トランジスター（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）に対応される。ダイセルはデータ‘１’が貯蔵されたメモリセルとデータ‘０’が貯蔵されたメモリセルを通じて流れる電流量の折半に該当する電流が流れるように形成され、データ読出動作する時の感知増幅器回路２２の基準電位（ｒｅｆｅｒｅｎｃｅ ｐｏｔｅｎｔｉａｌ）を提供する。ダミーセルは図面に図示された方法と別に設計されることができるのはこの分野の通常的知識を持った人々によく知られている事実である。
【００１０】
図４は従来のデータ読出パスによる半導体読出専用メモリ装置の構成を示す流れ図である。
【００１１】
図４を参照すると、アドレス信号（図示せず）によりアドレシングされたメーンセルアレイ１０内のメモリセルに貯蔵されたデータは、ビットラインスイッチ回路４６及びデータライン選択回路４８から構成されたカラムパス回路２０を介して感知増幅器回路２２の感知ライン（ｓｅｎｓｅ ｌｉｎｅ）、ＳＬに伝達される。感知増幅器回路２２の基準ラインＲＬは、ダミーセルに接続されている。ビットラインスイッチ回路４６の詳細回路が図５に図示されている。
【００１２】
図５を参照すると、ビットラインスイッチ回路４６は選択信号ＹＡ０〜ＹＡｑに応答してメーンビットラインとデータラインを電気的に接続させる。ビットラインスイッチ回路４６はメーンビットラインＭＢＬｋ（ｋ＝０，１，…，ｚ）中、所定の数を一つのスイッチブロックで分割して選択信号ＹＡ０〜ＹＡｑにより独立的に制御されるようになっている。例えば、選択信号ＹＡ０がハイレベルに印加される時、選択信号ＹＡ０に該当するスイッチブロック４６ａだけが活性化され、残りのスイッチブロックは非活性化される。ここで、所定の数はデータ出力構造により可変される。例えば、メモリ装置が８ビットデータ出力構造である場合、８つのメーンビットラインが一つのブロックで構成され、それが１６ビットデータ出力構造である場合、１６個のメーンビットラインが一つのブロックで構成される。図５には８ビットデータ出力構造を一例として図示している。従って、データラインＤＬ１，ＤＬ２，…，ＤＬ８の数も各ブロック内の８つのメーンビットラインの数と同一に配列される。各スイッチブロック４６ａ，…，４６ｂは、ｎＭＯＳＦＥＴであるＳＷＴｑ０〜ＳＷＴｑ７が提供され、ｎＭＯＳＦＥＴであるＳＷＴｑ０，ＳＷＴｑ１，…，ＳＷＴｑ７（ｑは０あるいはそれより大きな定数）は該当するメーンビットラインとデータラインＤＬ１，ＤＬ２，…，ＤＬ８の間に各々電流通路が形成され、それらのゲートが該当する選択ラインＹＡ０〜ＹＡｑに共通に接続される。
図６は従来技術による図４のデータライン選択回路を示す回路図である。
【００１３】
図６に図示されたように、データライン選択回路４８は任意の選択信号により選択される図５のスイッチブロックを通じてメーンビットラインに対応するデータラインＤＬ１〜ＤＬ８中、選択されるメモリセルに該当するデータラインを感知増幅器回路２２に接続させ、それに隣接したデータラインを設置させ、余りの非選択されたデータラインを所定のバイアスラインＬ３に連結させるためのことである。より具体的に説明すると、データライン選択回路４８は選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３に応答して選択されたメーンビットラインに接続されるデータラインＤＬ１，ＤＬ２，…，ＤＬ８のうち、偶数番のデータラインＤＬ２，ＤＬ４，ＤＬ６，及びＤＬ８から一つを選択して感知増幅器回路２２の感知ラインＳＬに接続させるための第１選択器４８ａと、奇数番のデータラインＤＬ１，ＤＬ３，ＤＬ５，及びＤＬ７から一つを選択して接地させるための第２選択器４８ｂを含む。ここで、選択信号は図１のカラムプリデコーダー２８の出力である。
【００１４】
第１選択器４８ａは偶数番目のデータラインＤＬ２，ＤＬ４，ＤＬ６，及びＤＬ８各々に対応するインバーターＩＶ１，ＩＶ２，ＩＶ３、及びＩＶ４と各双のｎＭＯＳＦＥＴであるＴ８及びＴ９，Ｔ１０及びＴ１１，Ｔ１２及びＴ１３，そしてＴ１４及びＴ１５から構成される。対となった各ｎＭＯＳＦＥＴであるＴ８及びＴ９，Ｔ１０及びＴ１１，Ｔ１２及びＴ１３、そして、Ｔ１４及びＴ１５は該当するデータラインＤＬ２，ＤＬ４，ＤＬ６、及びＤＬ８とバイアスラインＬ３の間に、また該当するデータラインＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８と感知増幅器回路２２の感知ラインＳＬの間に各々電流通路が形成される。そして、感知増幅器回路２２の方に接続されたｎＭＯＳＦＥＴであるＴ８，Ｔ１０，Ｔ１２，及びＴ１４のゲートは、各々該当する選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３が印加され、バイアスラインＬ３側に接続されたｎＭＯＳＦＥＴであるＴ９，Ｔ１１，Ｔ１３及びＴ１５のゲートには、各々対応するインバーターＩＶ１，ＩＶ２，ＩＶ３，そしてＩＶ４を通じて該当する選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３が印加される。
【００１５】
第２選択器４８ｂは、奇数番目のデータラインＤＬ１，ＤＬ３，ＤＬ５，及びＤＬ７各々に対応するインバーターＩＶ５，ＩＶ６，ＩＶ７，ＩＶ８と対となった各ｎＭＯＳＦＥＴであるＴ１６及びＴ１７，Ｔ１８及びＴ１９，Ｔ２０及びＴ２１，そして、Ｔ２２及びＴ２３から構成される。対となった各ｎＭＯＳＦＥＴであるＴ１６及びＴ１７，Ｔ１８及びＴ１９，Ｔ２０及びＴ２１，そして、Ｔ２２及びＴ２３は、該当するデータラインＤＬ１，ＤＬ３，ＤＬ５，及びＤＬ７とバイアスラインＬ３の間に、そして、該当するデータラインＤＬ１，ＤＬ３，ＤＬ５，及びＤＬ７と接地の間に各々電流通路が形成される。そして、感知増幅器回路２２の方に接続されたｎＭＯＳＦＥＴであるＴ１６，Ｔ１８，Ｔ２０及びＴ２２のゲートは、各々該当する選択信号ＧＤＬＳ０，ＧＤＬＳ１，ＧＤＬＳ２，及びＧＤＬＳ３が印加され、バイアスラインＬ３方に接続されたｎＭＯＳＦＥＴであるＴ１７，Ｔ１９，Ｔ２１，及びＴ２３のゲートは各々対応するインバーターＩＶ５，ＩＶ６，ＩＶ７及びＩＶ８を通じて該当する選択信号ＧＤＬＳ０，ＧＤＬＳ１，ＧＤＬＳ２及びＧＤＬＳ３が印加される。
【００１６】
前記した回路構成を持つデータライン選択回路４８の第１選択器４８ａに印加される選択信号ＤＬＳ０〜ＤＬＳ３中、信号ＤＬＳ０がハイレベルになり、残りの選択信号ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３がローレベルになる場合には、ｎＭＯＳＦＥＴであるＴ８，Ｔ１１，Ｔ１３，Ｔ１５がターンオンされ、ｎＭＯＳＦＥＴであるＴ９，Ｔ１０，Ｔ１２，Ｔ１４がターンオフされるので、データラインＤＬ２は、感知増幅器回路２２の感知ラインＳＬに接続され、データラインＤＬ４，ＤＬ６，そしてＤＬ８はバイアスラインＬ３に接続される。そして、第２選択器４８ｂに印加される選択信号ＧＤＬＳ０〜ＧＤＬＳ３のうち、信号ＧＤＬＳ０がローレベルになり、残りの選択信号ＧＤＬＳ１、ＧＤＬＳ２、及びＧＤＬＳ３がハイレベルになる時、ｎＭＯＳＦＥＴであるＴ１７，Ｔ１８，Ｔ２０、及びＴ２２がターンオンされ、ｎＭＯＳＦＥＴであるＴ１６，Ｔ１９，Ｔ２１，及びＴ２３がターンオフされるので、データラインＤＬ１は接地され、余りのデータラインＤＬ３，ＤＬ５，ＤＬ７はバイアスラインＬ３に接続される。
【００１７】
図７には感知増幅器回路を示す回路図が図示されている。図７を参照すると、感知増幅器回路２２は、図６のデータライン選択回路４８により選択されるデータラインが、すなわち、感知ラインＳＬと、よく知られているダミーセル（ｄｕｍｍｙ ｃｅｌｌ）（図３参照）からのデータセンシングに必要な基準電圧（ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ）を受け入れるためのダミーデータライン（ｄｕｍｍｙ ｄａｔａ ｌｉｎｅ）あるいは基準ラインＤＤＬ，ビットラインプリチャージ時間の間に対応するメーンビットラインをプリチャージするための第１プリチャージ回路５２，プリチャージ時間の間に対応するダミービットラインをプリチャージするための第２プリチャージ回路５４，電流ミラー型差動増幅器（ｃｕｒｒｅｎｔｍｉｒｒｏｒ ｔｙｐｅ ｄｉｆｆｅｒｅｎｔｉａｌ ａｍｐｌｉｆｉｅｒ）５６，そして、第１及び第２バイアス回路５８及び６０を含んでいる。
【００１８】
プリチャージ回路５２は４つのｎＭＯＳＦＥＴであるＴ３０，Ｔ３２，Ｔ３３，及びＴ３４と２つのｐＭＯＳＦＥＴであるＴ２９及びＴ３１から構成される。ｎＭＯＳＦＥＴのＴ３０の電流通路は、電源と差動増幅器５６の入力ノードＮ１の間に連結され、それのゲートはＡＴＤ回路（図１の３０参照）からのプリチャージ制御信号ＰＲＥに連結される。ｐＭＯＳＦＥＴのＴ２９の電流通路は、電源とノードＮ１の間に連結され、それのゲートもノードＮ１に連結される。ｎＭＯＳＦＥＴのＴ３３のドレーンソースチャンネルすなわち、電流通路は差動増幅器５６の一つの入力ノードＮ１と感知ラインＳＬの間に連結される。ｎＭＯＳＦＥＴのＴ３４の電流通路はｎＭＯＳＦＥＴのＴ３３のゲートとグラウンドの間に連結され、それのゲートは感知ラインＳＬに連結される。ｎＭＯＳＦＥＴのＴ３２の電流通路はｎＭＯＳＦＥＴのＴ３３のゲートとグラウンドの間に連結され、それのゲートはＡＴＤ回路（図１の３０参照）からのセンスアンプ制御信号ＳＡＣＳの相補信号（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｓｉｇｎａｌ）（ＳＡＳＣ）barに連結される。ｐＭＯＳＦＥＴのＴ３１の電流通路は電源（ｐｏｗｅｒ ｓｕｐｐｌｙ）とｎＭＯＳＦＥＴのＴ３３のゲートの間に連結され、それのゲートは信号（ＳＡＳＣ）barに連結される。このプリチャージ回路５２で、ＦＥＴのＴ２９及びＴ３０はビットラインプリチャージ時間の間にメーンビットラインに一定なプリチャージ電流を供給（ｄｅｌｉｖｅｒ）する電流源（ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）として作用し、ＦＥＴのＴ３１〜Ｔ３３は感知ラインＳＬすなわち、対応するメーン及びサブビットラインの電圧レベルがｎＭＯＳＦＥＴのＴ３４のスレショルドレベルと同一になるようにする。
【００１９】
プリチャージ回路５４も４つのｎＭＯＳＦＥＴであるＴ３５，Ｔ３８，Ｔ３９及びＴ４０と２つのｐＭＯＳＦＥＴであるＴ３６及びＴ３７から構成される。図示されたように、この回路５４のＦＥＴ中で、差動増幅器５６の他の入力ノードＮ２と対応するダミーデータラインＤ、すなわち、基準ラインＲＬの間に連結される電流通路を持つｎＭＯＳＦＥＴのＴ４０と基準ラインＲＬに連結されるゲートを持つｎＭＯＳＦＥＴのＴ３９を除いた余りのＦＥＴは回路５６の対応するＦＥＴと同一な構成を持つ。このプリチャージ回路５４で、ＦＥＴであるＴ３５及びＴ３６もビットラインプリチャージ時間の間に対応するメーンビットラインに一定なプリチャージ電流を供給する電流源として作用し、ＦＥＴであるＴ３７〜Ｔ４０は基準ラインＲＬの電圧レベルがｎＭＯＳＦＥＴのＴ３９のスレショルドレベルと同一になるようにする。
【００２０】
差動増幅器５６は電源に接続される一対のｐＭＯＳＦＥＴであるＴ２４及びＴ２５、ＦＥＴであるＴ２４及びＴ２５に各々連結されるｎＭＯＳＦＥＴであるＴ２６及びＴ２７、そして、ＦＥＴであるＴ２６及びＴ２７の接続点（ｃｏｎｔａｃｔ）と接地の間に連結されるｎＭＯＳＦＥＴのＴ２８で構成される。ＦＥＴであるＴ２６及びＴ２７各々は同一な特性を持つ。ＦＥＴであるＴ２６及びＴ２７のゲートはデータ感知区間の間にＦＥＴであるＴ４０及びＴ３３を通じて基準ラインＤＤＬ及びデータラインＤＬに各々連結され、ＦＥＴのＴ２８のゲートはセンスアンプ制御信号ＳＡＣＳに連結される。
【００２１】
第１バイアス回路５８は２つのｎＭＯＳＦＥＴであるＴ４１及びＴ４３とｐＭＯＳＦＥＴのＴ４２から構成される。ＦＥＴのＴ４１は電源とノードＮ３にそれの電流通路が形成され、それのゲートにプリチャージ制御信号ＰＲＥが印加される。ゲートとドレーンが相互接続されたｐＭＯＳＦＥＴのＴ４２はそれのソースに電源が印加されるにより、それのゲートがノードＮ３に接続される。第１プリチャージ回路５２のｎＭＯＳＦＥＴのＴ３４のドレーンにゲートが接続されたＦＥＴのＴ４３は、ノードＮ３と図６のデータライン選択回路４８のバイアスラインＬ３の間に電流通路が形成される。
【００２２】
第２バイアス回路６０も２つのｎＭＯＳＦＥＴであるＴ４４及びＴ４６とｐＭＯＳＦＥＴのＴ４５から構成される。ＦＥＴのＴ４４は電源が印加されるドレーンとノードＮ４に接続されるソースとプリチャージ制御信号ＰＲＥが印加されるゲートを持つ。ゲートとドレーンが相互接続され、その上、ゲートがノードＮ４に接続されたｐＭＯＳＦＥＴのＴ４５は、そのソースに電源が印加される。第２プリチャージ回路５６のｎＭＯＳＦＥＴのＴ３９のドレーンにゲートが接続されたＦＥＴのＴ４６は、ノードＮ４と図６のデータライン選択回路４８のバイアスラインＬ３の間に電流通路を形成する。
【００２３】
上述した回路構成を持つ半導体読出専用メモリ装置は、アドレス信号によりアドレシングされるメモリセルのデータに貯蔵されたデータを感知するために、一つの感知増幅器回路に正しく一つのダミーデータライン、すなわち、基準ラインＲＬが提供されなければならない。一般的に、半導体読出専用メモリ装置において、データ出力構造により×８モード、×１６モード、×３２モード、そして、ページ読出モード等、各機能に従って、感知増幅器回路の数が決定される。従って、感知増幅器回路の数が増加することにより、このために必要なダミーデータラインの数が増加するようになる。結局、従来の問題点はダミーデータラインのためにセルアレイ面積が増加することである。
【００２４】
【発明が解決しようとする課題】
従って、本発明の目的は高集積可能な半導体読出専用メモリ装置を提供することである。
【００２５】
【課題を解決するための手段】
上述したような目的を達成するための本発明の一つの特徴によると、ロー方向に伸張する第１及び第２ビットラインが階層的な構造で形成され、情報ビットを貯蔵するためのメモリセルが第１ビットライン中、隣接した二つのラインの間に接続され、そして、第２ビットラインが第１ビットライン上に配列されるメーンセルアレイと、メモリセルに貯蔵される情報ビットの読出動作する時、基準電位を提供するためのダミーセルのダミーセルアレイと、データラインとアドレス信号をデコーディングして第１、第２、第３、そして、第４選択信号を出力するデコーディング手段と、アドレス信号によりアドレシングされるメモリセルの情報ビットを感知するための感知増幅手段及び、選択信号に応答してデータライン中一つを第２ビットラインを通じてダミーセルアレイを感知増幅手段に接続させるためのスイッチ手段を含む。
【００２６】
この実施例において、スイッチ手段は、第２ビットライン中、第１選択信号により選択される第２ビットラインとデータラインを各々電気的に連結させるための第１選択手段と、第２選択信号に応答して、選択された第２ビットライン各々に接続されたデータラインの奇数番目データライン中、一つのデータラインを接地させるための第２選択手段と、第３選択信号に応答して、データラインの偶数番目ライン中、接地されたデータラインに関連された一つの隣接した偶数番目データラインを選択するための第３選択手段と、第３選択信号に応答して非選択された偶数番目データライン中、一つを選択するための第４選択手段と、第４選択信号に応答して第４選択手段により選択されたデータラインに接続される第２ビットラインとダミーセルアレイの該当するダミーセルを電気的に連結させるための第５選択手段を含む。
【００２７】
この実施例において、第１選択手段は第２ビットラインの一段に各々接続される第１スイッチを含み、第１スイッチ中、第１選択信号により選択された第２ビットラインに該当する第１スイッチが同時に活性化される。
【００２８】
この実施例において、第５選択手段は第２ビットラインの他段に各々接続される第２スイッチを含み、第２スイッチ中、第４選択手段により選択された偶数番目第２ビットラインに関連されたそれだけが活性化され、余りの偶数番目第２ビットラインに関連されたそれらが非活性化される。
【００２９】
この実施例において、選択された第２ビットラインに該当する第１スイッチ対第２スイッチの比は２対１である。
【００３０】
この実施例において、スイッチはｎＭＯＳＦＥＴを含む。
【００３１】
本発明の他の特徴によると、ロー方向に伸張する第１及び第２ビットラインが階層的な構造で形成され、情報ビットを貯蔵するためのメモリセルが第１ビットライン中、隣接した二つのラインの間に接続され、第２ビットラインが第１ビットライン上に配列されるメーンセルアレイと、メモリセルに貯蔵される情報ビットの読出動作する時、基準電位を提供するためのダミーセルのダミーセルアレイと、データラインと、アドレス信号の遷移を検出して読出動作する時、要求される制御信号を発生するアドレス遷移検出回路を含む半導体読出専用メモリ装置において、アドレス信号をデコーディングしてアレイのローを選択するための第１、第２及び第３選択信号を発生する第１デコーディング手段と、第２ビットライン中、第１選択信号により選択される第２ビットラインとデータラインを各々電気的に連結させるための第１選択手段と、第２及び第３選択信号に応答して、選択された第２ビットライン各々に接続されたデータラインの奇数番目データライン中、一つのデータラインを接地させ、データラインの偶数番目データライン中、接地されたデータラインに関連された一つの隣接した偶数番目データラインを選択すると共に非選択された偶数番目データライン中、一つを選択するための第２選択手段と、アドレス信号をデコーディングして第４選択信号を発生する第２デコーディング手段と、第４選択信号に応答して第２選択手段により選択されたデータラインに接続される第２ビットラインにダミーセルアレイの該当するダミーセルを電気的に連結させるための第３選択手段及び、制御信号に応答して第２選択手段により選択された二つのデータラインの間の電位差を検出し、検出された電位差に該当する情報ビットを出力する感知増幅手段を含むことを特徴とする。
【００３２】
この実施例において、第１選択手段は第２ビットラインの一段に各々接続される第１スイッチを含むが、第１スイッチ中、第１選択信号により選択された第２ビットラインに該当する第１スイッチが同時に活性化されることを特徴とする。
【００３３】
この実施例において、第３選択手段は第２ビットラインの他段に各々接続される第２スイッチを含むが、第２スイッチ中、第４選択手段により選択された偶数番目第２ビットラインに関連されたそれだけが活性化され、余りの偶数番目第２ビットラインに関連されたそれらが非活性化されることを特徴とする。
【００３４】
本発明の他の特徴によると、ロー方向に伸張する第１及び第２ビットラインが階層的な構造で形成され、情報ビットを貯蔵するためのメモリセルが第１ビットライン中、隣接した二つのラインの間に接続され、第２ビットラインが第１ビットライン上に配列されるメーンセルアレイと、メモリセルに貯蔵される情報ビットの読出動作する時、基準電位を提供するためのダミーセルのダミーセルアレイと、データラインと、アドレス信号の遷移を検出して読出動作する時、要求される制御信号を発生するアドレス遷移検出手段と、アドレス信号をデコーディングしてアレイのローを選択するための第１、第２及び第３選択信号を発生する第１デコーディング手段と、第２ビットライン中、第１選択信号により選択される第２ビットラインとデータラインを各々電気的に連結させるための第１選択手段と、第２選択信号に応答して、選択された第２ビットライン各々に接続されたデータラインの奇数番目データライン中、一つのデータラインを接地させるための第２選択手段と、第３選択信号に応答して、データラインの偶数番目データライン中、接地されたデータラインに関連された一つの隣接した偶数番目データラインを選択するための第３選択手段と、第３選択信号に応答して、非選択された偶数番目データライン中、一つを選択するための第４選択手段と、アドレス信号をデコーディングして第４選択信号を発生する第２デコーディング手段と、第４選択信号に応答して第４選択手段により選択されたデータラインに接続される第２ビットラインにダミーセルアレイの該当するダミーセルを電気的に連結させるための第５選択手段及び、制御信号に応答して第３選択手段と第４選択手段により選択された二つのデータラインの間の電位差を検出し、検出された電位差に該当する情報ビットを出力する感知増幅手段を含む。
【００３５】
この実施例において、第１選択手段は第２ビットラインの一段に各々接続される第１スイッチを含む。
【００３６】
この実施例において、第１スイッチ中、第１選択信号により選択された第２ビットラインに該当する第１スイッチが同時に活性化される。
【００３７】
この実施例において、第５選択手段は第２ビットラインの他段に各々接続される第２スイッチを含む。
【００３８】
この実施例において、第２スイッチ中、第４選択手段により選択された偶数番目第２ビットラインに関連されたそれだけが活性化され、余りの偶数番目第２ビットラインに関連されたそれらが非活性化される。
【００３９】
このような装置により、感知増幅器回路に提供されなければならないダミーデータラインを別度にアレイ領域に配列されなく、メーンセルアレイのメーンビットラインを利用してダミーセルを感知増幅器回路の基準ラインに接続させることができる。
【００４０】
【発明の実施の形態】
以下、本発明の実施例による参照図面の図８ないし図１２を用いて詳細に説明する。
【００４１】
図８ないし図１０を参照すると、本発明の新規な半導体読出専用メモリ装置は、感知増幅器回路２２の基準ライン（ｒｅｆｅｒｅｎｃｅ ｌｉｎｅ、ＲＬ）として提供されるダミービットラインＤＢＬ、すなわち、ダミーデータラインＤＤＬをセルアレイ領域に別途有さず、メーンセルアレイ１０のメーンビットラインを通じてダミーセルを感知増幅器回路２２の基準ラインに接続させるためのスイッチ回路１１１が提供されている。すなわち、スイッチ回路１１１はビットラインスイッチ回路４６のスイッチブロックの４６ａ、…、４６ｂ中、選択されるスイッチブロックのメーンビットライン中、データセンシングする際に要求される二つのメーンビットラインを除いた余りのメーンビットライン中、一つをダミーデータラインに使用できるようにするのである。これで、たとえデータ出力構造により感知増幅器回路の数が増加しても、メーンビットラインを通じてダミーセルを感知増幅器回路の基準ラインに連結させることができるので、別途のダミーデータラインが要らない。従って、高集積可能な半導体読出専用メモリ装置を具現することができる。
【００４２】
図８には、本発明の好ましい実施例による半導体読出専用メモリ装置の構成を示すブロック図が図示されている。
【００４３】
本発明による半導体読出専用メモリ装置のアドレスバッファーである１２，１４，１６及び１８、メーンセルアレイ１０、感知増幅器回路２２、データラッチ２４、第１デコーダー回路（すなわち、ロープリデコーダー）２８、データ出力バッファー３２、ダミーセルアレイ４４、第１ビットラインスイッチ回路４６は、図１のそれらと同一なので、ここではそれらに対する説明を省略する。図８に図示されたように、第２スイッチ回路１１１は、第２デコーダー１３０からの選択信号ＹＤｘに応答してメーンビットラインＭＢＬｚの偶数番目のＭＢＬ２ｋ（ｋは１あるいはそれより大きな定数）の中から、一つを選択し、該当するダミーセルを選択されたメーンビットラインと第１スイッチ回路２０を通じて感知増幅器回路２２に接続させる。これに関連された詳細回路図が図９に図示されている。
【００４４】
図９を参照すると、第１ビットラインスイッチ回路４６は、図５のそれらと同一な構成を持つので、それに対した説明は図５を参照する。ここで、図５の構成要素と同一な機能を持つ図９の構成要素に対して同一な参照番号を併記する。第２ビットラインスイッチ回路１１１は、メーンセルアレイ１０のメーンビットラインＭＢＬ０〜ＭＢＬｚのうち、偶数番目のそれらＭＢＬ２ｋ（ｋは１又はそれより大きな定数）に各々ソースが接続され、ドレーンがダミーセルアレイ４４に接続されるｎＭＯＳＦＥＴのＤＳＷＴ０〜ＤＳＷＴｘを含む。ＦＥＴのＤＳＷＴ０〜ＤＳＷＴｘのゲートは、該当する選択信号であるＹＤ０〜ＹＤｘが各々印加される。すなわち、第１ビットラインスイッチ回路４６の任意のスイッチブロック（例えば、メーンビットラインＭＢＬ１〜ＭＢＬ８に関連されたスイッチブロック４６ａ）が選択される場合、メーンビットラインＭＢＬ１が接地され、それに隣接したメーンビットラインＭＢＬ２が感知増幅器回路２２の感知ラインＳＬに接続されると仮定する。このような条件下で、選択されるスイッチブロック４６ａの非選択されたメーンビットラインＭＢＬ３〜ＭＢＬ８中、偶数番目それらのＭＢＬ４，ＭＢＬ６，及びＭＢＬ８に該当する第２ビットラインスイッチ回路１１１のｎＭＯＳＦＥＴであるＤＳＷＴ１，ＤＳＷＴ２，及びＤＳＷＴ３中の一つ（例えば、ＤＳＷＴ２）が第２デコーダー回路１３０からの選択信号（例えば、ＹＤ２）によりターンオンされる。これで、ターンオンされたｎＭＯＳＦＥＴ（ＤＳＷＴ２）を通じてダミーセルに接続されるメーンビットラインが感知増幅器回路２２の基準ラインＲＬに提供される。
【００４５】
図１０には本発明の好ましい実施例によるデータライン選択回路を示す回路図が図示されている。
【００４６】
図１０を参照すると、本発明によるデータライン選択回路１２０は、任意の選択信号（例えば、ＹＡ０）により選択される図９のスイッチブロック（例えば、４６ａ）のメーンビットラインＭＢＬ１〜ＭＢＬ８に対応するデータラインＤＬ１〜ＤＬ８の偶数番目データラインＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８中、選択されるメモリセルに該当するデータライン（例えば、ＤＬ２）を感知増幅器回路２２の感知ラインＳＬに接続させ、それに隣接したデータライン（例えば、ＤＬ１）を接地させると共に、偶数番目のデータラインＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８中、選択されたラインＤＬ２を除いた余りの偶数番目のそれらＤＬ４，ＤＬ６及びＤＬ８から一つを感知増幅器回路２２の基準ラインＲＬに提供するためのことである。
【００４７】
より具体的に説明すると、データライン選択回路１２０は、選択信号であるＤＬＳ０，ＤＬＳ１，ＤＬＳ２及びＤＬＳ３に応答して選択されたメーンビットラインに接続されるデータラインのＤＬ１〜ＤＬ８中、偶数番目のデータラインＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８中、一つを選択して感知増幅器回路２２の感知ラインＳＬに接続させるための第１選択器１２１と、選択信号のＧＤＬＳ０，ＧＤＬＳ１，ＧＤＬＳ２及びＧＤＬＳ３に応答して奇数番目のデータラインであるＤＬ１，ＤＬ３，ＤＬ５及びＤＬ７から一つを選択して接地させるための第２選択器１２２と、選択信号であるＤＬＳ０，ＤＬＳ１，ＤＬＳ２及びＤＬＳ３に応答して偶数番目のデータラインのＤＬ２，ＤＬ４，ＤＬ６及びＤＬ８中、第１選択器１２１により選択されたことを除いた余りのライン中、一つを選択して感知増幅器回路２２の基準ラインＲＬに接続させるための第３選択器１２３とを含む。
【００４８】
インバーターＩＶ９、ＩＶ１０，ＩＶ１１，ＩＶ１２と対となる各ｎＭＯＳＦＥＴのＴ４８及びＴ４９、Ｔ５０及びＴ５１，Ｔ５２及びＴ５３，そして、Ｔ５４及びＴ５５から構成された第１選択器１２１と、インバーターＩＶ１３，ＩＶ１４，ＩＶ１５及びＩＶ１６と対となる各ｎＭＯＳＦＥＴであるＴ５６及びＴ５７，Ｔ５８及びＴ５９、Ｔ６０及びＴ６１，そして、Ｔ６２及びＴ６３から構成された第２選択器１２２は、図６のそれらと同一な方法で接続される。従って、説明が重複しないように、ここではそれらに対しての説明は省略する。
【００４９】
再び、図１０を参照すると、第３選択器１２３は第１選択器１２１と同一な構成と同一な選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３が印加されるが、それらに各々対応する偶数番目のデータラインがＤＬ６，ＤＬ２，ＤＬ８及びＤＬ４の順番に配列されることが第１選択器１２１とは異なっている。すなわち、第１選択器１２１により選択される偶数番目のデータラインを除いた残りのデータライン中、一つが選択されるように配列される。本発明の好ましい実施例の場合、選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２及びＤＬＳ３に各々対応するデータラインＤＬ６，ＤＬ２，ＤＬ８及びＤＬ４の順番に配列されるが、第３選択器１２３のデータラインを配列する方法として異なった方法を用いることができることはこの分野の通常的な知識を持つ人々に自明であろう。
【００５０】
前記した回路構成を持つデータライン選択回路１２０の第１選択器１２１に印加される選択信号中、信号ＤＬＳ０がハイレベルになり、残りの選択信号ＤＬＳ１，ＤＬＳ２，及びＤＬＳ３がローレベルになる際には、ｎＭＯＳＦＥＴであるＴ４８，Ｔ５１，Ｔ５３，Ｔ５５がターンオンされ、ｎＭＯＳＦＥＴであるＴ４９，Ｔ５０，Ｔ５２，Ｔ５４がターンオフされるので、データラインＤＬ２が感知増幅器回路２２の感知ラインＳＬに接続され、データラインＤＬ４，ＤＬ６、そして、ＤＬ８はバイアスラインＬ３に接続される。そして、第２選択器１２２に印加される選択信号中、信号ＧＤＬＳ０がローレベルになり、余りの選択信号ＧＤＬＳ１，ＧＤＬＳ２及びＧＤＬＳ３がハイレベルになる時、ｎＭＯＳＦＥＴであるＴ５７，Ｔ５８，Ｔ６０及びＴ６２がターンオンされ、ｎＭＯＳＦＥＴであるＴ５６，Ｔ５９，Ｔ６１，Ｔ６３がターンオフされるので、データラインＤＬ１は接地され、余りのデータラインＤＬ３，ＤＬ５，ＤＬ７はバイアスラインＬ３に接続される。これと同時に、第１選択器１２１に印加された選択信号中、信号ＤＬＳ０がハイレベルであるので、第３選択器１２３のｎＭＯＳＦＥＴのＴ７０がターンオンされ、データラインＤＬ６はＦＥＴのＴ７０を通じて感知増幅器回路２２の基準ラインＲＬに接続される。
【００５１】
図１１には本発明の好ましい実施例による第２ビットラインスイッチ回路１１１のｎＭＯＳＦＥＴ中、一つを選択するためのデコーダーを示す回路図が図示されている。図１１に図示されたように、デコーター１３０はアドレス中、任意のアドレスをデコーディングするためのナンドゲートＧ１〜Ｇ４と並列接続されたナンドゲートであるＧ１〜Ｇ４の出力を反転させるためのインバーターＩＶ２０〜ＩＶ２３を含む。ここで、デコーダー１３０の回路構成が別に構成されることができることはこの分野の知識を持つ人々に自明である。
【００５２】
図１２は本発明の読出動作による制御信号のタイミングを示す図面である。本発明の動作が関連された図面に依拠して以下説明される。図３のメモリセルアレイ１０のメモリセルＭ１３に貯蔵されたデータの読出動作が一例として説明される。
【００５３】
図１２を参照すると、外部から印加されるアドレス信号が遷移されると、アドレス遷移検出回路３０からプリチャージ制御回路ＰＲＥ及びセンスアンプ制御信号ＳＡＣＳ及び（ＳＡＳＣ）barが発生される。図１２に図示されたように、信号ＰＲＥ及びＳＡＣＳはハイレベルになり、信号（ＳＡＳＣ）barはローレベルになる。信号であるＰＲＥ、ＳＡＣＳ及び（ＳＡＳＣ）barにより感知増幅器回路２２の第１及び第２プリチャージ回路５２及び５４を通じてプリチャージ動作が遂行される。
【００５４】
続いて、ロープリデコーダー回路２６からの選択信号ＳＳ１及びＢＳ１に各々制御されるメーンセルアレイ１０のｎＭＯＳＦＥＴＳＴ１，ＳＴ３，…、等とＧＴ１，ＧＴ３，…、等がターンオンされ、選択されたワードラインＷＬ０に接続されたメモリセルＭ１ｍが活性化される。そして、アドレス信号が印加されるカラムプリデコーダー回路２８から選択信号ＹＡ０〜ＹＡｑ中、信号ＹＡ０がハイレベルにトグルされるにより、第１ビットラインスイッチ回路４６のスイッチブロック４６ａ、…、４６ｂ中、ブロック４６ａのｎＭＯＳＦＥＴであるＳＷＴ００〜ＳＷＴ１７がターンオンされる。その結果、メーンビットラインＭＢＬ１〜ＭＢＬ８は該当するデータラインＤＬ１〜ＤＬ８に接続される。
【００５５】
共に、図１２に図示されるように、第１選択器１２１に印加される選択信号ＤＬＳ０，ＤＬＳ１，ＤＬＳ２及びＤＬＳ３中、信号ＤＬＳ０がハイレベルに遷移されるにより、第１選択器１２１のｎＭＯＳＦＥＴのＴ４８がターンオンされ、データラインＤＬ２が感知増幅器回路２２の一つの入力端子、すなわち、感知ラインＳＬに接続される。又、第２選択器１２２に印加される選択信号ＧＤＬＳ０，ＧＤＬＳ１，ＧＤＬＳ２及びＧＤＬＳ３中、信号ＧＤＬＳ０がローレベルに遷移されるにより、インバーターＩＶ１３を通じてｎＭＯＳＦＥＴのＴ５７がターンオンされ、その結果データラインＤＬ１が接地される。
【００５６】
これと同時に、選択信号ＤＬＳＳ０がハイレベルに遷移されるので、第３選択器１２３のｎＭＯＳＦＥＴのＴ７０がターンオンされ、データラインＤＬ６が感知増幅器回路２２の他の入力端子、すなわち、基準ラインＲＬに接続される。ここで、アドレス信号が印加される第２デコーダー回路１３０から選択信号ＹＤ０〜ＹＤｑ中、信号ＹＤ２がハイレベルにトグルされるにより第２ビットラインスイッチ回路１１１のｎＭＯＳＦＥＴのＤＳＷＴ２がターンオンされる。その結果、第３選択器１２３により選択されたデータラインＤＬ６に関連されたメーンビットラインＭＢＬ６が対応するダミーセルに接続される。
【００５７】
これで、選択されたメモリセルＭ１３を通じて流れる電流の量がビットラインＭＢＬ６が接続されたダミーセルを通じて流れる電流の量より大きな場合には、感知増幅器回路２２は選択されたメモリセルＭ１３をデータ‘１’が貯蔵されているオン−セル（ＯＮ ｃｅｌｌ）に判別する。反面、選択されたメモリセルＭ１３を通じて流れる電流の量がビットラインＭＢＬ６に接続されたダミーセルを通じて流れる電流の量より少ない場合、感知増幅器回路２２は選択されたメモリセルＭ１３をデータ‘０’が貯蔵されているオフセル（ＯＦＦ ｃｅｌｌ）に判別する。
【００５８】
上述した本発明の読出動作で、感知増幅器回路２２の基準ラインとして提供されるダミーデータライン、すなわち、ダミーセルが接続されたダミービットラインを別途にアレイ領域に配列しないで、メーンセルアレイのメーンビットラインの非選択されたメーンビットラインのうちの一つをそれで使用するように半導体読出専用メモリ装置を具現することができる。結局、データ出力構造により感知増幅器回路の数が増加しても、メーンビットラインをダミービットラインに使用する本発明の半導体読出専用メモリ装置のアレイ面積は増加しない。従って、高い集積図を持つ半導体読出専用メモリ装置を提供するようになった。
【００５９】
【発明の効果】
前記したように、感知増幅器回路の基準ラインとしてダミービットラインをアレイ領域に具現しないで、メーンアレイのメーンビットラインを使用できるように設計するにより、高い集積度を持つ半導体読出専用メモリ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｒｅａｄｏｎｌｙ ｍｅｍｏｒｙ、ＲＯＭ）装置を具現することができる。
【図面の簡単な説明】
【図１】アドレス遷移検出を使用する典型的な半導体読出専用メモリ装置の構成を示すブロック図である。
【図２】階層的なビットライン構造を持つ読出専用メモリのコア部分を示す回路図である。
【図３】ダミーセルの構成を示す回路図である。
【図４】従来のデータ読出読出パスによる半導体読出専用メモリ装置の構成を示す流れ図である。
【図５】図４のビットラインスイッチ回路を示す回路図である。
【図６】図４のデータライン選択回路を示す回路図である。
【図７】図４の感知増幅回路を示す回路図である。
【図８】本発明の好ましい実施例による半導体読出専用メモリ装置の構成を示すブロック図である。
【図９】図８のメーンセルアレイとダミーセルアレイに関連された第１及び第２スイッチ回路を示す回路図である。
【図１０】図８のデータライン選択回路を示す回路図である。
【図１１】図８の第２デコーダーを示す回路図である。
【図１２】本発明による読出動作する時のタイミング図である。
【符号の説明】
１０…メーンセルアレイ
４４…ダミーセルアレイ
４６…第１ビットラインスイッチ回路
１１１…第２ビットラインスイッチ回路
Claims (13)
- ロー方向に伸張する第１及び第２ビットラインが階層的な構造で形成され、情報ビットを貯蔵するためのメモリセルが第１ビットラインの隣接した二つのラインの間に接続され、第２ビットラインが第１ビットライン上に配列されるメーンセルアレイと、
前記メモリセルに貯蔵される情報ビットの読出動作する際に、基準電位を提供するためのダミーセルのダミーセルアレイと、
データラインと
アドレス信号をデコーディングして第１，第２，第３，第４選択信号を出力するデコーディング手段と、
前記アドレス信号によりアドレシングされるメモリセルの情報ビットを感知するための感知増幅手段と、
前記選択信号に応答して前記データライン中一つを第２ビットラインを通じて前記ダミーセルアレイを感知増幅手段に接続させるためのスイッチ手段とを備え、
前記スイッチ手段は、第２ビットライン中、前記第１選択信号により選択される第２ビットラインと前記データラインを各々電気的に連結させるための第１選択手段と、
前記第２選択信号に応答して、選択された第２ビットライン各々に接続されたデータラインの奇数番目データラインのうち、一つのデータラインを接地させるための第２選択手段と、
前記第３選択信号に応答して、前記データラインの偶数番目データラインのうち、前記接地されたデータラインに関連する一つの隣接した偶数番目データラインを選択するための第３選択手段と、
前記第３選択信号に応答して、前記非選択された偶数番目データーラインのうち、一つを選択するための第４選択手段と、
前記第４選択信号に応答して第４選択手段により選択されたデータラインに接続される第２ビットラインと前記ダミーセルアレイの該当するダミーセルを電気的に連結させるための第５選択手段とを含む半導体読出専用メモリ装置。 - 前記第１選択手段は、前記第２ビットラインの一段に各々接続される第１スイッチを含み、前記第１スイッチのうち、前記第１選択信号により選択された前記第２ビットラインに該当する第１スイッチが同時に活性化される請求項１に記載の半導体読出専用メモリ装置。
- 前記第５選択手段は、前記第２ビットラインの他の段に各々接続される第２スイッチを含み、前記第２スイッチのうち、前記第４選択手段により選択された偶数番目第２ビットラインに関連された前記第２のスイッチだけが活性化され、残りの偶数番目第２ビットラインに関連した前記第２のスイッチが非活性化される請求項２に記載の半導体読出専用メモリ装置。
- 前記選択された第２ビットラインに該当する前記第１スイッチ対前記第２スイッチの比は、２対１である請求項３に記載の半導体読出専用メモリ装置。
- 前記スイッチは、ｎＭＯＳＦＥＴを含む請求項４に記載の半導体読出専用メモリ装置。
- ロー方向に伸張する第１及び第２ビットラインが階層的な構造で形成され、情報ビットを貯蔵するためのメモリセルが第１ビットラインのうち、隣接した二つのラインの間に接続され、前記第２ビットラインが前記第１ビットライン上に配列されるメーンセルアレイと、前記メモリセルに貯蔵される情報ビットの読出動作する際に、基準電位を提供するためのダミーセルのダミーセルアレイと、データラインと、アドレス信号の遷移を検出して読出動作する際に、要求される制御信号を発生するアドレス遷移検出回路を含む半導体読出専用メモリ装置において、
前記アドレス信号をデコーディングして前記アレイのローを選択するための第１，第２，第３選択信号を発生する第１デコーディング手段と、
前記第２ビットラインのうちの、第１選択信号により選択される第２ビットラインと前 記データラインを各々電気的に連結させるための第１選択手段と、
前記第２及び第３選択信号に応答して、前記選択された第２ビットライン各々に接続されたデータラインの奇数番目データラインのうちの、一つのデータラインを接地させ、前記データラインの偶数番目データラインのうちの、前記接地されたデータラインに関連された一つの隣接した偶数番目データラインを選択すると共に前記非選択された偶数番目データラインから一つを選択するための第２選択手段と、
前記アドレス信号をデコーディングして第４選択信号を発生する第２デコーディング手段と、
前記第４選択信号に応答して第２選択手段により選択されたデータラインに接続される第２ビットラインに前記ダミーセルアレイの該当するダミーセルを電気的に連結させるための第３選択手段と、
前記制御信号に応答して第２選択手段により選択された二つのデータラインの間の電位差を検出し、前記検出された電位差に該当する情報ビットを出力する感知増幅手段とを含むことを特徴とする半導体読出専用メモリ装置。 - 前記第１選択手段は、前記第２ビットラインの一段に各々接続される第１スイッチを含み、前記第１スイッチのうちの、前記第１選択信号により選択された前記第２ビットラインに該当する第１スイッチが同時に活性化されることを特徴とする請求項６に記載の半導体読出専用メモリ装置。
- 前記第３選択手段は、前記第２ビットラインの他の段に各々接続される第２スイッチを含み、前記第２スイッチ中、前記第４選択手段により選択された偶数番目第２ビットラインに関連された前記第２スイッチだけが活性化され、残りの偶数番目第２ビットラインに関連された前記第２のスイッチが非活性化されることを特徴とする請求項６に記載の半導体読出専用メモリ装置。
- ロー方向に伸張する第１及び第２ビットラインが階層的な構造で形成され、情報ビットを貯蔵するためのメモリセルが前記第１ビットラインのうち、隣接した二つのラインの間に接続され、前記第２ビットラインが前記第１ビットライン上に配列されるメーンセルアレイと、
前記メモリセルに貯蔵される情報ビットの読出動作する際に基準電位を提供するためのダミーセルのダミーセルアレイと、
データラインと、
アドレス信号の遷移を検出して読出動作する際に要求される制御信号を発生するアドレス遷移検出手段と、
前記アドレス信号をデコーディングしてアレイのローを選択するための第１，第２，第３選択信号を発生する第１デコーディング手段と、
前記第２ビットライン中、前記第１選択信号により選択される第２ビットラインと前記データラインを各々電気的に連結させるための第１選択手段と、前記第２選択信号に応答して、前記選択された第２ビットライン各々に接続されたデータラインの奇数番目データライン中、一つのデータラインを接地させるための第２選択手段と、
前記第３選択信号に応答して、前記データラインの偶数番目データラインのうちの、前記接地されたデータラインに関連された一つの隣接した偶数番目データラインを選択するための第３選択手段と、
前記第３選択信号に応答して、前記非選択された偶数番目データライン中、一つを選択するための第４選択手段と、
前記アドレス信号をデコーディングして第４選択信号を発生する第２デコーディング手段と、
前記第４選択信号に応答して第４選択手段により選択されたデータラインに接続される第２ビットラインに前記ダミーセルアレイの該当するダミーセルを電気的に連結させるための第５選択手段及び、
前記制御信号に応答して前記第３選択手段と第４選択手段により選択された二つのデータラインの間の電位差を検出し、前記検出された電位差に該当する情報ビットを出力する 感知増幅手段を含む半導体読出専用メモリ装置。 - 第１選択手段は、第２ビットラインの一段に各々接続される第１スイッチを含む請求項９に記載の半導体読出専用メモリ装置。
- 前記第１スイッチのうち、前記第１選択信号により選択された前記第２ビットラインに該当する第１スイッチが同時に活性化される請求項１０に記載の半導体読出専用メモリ装置。
- 前記第５選択手段は、前記第２ビットラインの他の段に各々接続される第２スイッチを含む請求項１１に記載の半導体読出専用メモリ装置。
- 前記第２スイッチのうち、第４選択手段により選択された偶数番目第２ビットラインに関連された前記第２のスイッチだけが活性化され、残りの偶数番目第２ビットラインに関連された前記第２のスイッチが非活性化される請求項１２に記載の半導体読出専用メモリ装置。
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| JP2010097653A (ja) * | 2008-10-16 | 2010-04-30 | Toshiba Corp | 半導体記憶装置 |
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