KR19990003404A - 반도체 독출 전용 메모리 장치 - Google Patents

반도체 독출 전용 메모리 장치 Download PDF

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Abstract

본 발명의 반도체 독출 전용 메모리 장치는 열 방향으로 신장하는 제 1 및 제 2 비트 라인들이 계층적인 구조로 형성되고, 정보 비트들을 저장하기 위한 메모리 셀들이 상기 제 1 비트 라인들 중 인접한 2 개의 라인들 사이에 접속되고, 그리고 상기 제 2 비트 라인들이 상기 제 1 비트 라인들 상에 배열되는 메인 셀 어레이와; 상기 메모리 셀들에 저장되는 정보 비트들의 독출 동작시 기준 전위를 제공하기 위한 더미 셀들의 더미 셀 어레이와; 데이터 라인들과; 어드레스 신호를 디코딩하여 선택 신호들을 출력하는 디코더와; 상기 어드레스 신호에 의해서 어드레싱되는 메모리 셀의 정보 비트를 감지하기 위한 감지 증폭기와; 상기 선택 신호들에 응답하여 상기 데이터 라인들 중 하나를 제 2 비트 라인을 통해 상기 더미 셀 어레이를 감지 증폭기에 접속시키기 위한 스위치 회로를 포함한다.

Description

반도체 독출 전용 메모리 장치.(semiconductor read only memory device)
본 발명은 반도체 독출 전용 메모리(read only memory; ROM)에 관한 것으로, 더 구체적으로는 메모리 셀들(memory cells)을 이루는 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)들이 병렬로 연결되고, 어드레스 천이 검출(address transition detection; ATD)을 채용하며, 그리고 계층적인 비트 라인 구조(hierarchical bit line architecture)를 갖는 노어형 마스크 롬(NOR type mask ROM) 장치에 관한 것이다.
도 1에는, ATD 기술을 사용하는 전형적인 ROM 장치가 도시되어 있다. 도 1을 참조하면, 이 ROM 장치는 메모리 셀 어레이(memory cell array) (10)와, 입력 버퍼 회로들(input buffer circuits) (12), (14), (16) 및 (18), 열 패스 회로(column pass circuit) (20), 감지 증폭기 회로(sense amplifer circuit) (22), 데이터 래치 회로(data latch circuit) (24), 행 프리디코더 회로(row pre-decoder circuit) (26), 열 프리디코더 회로(column pre-decoder circuit) (28), ATD 회로 (30) 및, 데이터 출력 버퍼 회로(data ouput buffer circuit) (32)를 포함하고 있다. ATD 회로 (30)은 숏 펄스 발생 회로들(short-pulse generation circuits) (34), (36) 및 (38), 서메이터(summator) (40), 독출 제어 회로(read control circuit) (42)로 구성된다.
입력 버퍼들 (12), (14), (16) 및 (18)에는 외부로부터 칩 인에이블 신호(chip enable signal), 행 어드레스 신호들(row address signals), 열 어드레스 신호들(column address signals) 및 출력 인에이블 신호(output enable signal)가 각각 인가된다. 상기 입력 버퍼들 (12), (14), (16) 및 (18)은 입력된 외부 신호들을 내부 신호들 (CEPi), (RAPi), (CAPi) 및 (OEi)로서 각각 출력한다. 행 어드레스 버퍼 (14) 및 열 어드레스 버퍼 (16)으로부터의 행 어드레스 신호들 (RAPi) 및 열 어드레스 신호들 (CAPi)는 행 프리디코더 회로 (26) 및 열 프리디코더 (28)로 각각 인가된다. 상기 프리디코더 회로들 (26) 및 (28)은 상기 행 어드레스 신호들 (RAPi) 및 상기 열 어드레스 신호들 (CAPi)에 따라서 셀 어레이 (10)의 특정 메모리 셀들을 선택한다.
도 1에 도시된 바와 같이, 입력 버퍼들 (12), (14) 및 (16)으로부터의 칩 인에에블 신호 (CEPi), 행 어드레스 신호들 (RAPi), 열 어드레스 신호들 (CAPi)는 ATD 회로 (30) 내의 숏 펄스 발생 회로들 (34), (36) 및 (38)로 각각 인가된다. 숏 펄스 발생 회로 (34)는 칩 인에이블 신호의 천이가 생기면 숏 펄스를 발생한다. 이와 마찬가지로, 나머지 숏 펄스 발생기들 (36) 및 (38) 각각도 적어도 하나의 입력 어드레스의 천이가 생기면 숏 펄스를 발생한다. 숏 펄스 발생 회로들 (34), (36) 및 (38)의 출력 펄스들은 서메이터 (40)으로 인가된다. 서메이터 (40)은 숏 펄스 발생 회로들 (34), (36) 및 (38)로부터의 펄스들을 하나로 묶어서 소정의 폭을 갖는 하나의 펄스 신호 (SMO)를 발생한다. 독출 제어 회로 (42)는 서메이터 (40)으로부터의 펄스 신호 (SMO)에 응답하여 프리챠지 제어 신호(precharge control signal) (PRE) 및 감지 증폭 제어 신호(sense-amp control signal) (SACS)를 발생한다. 비트 라인들의 프리챠지 동작은 상기 프리챠지 제어 신호 (PRE)가 소정의 전압 레벨로 유지되는 동안에 수행된다.
감지 증폭기 회로 (22)는 상기 프리디코더 회로들 (26) 및 (28)에 의해 선택된 셀들에 저장된 데이터를 감지하고 증폭하여 데이터 래치 회로 (24)로 제공한다. 상기 래치 회로 (24)의 데이터는 출력 인에이블 신호 (OEi)에 응답하여 동작하는 데이터 출력 버퍼 회로 (32)를 통해 외부로 출력된다.
도 2는 널리 사용되고 있는 NOR형 마스크 ROM(수평적인(lateral) 마스크 ROM이라고도 불리움)의 한 셀 어레이 블럭의 등가 회로도이다. 도 2에 도시된 바와 같이, 이 ROM의 각 셀 어레이 블럭들에서는, 비트 라인들이 계층적으로 제공된다. 구체적으로, 비트 라인들은 기판 상에 규정(define)된 대응하는 열들을 따라서 각각 신장하는 메인 비트 라인들(main-bit lines) (MBL1), (MBL2), …, 등과 서브 비트 라인들(sub-bit lines) (SBL1), (SBL2), …, 등으로 구성된다. 각 메인 비트 라인들은 알루미늄(Al) 등으로 이루어지는 금속 비트 라인(metal bit line)이고, 각 서브 비트 라인들은 확산층(diffusion layer)으로 이루어지는 확산 비트 라인(diffusion bit line)이다. 하나의 메인 비트 라인에는 2 개의 서브 비트 라인들이 대응된다. 각 셀 어레이 블럭에서, 서브 비트 라인들은 2 개의 그룹(group)들로 구별된다. 상기 그룹들 중의 하나는 홀수번(odd-numbered) 서브 비트 라인들 (SBL1), (SBL3), …, 등이고, 다른 하나는 짝수번(even-numbered) 서브 비트 라인들 (SBL2), (SBL4), …, 등이다. 하나의 메인 비트 라인에는 2 개의 서브 비트 라인들이 대응된다.
또, 도 2에 도시된 ROM의 각 셀 어레이 블럭에서는, MOSFET들로 이루어지는 메모리 셀들 (Mmn)(m=1, 2, …, i : n=1, 2, …, j)이 워드 라인들 (WL1)∼(WLi)를 교차하는 복수 개의 서브 비트 라인들 (SBL1), (SBL2), …, 등과 관련하여 병렬로 연결된다. 구체적으로, 각 메모리 셀들 (Mmn)은 열 방향으로 신장하는 각 쌍의 서브 비트 라인들 (SBL1) 및 (SBL2), (SBL3) 및 (SBL4), …, 등과 행 방향으로 신장하는 워드 라인들 (WL1)∼(WLi)이 교차함에 의해 규정되는 각 셀 영역들에 배치된다. 각 행들 상의 메모리 셀들의 게이트들은 대응하는 워드 라인에 연결된다. 잘 알려져 있는 바와 같이, 마스크 ROM에서, MOSFET들로 이루어지는 셀들 각각은 데이터 0의 오프-셀 상태(off-cell state) 즉, 높은 드레솔드 전압(예컨대, 5V)을 갖는 상태와 데이터 1의 온-셀 상태(on-cell state) 즉, 낮은 드레솔드 전압(예컨대, 0.5V)을 갖는 상태 중의 어느 하나로 프로그램된다.
그리고, 스트링 선택 트랜지스터들 (ST0), (ST1), …, 등은 서브 비트 라인들 중 짝수번의 서브 비트 라인들 (SBL2), (SBL4), …, 등 각각의 위쪽 끝에 소오스 단자들이 접속되고, 짝수번의 서브 비트 라인들 (SBL2), (SBL4), …, 등 사이에 제공되는 짝수번의 메인 비트 라인들 (MBL2), (MBL4), …, 등에 드레인 단자들이 공통으로 접속되고, 그것들의 게이트들이 스트링 선택 라인들 (SS0) 및 (SS1)에 교대로 접속된다. 홀수번의 서브 비트 라인들 (SBL1), (SBL3), …, 등 각각의 아래쪽 끝에 드레인 단자들이 접속되는 그라운드 선택 트랜지스터들 (GT0), (GT1), …, 등은 홀수번의 메인 비트 라인들 (MBL1), (MBL3), …, 등에 소오스 단자들이 공통으로 접속되고, 그것들의 게이트들이 그라운드 선택 라인들 (GS0) 및 (GS1)에 교대로 접속된다. 여기서, 상기 트랜지스터들은 nMOSFET들로 이루어져 있다.
도 3은 더미 셀의 구성 예들을 보여주는 등가 회로도이다. 도 3을 참조하면, nMOSFET들 (T1) 및 (T4)는 도 2의 스트링 선택 트랜지스터(string selection transistor)에 대응되고, nMOSFET들 (T2), (T5), 및 (T6)은 도 2의 메모리 셀들에 대응되고, 라인들 (L1) 및 (L2)의 저항 성분은 도 2의 서브 비트 라인(sub-bit line)의 저항 성분에 대응되고, 그리고 nMOSFET들 (T3) 및 (T7)은 도 2의 그라운드 선택 트랜지스터(ground selection transistor)에 대응된다. 더미 셀은 데이터 '1'이 저장된 메모리 셀과 데이터 '0'가 저장된 메모리 셀을 통해 흐르는 전류양의 절반에 해당하는 전류가 흐르도록 형성되며, 데이터 독출 동작시 감지 증폭기 회로 (22)의 기준 전위(reference potential)를 제공한다. 더미 셀은 도면에 도시된 방법과 다르게 설계될 수 있음은 이 분야의 통상적인 지식을 가진 자들에게 잘 알려진 사실이다.
도 4는 종래의 데이터 독출 패스에 따른 반도체 독출 전용 메모리 장치의 구성을 보여주는 흐름도이다.
도 4를 참조하면, 어드레스 신호(미도시된)에 의해서 어드레싱된 메인 셀 어레이 (10) 내의 메모리 셀에 저장된 데이터는 비트 라인 스위치 회로 (46) 및 데이터 라인 선택 회로 (48)로 구성된 열 패스 회로 (20)을 통해 감지 증폭기 회로 (22)의 감지 라인(sense line), SL)으로 전달되고, 감지 증폭기 회로 (22)의 기준 라인(RL)은 더미 셀에 접속되어 있다. 상기 비트 라인 스위치 회로 (46)의 상세 회로가 도 5에 도시되어 있다.
도 5를 참조하면, 비트 라인 스위치 회로 (46)은 선택 신호들 (YA0)∼(YAq)에 응답하여 메인 비트 라인들과 데이터 라인들을 전기적으로 접속시키기 위한 것이다. 비트 라인 스위치 회로 (46)은 메인 비트 라인들 (MBLk) (k=0, 1, …, z) 중 소정의 개수를 하나의 스위치 블럭으로 분할하여 상기 선택 신호들 (YA0)∼(YAq)에 의해서 독립적으로 제어되도록 구현되었다. 예를들면, 선택 신호 (YA0)가 하이 레벨로 인가될 때, 상기 선택 신호 (YA0)에 해당하는 스위치 블럭 (46a)만 활성화되고 나머지 스위치 블럭들은 비활성화된다. 여기서, 소정의 개수는 데이터 출력 구조에 따라 가변된다. 예를들면, 메모리 장치가 8비트 데이터 출력 구조인 경우 8 개의 메인 비트 라인들이 하나의 블럭으로 구성되고, 그것이 16 비트 데이터 출력 구조인 경우, 16 개의 메인 비트 라인들이 하나의 블럭으로 구성된다. 도 5에는 8 비트 데이터 출력 구조가 일예로 도시되었다. 따라서, 데이터 라인들 (DL1), (DL2), …, (DL8)의 수 역시 각 블럭 내의 8 개의 메인 비트 라인들의 수와 동일하게 배열된다. 각 스위치 블럭 (46a), …, (46b)는 nMOSFET들 (SWTq0)∼(SWTq7)이 제공되며, nMOSFET들 (SWTq0), (SWTq1), …, (SWTq7) (q는 0 또는 그 보다 큰 정수)은 해당하는 메인 비트 라인들과 데이터 라인들 (DL1), (DL2), …, (DL8) 사이에 각각 전류 통로가 형성되고, 그것들의 게이트들이 해당하는 선택 라인들 (YA0)∼(YAq)에 공통으로 접속된다.
도 6은 종래 기술에 따른 도 4의 데이터 라인 선택 회로를 보여주는 회로도이다.
도 6에 도시된 바와같이, 데이터 라인 선택 회로 (48)은 임의의 선택 신호에 의해서 선택되는 도 5의 스위치 블럭을 통해 메인 비트 라인들에 대응하는 데이터 라인들 (DL1)∼(DL8) 중 선택되는 메모리 셀에 해당하는 데이터 라인을 감지 증폭기 회로 (22)에 접속시키기고 그에 인접한 데이터 라인을 접지시키며, 나머지 비선택된 데이터 라인들을 소정의 바이어스 라인 (L3)에 연결시키기 위한 것이다. 좀 더 구체적으로 설명하면, 상기 데이터 라인 선택 회로 (48)는 선택 신호들 (DLS0), (DLS1), (DLS2), 및 (DLS3)에 응답하여 선택된 메인 비트 라인들에 접속되는 데이터 라인들 (DL1), (DL2), …, (DL8) 중 짝수번의 데이터 라인들 (DL2), (DL4), (DL6), 및 (DL8) 중 하나를 선택하여 감지 증폭기 회로 (22)의 감지 라인 (SL)에 접속시키기 위한 제 1 선택기 (48a)와, 홀수번의 데이터 라인들 (DL1), (DL3), (DL5), 및 (DL7) 중 하나를 선택하여 접지시키기 위한 제 2 선택기 (48b)를 포함한다. 여기서, 상기 선택 신호들은 도 1의 열 프리디코더 (28)의 출력들이다.
상기 제 1 선택기 (48a)는 짝수번의 데이터 라인들 (DL2), (DL4), (DL6), 및 (DL8) 각각에 대응하는 인버터들 (IV1), (IV2), (IV3), 및 (IV4)과 각 쌍의 nMOSFET들 (T8) 및 (T9), (T10) 및 (T11), (T12) 및 (T13), 그리고 (T14) 및 (T15)로 구성된다. 각 쌍의 nMOSFET들 (T8) 및 (T9), (T10) 및 (T11), (T12) 및 (T13), 그리고 (T14) 및 (T15)은 해당하는 데이터 라인들 (DL2), (DL4), (DL6), 및 (DL8)과 바이어스 라인 (L3) 사이에, 그리고 상기 해당하는 데이터 라인들 (DL2), (DL4), (DL6), 및 (DL8)과 감지 증폭기 회로 (22)의 감지 라인 (SL) 사이에 각각 전류 통로들이 형성된다. 그리고, 감지 증폭기 회로 (22)쪽에 접속된 nMOSFET들 (T8), (T10), (T12), 및 (T14)의 게이트들은 각각 해당하는 선택 신호들 (DLS0), (DLS1), (DLS2), 및 (DLS3)이 인가되고, 바이어스 라인 (L3) 쪽에 접속된 nMOSFET들 (T9), (T11), (T13), 및 (T15)의 게이트들은 각각 대응하는 인버터들 (IV1), (IV2), (IV3), 및 (IV4)을 통해 상기 해당하는 선택 신호들 (DLS0), (DLS1), (DLS2), 및 (DLS3)이 인가된다.
상기 제 2 선택기 (48b)는 홀수번의 데이터 라인들 (DL1), (DL3), (DL5), 및 (DL7) 각각에 대응하는 인버터들 (IV5), (IV6), (IV7), 및 (IV8)과 각 쌍의 nMOSFET들 (T16) 및 (T17), (T18) 및 (T19), (T20) 및 (T21), 그리고 (T22) 및 (T23)로 구성된다. 각 쌍의 nMOSFET들 (T16) 및 (T17), (T18) 및 (T19), (T20) 및 (T21), 그리고 (T22) 및 (T23)은 해당하는 홀수번의 데이터 라인들 (DL1), (DL3), (DL5), 및 (DL7)과 바이어스 라인 (L3) 사이에, 그리고 상기 해당하는 데이터 라인들 (DL1), (DL3), (DL5), 및 (DL7)과 접지 사이에 각각 전류 통로들이 형성된다. 그리고, 감지 증폭기 회로 (22)쪽에 접속된 nMOSFET들 (T16), (T18), (T20), 및 (T22)의 게이트들은 각각 해당하는 선택 신호들 (GDLS0), (GDLS1), (GDLS2), 및 (GDLS3)이 인가되고, 바이어스 라인 (L3) 쪽에 접속된 nMOSFET들 (T17), (T19), (T21), 및 (T23)의 게이트들은 각각 대응하는 인버터들 (IV5), (IV6), (IV7), 및 (IV8)을 통해 상기 해당하는 선택 신호들 (GDLS0), (GDLS1), (GDLS2), 및 (GDLS3)이 인가된다.
상기한 회로 구성을 갖는 데이터 라인 선택 회로 (48)의 제 1 선택기 (48a)로 인가되는 선택 신호들 (DLS0)∼(DLS3) 중 신호 (DLS0)가 하이 레벨이 되고, 나머지 선택 신호들 (DLS1), (DLS2), 및 (DLS3)이 로우 레벨이 될 때, nMOSFET들 (T8), (T11), (T13), (T15)이 턴-온되고 nMOSFET들 (T9), (T10), (T12), (T14)이 턴-오프되기 때문에, 데이터 라인 (DL2)은 감지 증폭기 회로 (22)의 감지 라인 (SL)에 접속되고 데이터 라인들 (DL4), (DL6), 그리고 (DL8)은 바이어스 라인 (L3)에 접속된다. 그리고, 제 2 선택기 (48b)로 인가되는 선택 신호들 (GDLS0)∼(GDLS3) 중 신호 (GDLS0)이 로우 레벨이 되고, 나머지 선택 신호들 (GDLS1), (GDLS2), 및 (GDLS3)이 하이 레벨이 될 때, nMOSFET들 (T17), (T18), (T20), 및 (T22)이 턴-온되고, nMOSFET들 (T16), (T19), (T21), 및 (T23)이 턴-오프되기 때문에, 데이터 라인 (DL1)은 접지되고 나머지 데이터 라인들 (DL3), (DL5), (DL7)은 바이어스 라인 (L3)에 접속된다.
도 7에는 감지 증폭기 회로를 보여주는 회로도가 도시되어 있다. 도 7을 참조하면, 감지 증폭기 회로 (22)는 도 6의 데이터 라인 선택 회로 (48)에 의해서 선택되는 데이터 라인 (이), 즉 감지 라인 (SL)과, 잘 알려진 더미 셀(dummy cell)(도 3 참조)로부터의 데이터 센싱에 필요한 기준 전압(reference voltage)을 받아들이기 위한 더미 데이터 라인(dummy data line) 또는 기준 라인 (DDL), 비트 라인 프리챠지 시간 동안에 대응하는 메인 비트 라인을 프리챠지하기 위한 제 1 프리챠지 회로 (52), 상기 프리챠지 시간 동안에 대응하는 더미 비트 라인을 프리챠지하기 위한 제 2 프리챠지 회로 (54), 전류 미러형 차동 증폭기(current mirror type differential amplifier) (56), 그리고 제 1 및 제 2 바이어스 회로들 (58) 및 (60)을 포함하고 있다.
프리챠지 회로 (52)는 4 개의 nMOSFET들 (T30), (T32), (T33), 및 (T34)과 2 개의 pMOSFET들 (T29) 및 (T31)로 구성된다. nMOSFET (T30)의 전류 통로는 전원과 차동 증폭기 (56)의 입력 노드 (N1) 사이에 연결되고, 그것의 게이트는 ATD 회로(도 1의 30 참조)로부터의 프리챠지 제어 신호 (PRE)에 연결된다. pMOSFET (T29)의 전류 통로는 전원과 상기 노드 (N1) 사이에 연결되고, 그것의 게이트도 상기 노드 (N1)에 연결된다. nMOSFET (T33)의 드레인-소오스 채널 즉, 전류 통로는 차동 증폭기 (56)의 한 입력 노드 (N1)와 감지 라인 (SL) 사이에 연결된다. nMOSFET (T34)의 전류 통로는 nMOSFET (T33)의 게이트와 그라운드 사이에 연결되고, 그것의 게이트는 감지 라인 (SL)에 연결된다. nMOSFET (T32)의 전류 통로는 nMOSFET (T33)의 게이트와 그라운드 사이에 연결되고, 그것의 게이트는 ATD 회로(도 1의 30 참조)로부터의 센스 앰프 제어 신호 (SACS)의 상보 신호(complementary signal) ()에 연결된다. pMOSFET (T31)의 전류 통로는 전원(power supply)과 nMOSFET (T33)의 게이트 사이에 연결되고, 그것의 게이트는 신호 ()에 연결된다. 이 프리챠지 회로 (52)에서, FET들 (T29) 및 (T30)은 비트 라인 프리챠지 시간 동안에 메인 비트 라인으로 일정한 프리챠지 전류를 운송(deliver)하는 전류원(current source)으로서 작용하고, FET들 (T31)∼(T33)은 감지 라인 (SL) 즉, 대응하는 메인 및 서브 비트 라인들의 전압 레벨들이 nMOSFET (T34)의 드레솔드 레벨과 동일해지도록 한다.
프리챠지 회로 (54) 역시 4 개의 nMOSFET들 (T35), (T38), (T39), 및 (T40)과 2 개의 pMOSFET들 (T36) 및 (T37)로 구성된다. 도시된 바와 같이, 이 회로 (54)의 FET들 중에서, 차동 증폭기 (56)의 다른 입력 노드 (N2)와 대응하는 더미 데이터 라인 (D이), 즉 기준 라인 (RL) 사이에 연결되는 전류 통로를 갖는 nMOSFET (T40)와 상기 기준 라인 (RL)에 연결되는 게이트를 갖는 nMOSFET (T39)를 제외한 나머지 FET들은 회로 (56)의 대응하는 FET들과 동일한 구성을 갖는다. 이 프리챠지 회로 (54)에서, FET들 (T35) 및 (T36) 역시 비트 라인 프리챠지 시간 동안에 대응하는 메인 비트 라인으로 일정한 프리챠지 전류를 운송하는 전류원으로서 작용하고, FET들 (T37)∼(T40)는 기준 라인 (RL)의 전압 레벨이 nMOSFET (T39)의 드레솔드 레벨과 동일해지도록 한다.
차동 증폭기 (56)은 전원에 접속되는 한 쌍의 pMOSFET들 (T24) 및 (T25), 상기 FET들 (T24) 및 (T25)에 각각 연결되는 nMOSFET들 (T26) 및 (T27), 그리고 상기 FET들 (T26) 및 (T27)의 접속점(contact)과 접지 사이에 연결되는 nMOSFET (T28)로 구성된다. 상기 FET들 (T26) 및 (T27) 각각은 동일한 특성을 갖는다. 상기 FET들 (T26) 및 (T27)의 게이트들은 데이터 감지 구간 동안에 FET들 (T40) 및 (T33)을 통해 기준 라인 (DDL) 및 데이터 라인 (DL)에 각각 연결되고, FET (T28)의 게이트는 센스 앰프 제어 신호 (SACS)에 연결된다.
제 1 바이어스 회로 (58)는 2 개의 nMOSFET들 (T41) 및 (T43)과 pMOSFET (T42)로 구성된다. 상기 FET (T41)은 전원과 노드 (N3)에 그것의 전류 통로가 형성되며, 그것의 게이트로 프리 챠아지 제어 신호 (PRE)가 인가된다. 게이트와 드레인이 상호 접속된 상기 pMOSFET (T42)는 그것의 소오스로 전원이 인가됨과 아울러 그것의 게이트가 노드 (N3)에 접속된다. 제 1 프리 챠아지 회로 (52)의 nMOSFET (T34)의 드레인에 게이트가 접속된 상기 FET (T43)은 상기 노드 (N3)와 도 6의 데이터 라인 선택 회로 (48)의 바이어스 라인 (L3) 사이에 전류 통로가 형성된다.
제 2 바이어스 회로 (60) 역시 2 개의 nMOSFET들 (T44) 및 (T46)과 pMOSFET (T45)로 구성된다. 상기 FET (T44)은 전원이 인가되는 드레인과 노드 (N4)에 접속되는 소오스와 프리 챠아지 제어 신호 (PRE)가 인가되는 게이트를 갖는다. 게이트와 드레인이 상호 접속되고 게다가 게이트가 노드 (N4)에 접속된 상기 pMOSFET (T45)는 그것의 소오스로 전원이 인가된다. 제 2 프리 챠아지 회로 (56)의 nMOSFET (T39)의 드레인에 게이트가 접속된 상기 FET (T46)은 상기 노드 (N4)와 도 6의 데이터 라인 선택 회로 (48)의 바이어스 라인 (L3) 사이에 전류 통로가 형성된다.
상술한 회로 구성들을 갖는 반도체 독출 전용 메모리 장치는, 어드레스 신호에 의해서 어드레싱되는 메모리 셀의 데이터에 저장된 데이터를 감지하기 위해서, 하나의 감지 증폭기 회로에 반듯이 하나의 더미 데이터 라인, 즉 기준 라인 (RL)이 제공되어야만 한다. 일반적으로, 반도체 독출 전용 메모리 장치에 있어서, 데이터 출력 구조에 따라 ×8 모드, ×16 모드, ×32 모드, 그리고 페이지 독출 모드 등 각 기능에 따라 감지 증폭기 회로의 수가 결정된다. 따라서, 감지 증폭기 회로의 수가 증가함에 따라 이에 필요한 더미 데이터 라인의 수가 증가하게 된다. 결국, 종래의 문제점은 더미 데이터 라인에 의해서 셀 어레이 면적이 증가하는 것이다.
따라서 본 발명의 목적은 고집적 가능한 반도체 독출 전용 메모리 장치를 제공하는 것이다.
도 1은 어드레스 천이 검출을 사용하는 전형적인 반도체 독출 전용 메모리 장치의 구성을 보여주는 블럭도;
도 2는 계층적인 비트 라인 구조를 갖는 독출 전용 메모리의 코어 부분을 보여주는 회로도;
도 3은 더미 셀의 구성을 보여주는 회로도;
도 4는 종래의 데이터 독출 패스에 따른 반도체 독출 전용 메모리 장치의 구성을 보여주는 흐름도;
도 5는 도 4의 비트 라인 스위치 회로를 보여주는 회로도;
도 6은 도 4의 데이터 라인 선택 회로를 보여주는 회로도;
도 7은 도 4의 감지 증폭 회로를 보여주는 회로도;
도 8은 본 발명의 바람직한 실시예에 따른 반도체 독출 전용 메모리 장치의 구성을 보여주는 블럭도;
도 9는 도 8의 메인 셀 어레이와 더미 셀 어레이에 관련된 제 1 및 제 2 스위치 회로들을 보여주는 회로도;
도 10은 도 8의 데이터 라인 선택 회로를 보여주는 회로도;
도 11은 도 8의 제 2 디코더를 보여주는 회로도;
도 12는 본 발명에 따른 독출 동작시의 타이밍도,
*도면의 주요 부분에 대한 부호 설명
10 : 메인 셀 어레이44 : 더미 셀 어레이
46 : 제 1 비트 라인 스위치 회로111 : 제 2 비트 라인 스위치 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 열 방향으로 신장하는 제 1 및 제 2 비트 라인들이 계층적인 구조로 형성되고, 정보 비트들을 저장하기 위한 메모리 셀들이 상기 제 1 비트 라인들 중 인접한 2 개의 라인들 사이에 접속되고, 그리고 상기 제 2 비트 라인들이 상기 제 1 비트 라인들 상에 배열되는 메인 셀 어레이와; 상기 메모리 셀들에 저장되는 정보 비트들의 독출 동작시 기준 전위를 제공하기 위한 더미 셀들의 더미 셀 어레이와; 데이터 라인들과; 어드레스 신호를 디코딩하여 제 1, 제 2, 제 3, 그리고 제 4 선택 신호들을 출력하는 디코딩 수단과; 상기 어드레스 신호에 의해서 어드레싱되는 메모리 셀의 정보 비트를 감지하기 위한 감지 증폭 수단 및; 상기 선택 신호들에 응답하여 상기 데이터 라인들 중 하나를 제 2 비트 라인을 통해 상기 더미 셀 어레이를 감지 증폭 수단에 접속시키기 위한 스위치 수단을 포함한다.
이 실시예에 있어서, 상기 스위치 수단은, 상기 제 2 비트 라인들 중 상기 제 1 선택 신호에 의해서 선택되는 제 2 비트 라인들과 상기 데이터 라인들을 각각 전기적으로 연결시키기 위한 제 1 선택 수단과; 상기 제 2 선택 신호에 응답하여, 상기 선택된 제 2 비트 라인들 각각에 접속된 데이터 라인들의 홀수번째 데이터 라인들 중 하나의 데이터 라인을 접지시키기 위한 제 2 선택 수단과; 상기 제 3 선택 신호에 응답하여, 상기 데이터 라인들의 짝수번째 데이터 라인들 중 상기 접지된 데이터 라인에 관련된 하나의 인접한 짝수번째 데이터 라인을 선택하기 위한 제 3 선택 수단과; 상기 제 3 선택 신호에 응답하여, 상기 비선택된 짝수번째 데이터 라인들 중 하나를 선택하기 위한 제 4 선택 수단과; 상기 제 4 선택 신호에 응답하여 상기 제 4 선택 수단에 의해서 선택된 데이터 라인에 접속되는 제 2 비트 라인과 상기 더미 셀 어레이의 해당하는 더미 셀을 전기적으로 연결시키기 위한 제 5 선택 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 선택 수단은 상기 제 2 비트 라인들의 일단에 각각 접속되는 제 1 스위치들을 포함하며, 상기 제 1 스위치들 중 상기 제 1 선택 신호에 의해서 선택된 상기 제 2 비트 라인들에 해당하는 제 1 스위치들이 동시에 활성화된다.
이 실시예에 있어서, 상기 제 5 선택 수단은 상기 제 2 비트 라인들의 타단에 각각 접속되는 제 2 스위치들을 포함하며, 상기 제 2 스위치들 중 상기 제 4 선택 수단에 의해서 선택된 짝수번째 제 2 비트 라인에 관련된 그것만이 활성화되고 나머지 짝수번째 제 2 비트 라인들에 관련된 그것들이 비활성화된다.
이 실시예에 있어서, 상기 선택된 제 2 비트 라인들에 해당하는 상기 제 1 스위치들 대 상기 제 2 스위치들의 비는 2 대 1 이다.
이 실시예에 있어서, 상기 스위치들은 nMOSFET들을 포함한다.
본 발명의 다른 특징에 의하면, 열 방향으로 신장하는 제 1 및 제 2 비트 라인들이 계층적인 구조로 형성되고, 정보 비트들을 저장하기 위한 메모리 셀들이 상기 제 1 비트 라인들 중 인접한 2 개의 라인들 사이에 접속되고, 그리고 상기 제 2 비트 라인들이 상기 제 1 비트 라인들 상에 배열되는 메인 셀 어레이와; 상기 메모리 셀들에 저장되는 정보 비트들의 독출 동작시 기준 전위를 제공하기 위한 더미 셀들의 더미 셀 어레이와; 데이터 라인들과; 어드레스 신호의 천이를 검출하여 독출 동작시 요구되는 제어 신호들을 발생하는 어드레스 천이 검출 회로를 포함하는 반도체 독출 전용 메모리 장치에 있어서, 상기 어드레스 신호를 디코딩하여 상기 어레이의 열을 선택하기 위한 제 1, 제 2, 및 제 3 선택 신호들을 발생하는 제 1 디코딩 수단과; 상기 제 2 비트 라인들 중 상기 제 1 선택 신호에 의해서 선택되는 제 2 비트 라인들과 상기 데이터 라인들을 각각 전기적으로 연결시키기 위한 제 1 선택 수단과; 상기 제 2 및 제 3 선택 신호들에 응답하여, 상기 선택된 제 2 비트 라인들 각각에 접속된 데이터 라인들의 홀수번째 데이터 라인들 중 하나의 데이터 라인을 접지시키고, 상기 데이터 라인들의 짝수번째 데이터 라인들 중 상기 접지된 데이터 라인에 관련된 하나의 인접한 짝수번째 데이터 라인을 선택함과 아울러 상기 비선택된 짝수번째 데이터 라인들 중 하나를 선택하기 위한 제 2 선택 수단과; 상기 어드레스 신호를 디코딩하여 제 4 선택 신호를 발생하는 제 2 디코딩 수단과; 상기 제 4 선택 신호에 응답하여 상기 제 2 선택 수단에 의해서 선택된 데이터 라인에 접속되는 제 2 비트 라인에 상기 더미 셀 어레이의 해당하는 더미 셀을 전기적으로 연결시키기 위한 제 3 선택 수단 및; 상기 제어신호들에 응답하여 상기 제 2 선택 수단에 의해서 선택된 2 개의 데이터 라인들 사이의 전위차를 검출하고, 상기 검출된 전위차에 해당하는 정보 비트를 출력하는 감지 증폭 수단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 선택 수단은 상기 제 2 비트 라인들의 일단에 각각 접속되는 제 1 스위치들을 포함하되, 상기 제 1 스위치들 중 상기 제 1 선택 신호에 의해서 선택된 상기 제 2 비트 라인들에 해당하는 제 1 스위치들이 동시에 활성화되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 선택 수단은 상기 제 2 비트 라인들의 타단에 각각 접속되는 제 2 스위치들을 포함하되, 상기 제 2 스위치들 중 상기 제 4 선택 수단에 의해서 선택된 짝수번째 제 2 비트 라인에 관련된 그것만이 활성화되고 나머지 짝수번째 제 2 비트 라인들에 관련된 그것들이 비활성화되는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 열 방향으로 신장하는 제 1 및 제 2 비트 라인들이 계층적인 구조로 형성되고, 정보 비트들을 저장하기 위한 메모리 셀들이 상기 제 1 비트 라인들 중 인접한 2 개의 라인들 사이에 접속되고, 그리고 상기 제 2 비트 라인들이 상기 제 1 비트 라인들 상에 배열되는 메인 셀 어레이와; 상기 메모리 셀들에 저장되는 정보 비트들의 독출 동작시 기준 전위를 제공하기 위한 더미 셀들의 더미 셀 어레이와; 데이터 라인들과; 어드레스 신호의 천이를 검출하여 독출 동작시 요구되는 제어 신호들을 발생하는 어드레스 천이 검출 수단과; 상기 어드레스 신호를 디코딩하여 상기 어레이의 열을 선택하기 위한 제 1, 제 2, 및 제 3 선택 신호들을 발생하는 제 1 디코딩 수단과; 상기 제 2 비트 라인들 중 상기 제 1 선택 신호에 의해서 선택되는 제 2 비트 라인들과 상기 데이터 라인들을 각각 전기적으로 연결시키기 위한 제 1 선택 수단과; 상기 제 2 선택 신호에 응답하여, 상기 선택된 제 2 비트 라인들 각각에 접속된 데이터 라인들의 홀수번째 데이터 라인들 중 하나의 데이터 라인을 접지시키기 위한 제 2 선택 수단과; 상기 제 3 선택 신호에 응답하여, 상기 데이터 라인들의 짝수번째 데이터 라인들 중 상기 접지된 데이터 라인에 관련된 하나의 인접한 짝수번째 데이터 라인을 선택하기 위한 제 3 선택 수단과; 상기 제 3 선택 신호에 응답하여, 상기 비선택된 짝수번째 데이터 라인들 중 하나를 선택하기 위한 제 4 선택 수단과; 상기 어드레스 신호를 디코딩하여 제 4 선택 신호를 발생하는 제 2 디코딩 수단과; 상기 제 4 선택 신호에 응답하여 상기 제 4 선택 수단에 의해서 선택된 데이터 라인에 접속되는 제 2 비트 라인에 상기 더미 셀 어레이의 해당하는 더미 셀을 전기적으로 연결시키기 위한 제 5 선택 수단 및; 상기 제어신호들에 응답하여 상기 제 3 선택 수단과 제 4 선택 수단에 의해서 선택된 2 개의 데이터 라인들 사이의 전위차를 검출하고, 상기 검출된 전위차에 해당하는 정보 비트를 출력하는 감지 증폭 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 선택 수단은 상기 제 2 비트 라인들의 일단에 각각 접속되는 제 1 스위치들을 포함한다.
이 실시예에 있어서, 상기 제 1 스위치들 중 상기 제 1 선택 신호에 의해서 선택된 상기 제 2 비트 라인들에 해당하는 제 1 스위치들이 동시에 활성화된다.
이 실시예에 있어서, 상기 제 5 선택 수단은 상기 제 2 비트 라인들의 타단에 각각 접속되는 제 2 스위치들을 포함한다.
이 실시예에 있어서, 상기 제 2 스위치들 중 상기 제 4 선택 수단에 의해서 선택된 짝수번째 제 2 비트 라인에 관련된 그것만이 활성화되고 나머지 짝수번째 제 2 비트 라인들에 관련된 그것들이 비활성화된다.
이와같은 장치에 의해서, 감지 증폭기 회로에 제공되어야 하는 더미 데이터 라인을 별도로 어레이 영역에 배열하지 않고 메인 셀 어레이의 메인 비트 라인을 이용하여 더미 셀을 감지 증폭기 회로의 기준 라인에 접속시킬 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 8 내지 도 12에 의거하여 상세히 설명한다.
도 8 내지 도 10을 참조하면, 본 발명의 신규한 반도체 독출 전용 메모리 장치는 감지 증폭기 회로 (22)의 기준 라인(reference line, RL)으로서 제공되는 더미 비트 라인 (DBL), 즉 더미 데이터 라인 (DDL)을 셀 어레이 영역에 별도로 구비하지 않고 메인 셀 어레이 (10)의 메인 비트 라인들을 통해 더미 셀을 감지 증폭기 회로 (22)의 기준 라인으로 접속시키기 위한 스위치 회로 (111)를 제공한다. 즉, 상기 스위치 회로 (111)는 비트 라인 스위치 회로 (46)의 스위치 블럭들 (46a), …, (46b) 중 선택되는 스위치 블럭의 메인 비트 라인들 중 데이터 센싱시 요구되는 2 개의 메인 비트 라인들을 제외한 나머지 메인 비트 라인들 중 하나를 더미 데이터 라인으로 사용할 수 있도록 하기 위한 것이다. 이로써, 비록 데이터 출력 구조에 따라 감지 증폭기 회로의 수가 증가하더라도 메인 비트 라인을 통해 더미 셀을 감지 증폭기 회로의 기준 라인에 연결시킬 수 있기 때문에 별도의 더미 데이터 라인이 필요없다. 따라서, 고집적 가능한 반도체 독출 전용 메모리 장치를 구현할 수 있다.
도 8에는 본 발명의 바람직한 실시예에 따른 반도체 독출 전용 메모리 장치의 구성을 보여주는 블럭도가 도시되어 있다.
본 발명에 따른 반도체 독출 전용 메모리 장치의 어드레스 버퍼들 (12), (14), (16), 및 (18), 메인 셀 어레이 (10), 감지 증폭기 회로 (22), 데이터 래치 (24), 제 1 디코더 회로(즉, 열 프리디코더) (28), 데이터 출력 버퍼 (32), 더미 셀 어레이 (44), 제 1 비트 라인 스위치 회로 (46)는 도 1의 그것들과 동일하기 때문에 여기서 그것들에 대한 설명은 생략한다. 도 8에 도시된 바와같이, 제 2 스위치 회로 (111)은 제 2 디코더 (130)로부터의 선택 신호들 (YDx)에 응답하여 메인 비트 라인들 (MBLz)의 짝수번의 그것들 (MBL2k) (k는 1 또는 그 보다 큰 정수) 중 하나를 선택하고, 해당하는 더미 셀을 상기 선택된 메인 비트 라인과 제 1 스위치 회로 (20)를 통해 감지 증폭기 회로 (22)에 접속시키기 위한 것이다. 이에 관련된 상세 회로가 도 9에 도시되어 있다.
도 9를 참조하면, 제 1 비트 라인 스위치 회로 (46)은 도 5의 그것과 역시 동일한 구성을 갖기 때문에 그것에 대한 설명은 도 5을 참조한다. 여기서, 도 5의 구성 요소와 동일한 기능을 갖는 도 9의 구성 요소에 대해서 동일한 참조 번호를 병기한다. 제 2 비트 라인 스위치 회로 (111)는 메인 셀 어레이 (10)의 메인 비트 라인들 (MBL0)∼(MBLz) 중 짝수번의 그것들 (MBL2k) (k는 1 또는 그 보다 큰 정수)에 각각 소오스들이 접속되고 드레인이 더미 셀 어레이 (44)에 접속되는 nMOSFET들 (DSWT0)∼(DSWTx)을 포함한다. 상기 FET들 (DSWT0)∼(DSWTx)의 게이트들은 해당하는 선택 신호들 (YD0)∼(YDx)이 각각 인가된다. 즉, 제 1 비트 라인 스위치 회로 (46)의 임의의 스위치 블럭{예를들면, 메인 비트 라인들 (MBL1)∼(MBL8)에 관련된 스위치 블럭 (46a)}이 선택되는 경우, 메인 비트 라인 (MBL1)이 접지되고 그에 인접한 메인 비트 라인 (MBL2)이 감지 증폭기 회로 (22)의 감지 라인 (SL)에 접속된다고 가정하자. 이러한 조건하에서, 선택되는 스위치 블럭 (46a)의 비선택된 메인 비트 라인들 (MBL3)∼(MBL8) 중 짝수번의 그것들 (MBL4), (MBL6), 및 (MBL8)에 해당하는 제 2 비트 라인 스위치 회로 (111)의 nMOSFET들 (DSWT1), (DSWT2), 및 (DSWT3) 중 하나(예를들면, DSWT2)가 제 2 디코더 회로 (130)로부터의 선택 신호(예를들면, YD2)에 의해서 턴-온된다. 이로써, 상기 턴-온된 nMOSFET (DSWT2)을 통해 더미 셀에 접속되는 메인 비트 라인이 감지 증폭기 회로 (22)의 기준 라인 (RL)으로 제공된다.
도 10에는 본 발명의 바람직한 실시예에 따른 데이터 라인 선택 회로를 보여주는 회로도가 도시되어 있다.
도 10을 참조하면, 본 발명에 따른 데이터 라인 선택 회로 (120)은 임의의 선택 신호 (예를들면, YA0)에 의해서 선택되는 도 9의 스위치 블럭(예를들면, 46a)의 메인 비트 라인들 (MBL1)∼(MBL8)에 대응하는 데이터 라인들 (DL1)∼(DL8)의 짝수번의 데이터 라인들 (DL2), (DL4), (DL6), 및 (DL8) 중 선택되는 메모리 셀에 해당하는 데이터 라인(예를들면, DL2)을 감지 증폭기 회로 (22)의 감지 라인 (SL)에 접속시키기고 그에 인접한 데이터 라인(예를들면, DL1)을 접지시킴과 아울러 상기 짝수번의 데이터 라인들 (DL2), (DL4), (DL6), 및 (DL8) 중 상기 선택된 라인 (DL2)을 제외한 나머지 짝수번의 그것들 (DL4), (DL6), 및 (DL8) 중 하나를 감지 증폭기 회로 (22)의 기준 라인 (RL)으로 제공하기 위한 것이다.
좀 더 구체적으로 설명하면, 상기 데이터 라인 선택 회로 (120)는 선택 신호들 (DLS0), (DLS1), (DLS2), 및 (DLS3)에 응답하여 선택된 메인 비트 라인들에 접속되는 데이터 라인들 (DL1)∼(DL8) 중 짝수번의 데이터 라인들 (DL2), (DL4), (DL6), 및 (DL8) 중 하나를 선택하여 감지 증폭기 회로 (22)의 감지 라인 (SL)에 접속시키기 위한 제 1 선택기 (121)와, 선택 신호들 (GDLS0), (GDLS1), (GDLS2), 및 (GDLS3)에 응답하여 홀수번의 데이터 라인들 (DL1), (DL3), (DL5), 및 (DL7) 중 하나를 선택하여 접지시키기 위한 제 2 선택기 (122)와, 선택 신호들 (DLS0), (DLS1), (DLS2), 및 (DLS3)에 응답하여 짝수번의 데이터 라인들 (DL2), (DL4), (DL6), 및 (DL8) 중 상기 제 1 선택기 (121)에 의해서 선택된 것을 제외한 나머지 라인들 중 하나를 선택하여 감지 증폭기 회로 (22)의 기준 라인 (RL)에 접속시키기 위한 제 3 선택기 (123)을 포함한다.
인버터들 (IV9), (IV10), (IV11), 및 (IV12)과 각 쌍의 nMOSFET들 (T48) 및 (T49), (T50) 및 (T51), (T52) 및 (T53), 그리고 (T54) 및 (T55)로 구성된 제 1 선택기 (121)와, 인버터들 (IV13), (IV14), (IV15), 및 (IV16)과 각 쌍의 nMOSFET들 (T56) 및 (T57), (T58) 및 (T59), (T60) 및 (T61), 그리고 (T62) 및 (T63)로 구성된 제 2 선택기 (122)는 도 6의 그것과 동일한 방법으로 접속된다. 따라서, 설명의 중복을 피하기 위해 여기서 그것들에 대한 설명은 생략한다.
다시, 도 10을 참조하면, 제 3 선택기 (123)은 제 1 선택기 (121)와 동일한 구성과 동일한 선택 신호들 (DLS0), (DLS1), (DLS2), 및 (DLS4)이 인가되지만, 그것들에 각각 대응하는 짝수번의 데이터 라인들이 (DL6), (DL2), (DL8), 및 (DL4)의 순서로 배열되는 것이 제 1 선택기 (121)와 다른 점이다. 즉, 제 1 선택기 (121)에 의해서 선택되는 짝수번의 데이터 라인들을 제외한 나머지 데이터 라인들 중 하나가 선택되도록 배열된다. 본 발명의 바람직한 실시예의 경우, 선택 신호들 (DLS0), (DLS1), (DLS2), 및 (DLS3)에 각각 대응하는 데이터 라인을 (DL6), (DL2), (DL8) 및 (DL4)의 순서로 배열하였지만, 제 3 선택기 (123)의 데이터 라인을 배열하는 방법이 다르게 구현될 수 있음은 이 분야의 통상적인 지식을 가진 자들에게 자명하다.
상기한 회로 구성을 갖는 데이터 라인 선택 회로 (120)의 제 1 선택기 (121)로 인가되는 선택 신호들 중 신호 (DLS0)가 하이 레벨이 되고, 나머지 선택 신호들 (DLS1), (DLS2), 및 (DLS3)이 로우 레벨이 될 때, nMOSFET들 (T48), (T51), (T53), (T55)이 턴-온되고 nMOSFET들 (T49), (T50), (T52), (T54)이 턴-오프되기 때문에, 데이터 라인 (DL2)은 감지 증폭기 회로 (22)의 감지 라인 (SL)에 접속되고 데이터 라인들 (DL4), (DL6), 그리고 (DL8)은 바이어스 라인 (L3)에 접속된다. 그리고, 제 2 선택기 (122)로 인가되는 선택 신호들 중 신호 (GDLS0)이 로우 레벨이 되고, 나머지 선택 신호들 (GDLS1), (GDLS2), 및 (GDLS3)이 하이 레벨이 될 때, nMOSFET들 (T57), (T58), (T60), 및 (T62)이 턴-온되고, nMOSFET들 (T56), (T59), (T61), 및 (T63)이 턴-오프되기 때문에, 데이터 라인 (DL1)은 접지되고 나머지 데이터 라인들 (DL3), (DL5), (DL7)은 바이어스 라인 (L3)에 접속된다. 이와 동시에, 제 1 선택기 (121)로 인가된 선택 신호들 중 신호 (DLS0)가 하이 레벨이기 때문에, 제 3 선택기 (123)의 nMOSFET (T70)가 턴-온되어 데이터 라인 (DL6)은 상기 FET (T70)을 통해 감지 증폭기 회로 (22)의 기준 라인 (RL)에 접속된다.
도 11에는 본 발명의 바람직한 실시예에 따른 제 2 비트 라인 스위치 회로 (111)의 nMOSFET들 중 하나를 선택하기 위한 디코더를 보여주는 회로도가 도시되어 있다. 도 11에 도시된 바와같이, 디코더 (130)은 어드레스들 중 임의의 어드레스들을 디코딩하기 위한 낸드 게이트들 (G1)∼(G4)과 병렬 접속된 상기 낸드 게이트들 (G1)∼(G4)의 출력을 반전시키기 위한 인버터들 (IV20)∼(IV23)을 포함한다. 여기서, 상기 디코더 (130)의 회로 구성이 다르게 구성될 수 있음은 이 분야의 지식을 가진 자들에게 자명하다.
도 12는 본 발명의 독출 동작에 따른 제어 신호들의 타이밍을 보여주는 도면이다. 본 발명의 동작이 관련된 도면들에 의거하여 이하 설명된다. 도 3의 메모리 셀 어레이 (10)의 메모리 셀 (M13)에 저장된 데이터의 독출 동작이 일예로서 설명된다.
도 12를 참조하면, 외부로부터 인가되는 어드레스 신호가 천이되면 어드레스 천이 검출 회로 (30)로부터 프리 챠아지 제어 신호 (PRE) 및 센스 앰프 제어 신호들 (SACS) 및 ()이 발생된다. 도 12에 도시된 바와같이, 상기 신호들 (PRE) 및 (SACS)는 하이 레벨이 되고, 상기 신호 ()는 로우 레벨이 된다. 상기 신호들 (PRE), (SACS), 및 ()에 의해서 감지 증폭기 회로 (22)의 제 1 및 제 2 프리 챠아지 회로들 (52) 및 (54)을 통해 프리 챠아지 동작이 수행된다.
계속해서, 행 프리디코더 회로 (26)로부터의 선택 신호들 (SS1) 및 (BS1)에 각각 제어되는 메인 셀 어레이 (10)의 nMOSFET들 (ST1), (ST3), …, 등과 (GT1), (GT3), …, 등이 턴-온되고, 선택된 워드 라인 (WL0)에 접속된 메모리 셀들 (M1m)이 활성화된다. 그리고, 어드레스 신호가 인가되는 열 프리디코더 회로 (28)로부터 선택 신호들 (YA0)∼(YAq) 중 신호 (YA0)이 하이 레벨로 토글됨에 따라 제 1 비트 라인 스위치 회로 (46)의 스위치 블럭들 (46a), …, (46b) 중 블럭 (46a)의 nMOSFET들 (SWT00)∼(SWT17)이 턴-온된다. 그 결과, 메인 비트 라인들 (MBL1)∼(MBL8)은 해당하는 데이터 라인들 (DL1)∼(DL8)에 접속된다.
아울러, 도 12에 도시된 바와같이, 제 1 선택기 (121)로 인가되는 선택 신호들 (DLS0), (DLS1), (DLS2), 및 (DLS3) 중 신호 (DLS0)가 하이 레벨로 천이됨에 따라, 제 1 선택기 (121)의 nMOSFET (T48)이 턴-온되고 데이터 라인 (DL2)이 감지 증폭기 회로 (22)의 일 입력 단자, 즉 감지 라인 (RL)에 접속된다. 또한, 제 2 선택기 (122)로 인가되는 선택 신호들 (GDLS0), (GDLS1), (GDLS2), 및 (GDLS3) 중 신호 (GDLS0)가 로우 레벨로 천이됨에 따라 인버터 (IV13)을 통해 nMOSFET (T57)가 턴-온되고, 그 결과 데이터 라인 (DL1)이 접지된다.
이와 동시에, 상기 선택 신호 (DLSS0)가 하이 레벨로 천이되었기 때문에, 제 3 선택기 (123)의 nMOSFET (T70)이 턴온되고 데이터 라인 (DL6)이 상기 감지 증폭기 회로 (22)의 타 입력 단자, 즉 기준 라인 (RL)에 접속된다. 여기서, 어드레스 신호가 인가되는 제 2 디코더 회로 (130)로부터 선택 신호들 (YD0)∼(YDq) 중 신호 (YD2)가 하이 레벨로 토글됨에 따라 제 2 비트 라인 스위치 회로 (111)의 nMOSFET (DSWT3)가 턴-온된다. 그 결과, 상기 제 3 선택기 (123)에 의해서 선택된 데이터 라인 (DL6)에 관련된 메인 비트 라인 (MBL6)이 대응하는 더미 셀에 접속된다.
이로써, 선택된 메모리 셀 (M13)을 통해 흐르는 전류의 양이 비트 라인 (MBL6)에 접속된 더미 셀을 통해 흐르는 전류의 양보다 많은 경우, 감지 증폭기 회로 (22)는 선택된 메모리 셀 (M13)을 데이터 '1'이 저장되어 있는 온 셀(ON cell)로 판별한다. 반면에, 선택된 메모리 셀 (M13)을 통해 흐르는 전류의 양이 비트 라인 (MBL6)에 접속된 더미 셀을 통해 흐르는 전류의 양보다 적은 경우, 감지 증폭기 회로 (22)는 선택된 메모리 셀 (M13)을 데이터 '0'이 저장되어 있는 오프 셀(OFF cell)로 판별한다.
상술한 본 발명의 독출 동작에서, 감지 증폭기 회로 (22)의 기준 라인으로서 제공되는 더미 데이터 라인, 즉 더미 셀이 접속된 더미 비트 라인을 별도로 어레이 영역에 배열하지 않고, 메인 셀 어레이의 메인 비트 라인들의 비선택된 메인 비트 라인들 중 하나를 그것으로 사용하도록 반도체 독출 전용 메모리 장치를 구현할 수 있다. 결국, 데이터 출력 구조에 따라 감지 증폭기 회로의 수가 증가하더라도, 메인 비트 라인을 더미 비트 라인으로 사용하는 본 발명의 반도체 독출 전용 메모리 장치의 어레이 면적은 증가하지 않는다. 따라서, 높은 집적도를 갖는 반도체 독출 전용 메모리 장치를 제공할 수 있게 되었다.
상기한 바와같이, 감지 증폭기 회로의 기준 라인으로서 더미 비트 라인을 어레이 영역에 구현하지 않고, 메인 어레이의 메인 비트 라인을 사용할 수 있도록 설계함으로써, 높은 집적도를 갖는 반도체 독출 전용 메모리(semiconductor read only memory, ROM) 장치를 구현할 수 있다.

Claims (14)

  1. 열 방향으로 신장하는 제 1 및 제 2 비트 라인들이 계층적인 구조로 형성되고, 정보 비트들을 저장하기 위한 메모리 셀들이 상기 제 1 비트 라인들 중 인접한 2 개의 라인들 사이에 접속되고, 그리고 상기 제 2 비트 라인들이 상기 제 1 비트 라인들 상에 배열되는 메인 셀 어레이와;
    상기 메모리 셀들에 저장되는 정보 비트들의 독출 동작시 기준 전위를 제공하기 위한 더미 셀들의 더미 셀 어레이와;
    데이터 라인들과;
    어드레스 신호를 디코딩하여 제 1, 제 2, 제 3, 그리고 제 4 선택 신호들을 출력하는 디코딩 수단과;
    상기 어드레스 신호에 의해서 어드레싱되는 메모리 셀의 정보 비트를 감지하기 위한 감지 증폭 수단 및;
    상기 선택 신호들에 응답하여 상기 데이터 라인들 중 하나를 제 2 비트 라인을 통해 상기 더미 셀 어레이를 감지 증폭 수단에 접속시키기 위한 스위치 수단을 포함하는 반도체 독출 전용 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스위치 수단은,
    상기 제 2 비트 라인들 중 상기 제 1 선택 신호에 의해서 선택되는 제 2 비트 라인들과 상기 데이터 라인들을 각각 전기적으로 연결시키기 위한 제 1 선택 수단과;
    상기 제 2 선택 신호에 응답하여, 상기 선택된 제 2 비트 라인들 각각에 접속된 데이터 라인들의 홀수번째 데이터 라인들 중 하나의 데이터 라인을 접지시키기 위한 제 2 선택 수단과;
    상기 제 3 선택 신호에 응답하여, 상기 데이터 라인들의 짝수번째 데이터 라인들 중 상기 접지된 데이터 라인에 관련된 하나의 인접한 짝수번째 데이터 라인을 선택하기 위한 제 3 선택 수단과;
    상기 제 3 선택 신호에 응답하여, 상기 비선택된 짝수번째 데이터 라인들 중 하나를 선택하기 위한 제 4 선택 수단과;
    상기 제 4 선택 신호에 응답하여 상기 제 4 선택 수단에 의해서 선택된 데이터 라인에 접속되는 제 2 비트 라인과 상기 더미 셀 어레이의 해당하는 더미 셀을 전기적으로 연결시키기 위한 제 5 선택 수단을 포함하는 반도체 독출 전용 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 선택 수단은 상기 제 2 비트 라인들의 일단에 각각 접속되는 제 1 스위치들을 포함하며, 상기 제 1 스위치들 중 상기 제 1 선택 신호에 의해서 선택된 상기 제 2 비트 라인들에 해당하는 제 1 스위치들이 동시에 활성화되는 반도체 독출 전용 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 5 선택 수단은 상기 제 2 비트 라인들의 타단에 각각 접속되는 제 2 스위치들을 포함하며, 상기 제 2 스위치들 중 상기 제 4 선택 수단에 의해서 선택된 짝수번째 제 2 비트 라인에 관련된 그것만이 활성화되고 나머지 짝수번째 제 2 비트 라인들에 관련된 그것들이 비활성화되는 반도체 독출 전용 메모리 장치.
  5. 제 4 항에 있어서,
    상기 선택된 제 2 비트 라인들에 해당하는 상기 제 1 스위치들 대 상기 제 2 스위치들의 비는 2 대 1 인 반도체 독출 전용 메모리 장치.
  6. 제 5 항에 있어서,
    상기 스위치들은 nMOSFET들을 포함하는 반도체 독출 전용 메모리 장치.
  7. 열 방향으로 신장하는 제 1 및 제 2 비트 라인들이 계층적인 구조로 형성되고, 정보 비트들을 저장하기 위한 메모리 셀들이 상기 제 1 비트 라인들 중 인접한 2 개의 라인들 사이에 접속되고, 그리고 상기 제 2 비트 라인들이 상기 제 1 비트 라인들 상에 배열되는 메인 셀 어레이와; 상기 메모리 셀들에 저장되는 정보 비트들의 독출 동작시 기준 전위를 제공하기 위한 더미 셀들의 더미 셀 어레이와; 데이터 라인들과; 어드레스 신호의 천이를 검출하여 독출 동작시 요구되는 제어 신호들을 발생하는 어드레스 천이 검출 회로를 포함하는 반도체 독출 전용 메모리 장치에 있어서,
    상기 어드레스 신호를 디코딩하여 상기 어레이의 열을 선택하기 위한 제 1, 제 2, 및 제 3 선택 신호들을 발생하는 제 1 디코딩 수단과;
    상기 제 2 비트 라인들 중 상기 제 1 선택 신호에 의해서 선택되는 제 2 비트 라인들과 상기 데이터 라인들을 각각 전기적으로 연결시키기 위한 제 1 선택 수단과;
    상기 제 2 및 제 3 선택 신호들에 응답하여, 상기 선택된 제 2 비트 라인들 각각에 접속된 데이터 라인들의 홀수번째 데이터 라인들 중 하나의 데이터 라인을 접지시키고, 상기 데이터 라인들의 짝수번째 데이터 라인들 중 상기 접지된 데이터 라인에 관련된 하나의 인접한 짝수번째 데이터 라인을 선택함과 아울러 상기 비선택된 짝수번째 데이터 라인들 중 하나를 선택하기 위한 제 2 선택 수단과;
    상기 어드레스 신호를 디코딩하여 제 4 선택 신호를 발생하는 제 2 디코딩 수단과;
    상기 제 4 선택 신호에 응답하여 상기 제 2 선택 수단에 의해서 선택된 데이터 라인에 접속되는 제 2 비트 라인에 상기 더미 셀 어레이의 해당하는 더미 셀을 전기적으로 연결시키기 위한 제 3 선택 수단 및;
    상기 제어신호들에 응답하여 상기 제 2 선택 수단에 의해서 선택된 2 개의 데이터 라인들 사이의 전위차를 검출하고, 상기 검출된 전위차에 해당하는 정보 비트를 출력하는 감지 증폭 수단을 포함하는 것을 특징으로 하는 반도체 독출 전용 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 선택 수단은 상기 제 2 비트 라인들의 일단에 각각 접속되는 제 1 스위치들을 포함하되, 상기 제 1 스위치들 중 상기 제 1 선택 신호에 의해서 선택된 상기 제 2 비트 라인들에 해당하는 제 1 스위치들이 동시에 활성화되는 것을 특징으로 하는 반도체 독출 전용 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 3 선택 수단은 상기 제 2 비트 라인들의 타단에 각각 접속되는 제 2 스위치들을 포함하되, 상기 제 2 스위치들 중 상기 제 4 선택 수단에 의해서 선택된 짝수번째 제 2 비트 라인에 관련된 그것만이 활성화되고 나머지 짝수번째 제 2 비트 라인들에 관련된 그것들이 비활성화되는 것을 특징으로 하는 반도체 독출 전용 메모리 장치.
  10. 열 방향으로 신장하는 제 1 및 제 2 비트 라인들이 계층적인 구조로 형성되고, 정보 비트들을 저장하기 위한 메모리 셀들이 상기 제 1 비트 라인들 중 인접한 2 개의 라인들 사이에 접속되고, 그리고 상기 제 2 비트 라인들이 상기 제 1 비트 라인들 상에 배열되는 메인 셀 어레이와;
    상기 메모리 셀들에 저장되는 정보 비트들의 독출 동작시 기준 전위를 제공하기 위한 더미 셀들의 더미 셀 어레이와;
    데이터 라인들과;
    어드레스 신호의 천이를 검출하여 독출 동작시 요구되는 제어 신호들을 발생하는 어드레스 천이 검출 수단과;
    상기 어드레스 신호를 디코딩하여 상기 어레이의 열을 선택하기 위한 제 1, 제 2, 및 제 3 선택 신호들을 발생하는 제 1 디코딩 수단과;
    상기 제 2 비트 라인들 중 상기 제 1 선택 신호에 의해서 선택되는 제 2 비트 라인들과 상기 데이터 라인들을 각각 전기적으로 연결시키기 위한 제 1 선택 수단과;
    상기 제 2 선택 신호에 응답하여, 상기 선택된 제 2 비트 라인들 각각에 접속된 데이터 라인들의 홀수번째 데이터 라인들 중 하나의 데이터 라인을 접지시키기 위한 제 2 선택 수단과;
    상기 제 3 선택 신호에 응답하여, 상기 데이터 라인들의 짝수번째 데이터 라인들 중 상기 접지된 데이터 라인에 관련된 하나의 인접한 짝수번째 데이터 라인을 선택하기 위한 제 3 선택 수단과;
    상기 제 3 선택 신호에 응답하여, 상기 비선택된 짝수번째 데이터 라인들 중 하나를 선택하기 위한 제 4 선택 수단과;
    상기 어드레스 신호를 디코딩하여 제 4 선택 신호를 발생하는 제 2 디코딩 수단과;
    상기 제 4 선택 신호에 응답하여 상기 제 4 선택 수단에 의해서 선택된 데이터 라인에 접속되는 제 2 비트 라인에 상기 더미 셀 어레이의 해당하는 더미 셀을 전기적으로 연결시키기 위한 제 5 선택 수단 및;
    상기 제어신호들에 응답하여 상기 제 3 선택 수단과 제 4 선택 수단에 의해서 선택된 2 개의 데이터 라인들 사이의 전위차를 검출하고, 상기 검출된 전위차에 해당하는 정보 비트를 출력하는 감지 증폭 수단을 포함하는 반도체 독출 전용 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 선택 수단은 상기 제 2 비트 라인들의 일단에 각각 접속되는 제 1 스위치들을 포함하는 반도체 독출 전용 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 스위치들 중 상기 제 1 선택 신호에 의해서 선택된 상기 제 2 비트 라인들에 해당하는 제 1 스위치들이 동시에 활성화되는 반도체 독출 전용 메모리 장치.
  13. 제 10 항에 있어서,
    상기 제 5 선택 수단은 상기 제 2 비트 라인들의 타단에 각각 접속되는 제 2 스위치들을 포함하는 반도체 독출 전용 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 2 스위치들 중 상기 제 4 선택 수단에 의해서 선택된 짝수번째 제 2 비트 라인에 관련된 그것만이 활성화되고 나머지 짝수번째 제 2 비트 라인들에 관련된 그것들이 비활성화되는 반도체 독출 전용 메모리 장치.
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