TW382712B - ROM semiconductor - Google Patents

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TW382712B
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bit line
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TW087109381A
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Cheol-Un Jang
Beng-Soon Choi
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Samsung Electronic
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Description

A7 B7 3377pif.doc/002 五、發明説明（I ) 本發明是有關於一種唯讀記憶體(ROM)，且特別是有 關於一種非或型光罩式唯讀記憶體，其具有一位址轉換偵 測（address transition detecting ; ATD)功能、一階層狀 (hierarchical)位元線結構與多個記憶胞，其中，記憶胞係 由金氧半場效電晶體（MOSFET)組成，且彼此並聯耦接於 位元線與接地線間。 第1圖所示爲一種具有ATD功能的典型ROM元件， 其包括記憶胞陣列10、輸入緩衝器電路12; 14; 16與18、 行通電路20、感測放大器電路22、數據栓鎖電路24、列 預解碼器電路26、行預解碼器電路28、ATD電路30、短 脈波產生電路34 ; 36與38、總和器(summator)40、以及 讀出控制電路42。輸入緩衝器12、14、16與18接收來自 外部的一晶片致能訊號、列位址訊號、行位址訊號與一輸 出致能訊號，而將這些訊號分別轉換成內部訊號CEPi、 RAPi、CAPi與OEI。分別產生自列位址緩衝器14與行位 址緩衝器16的列位址訊號RAPi與行位址訊號CAPi係分 別輸入予列和行預解碼器26和28，用以自記憶胞陣列10 中選出特定的記憶胞。來自輸入緩衝器12、14與16的晶 片致能訊號CEPi、列位址訊號RAPi與行位址訊號CAPi 係輸入予ATD電路30中之短脈衝產生電路34、36與38。 短脈衝產生電路34會於晶片致能訊號變成高或低時產生 一短脈衝，而其他的短脈衝產生電路36與38則會於至少 一位址訊號在一高或低的轉換狀態產生變化時，分別輸出 短脈衝。短脈衝產生電路34、36與38的輸出脈衝會輸入 4 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） 、τ (請先閲讀背面之注意事項再填寫本頁)
3377pif.doc/002 A7 B7 五、發明説明（>) 予總和器40，總和器40會將短脈衝轉換成一具有預定脈 衝寬度的脈衝訊號SM0。讀出控制電路42響應於脈衝訊 號SM0 ’產生預充電控制訊號PRE與感測放大器控制訊 號SACS。當預充電控制訊號prE保持在—主動電壓位準 時，位元線的預充電操作就可以執行。感測放大器電路22 會偵測與放大儲存在由預解碼器電路26和28選擇到之記 憶胞中的數據之電壓位準，然後將感測到的訊號傳輸給數 據栓鎖電路24。儲存在栓鎖電路24中之數據，經由數據 ' 輸出緩衝器電路32輸出至記憶體晶片外。圖1之記憶胞 陣列的結構係如圖2所示，位元線係由主位元線 代表數字的通稱)與次位元線SBI/以階層狀組成，其中， 主位元線MBI/係由一導電金屬形成，而次位元線SBL*係 由一擴散層形成。一條主位元線係搭配兩條次位元線，且 次位元線係分成奇數位元線與偶數'位元線兩個群組。記憶 胞 Mmn(m=l,2,...，i ; n=l,2，...,i)是耦接至字元線 WLl-Wli 與次位元線，其中，閘極是連接至字元線，而汲極是連接 至次位元線，形成一非或型邏輯。記憶胞可以選擇性地以 一高臨限狀態“1”(不導通記憶胞)或以一低臨限狀態“0”（導 通記憶胞）程式化。偶數次位元線係經由串選擇電晶體 ST0，ST1，·..連接至偶數主位元線，而奇數次位元線係經由 接地選擇電晶體GT0，GT1,…連接至奇數主位元線，其中， 串選擇電晶體ST0，ST1,...的閘極係耦接至串選擇線SS0與 SS1，而接地選擇電晶體GT0，GT1,··.的閘極係耦接至接地 選擇線GS0與GS1。 5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 、-β π-?'.- (請先閱讀背面之注意事項再填寫本頁}
3377pif.doc/002 A7 __________B7_ ， 五、發明説明（，） 圖3繪示的是圖1中之記憶胞陣列的假記憶胞之結 構，以對照正常記憶胞之結構。NMOS電晶體T1與T4、 NMOS電晶體Τ2，Τ5與T6、線L1與L2上的阻抗、以及 NMOS電晶體Τ3與Τ7係分別對應於串選擇電晶體、記憶 胞、次位元線的阻抗、以及接地選擇電晶體。假記憶胞的 電流驅動能力是正常記憶胞者的一半，用以於讀出操作中 選擇到對應的記憶胞時，提供一參考電壓。 經浐部中次*?-^-而只工消費合作私印麥 (請先閲讀背面之注意事項再填寫本頁) 關於讀出操作，請參照圖4，被一位址選到之記憶胞 的數據會經由位元線切換電路46與數據線選擇電路48組 成之行通電路2 0，傳輸至感測放大器電路2 2的感測線S L。 感測放大器電路22的參考線RL係經由假位元線，例如圖 3中之線L1與L2，連接至假記憶胞。請參照圖5，位元 線切換電路46響應於選擇訊號YAO-YAq，將主位元線電 性連接至數據線。每一選擇訊號線YAO-Yaq控制一組主 位元線，每一組主位元線係以切換方塊的方式定義之。例 如，當其他的切換方塊因它們的選擇訊號係非致能而保持 在非激化(inactivation)狀態時，高階YA0會激化（activate) 切換方塊46a。匹配某一切換群組的主位元線數目係依據 可被設計之數據讀出格式而變，一個8位元記憶體元件的 每一切換方塊中具有8條主位元線，而一個16位元記憶 體元件的每一切換方塊中可具有I6條主位元線。數據線 的數目是DL1-DL8，它們也與方塊中之主位元線數相容。 在每一切換方塊46a-46b中，NMOS電晶體SWTqO-SWTq7 係分別位於對應之主位元線與數據線間’其閘極係共同耦 6 本紙張尺度適用t國國家標準（CNS ) A4規格（210X297公嫠） A7 B7 33 77pif.doc/002 五、發明説明（（p ) 接至它們對應的選擇線YAO-Yaq。 (請先閲讀背面之注意事項再填寫本頁) 0, 經Μ部中呔榀碑而负-1'消贽合作妇印掣 第6圖繪示的是對應於一選到之記憶胞，將數據線 DL1-DL8之一連接至感測放大器電路22 ’使鄰接該被選 到之數據線的數據線接地，並將其他未被選到之數據線連 接至一反偏線L3的數據線選擇電路。圖6之數據線選擇 電路包括第一選擇器48a與第二選擇器48b ’第一選擇器 48a是將對應於主位元線之某一偶數數據線連接至響應於 選擇訊號DLS0、DLS1、DLS2與DLS3的感測線SL，而 第二選擇器48b是將某一奇數數據線連接至地。第一選擇 器48a係由偶數數據線DL2 ; DL4 ; DL6與DL8、反相器 IV1 ; IV2 ; IV3 與 IV4、以及 NMOS 電晶體 T8-T15 組成。 NMOS電晶體對T8與T9、T10與Til、T12與T13、以及 T14與T15係分別串接在感測線SL與反偏線L3間，每一 對電晶體具有耦接至對應的數據線DL2、DL4、DL6與DL8 之共源極節點。連接至感測線SL之NMOS電晶體T8、T10、 Τ12與Τ14的閘極分別耦接至選擇訊號DLS0-DLS3，而連 接至反偏線L3的NMOS電晶體T9、Til、Τ13與Τ15之 閘極則係分別連接至選擇訊號DLS0_DLS3的反相訊號。 當DLS0變成高而DLS1-DLS3變成低時，NMOS電晶體 T8、Til、T13與T15係導通而NMOS電晶體T9、T10、 T12與T14則係不導通，因此，選到的數據線DL2可以被 連接至感測線SL而其他的數據線DL4、DL6與DL8則被 連接至反偏線L3。第二選擇器48b係由奇數數據線DL1 ; DL3 ; DL5與DL7、反相器IV5-IV8、以及NMOS電晶體 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3377pif-doc/002 A7 B7 五、發明説明（¢) T16-T23 組成。NMOS 電晶體對 T16 與 T17、T18 與 T19、 T2〇與T21、以及T22與T23係分別串接在反偏線L3與 接地線間’每一對電晶體具有耦接至對應的數據線DL1、 DL3、DL5與DL7.之共源極節點。連接至反偏線L3之NM〇S 電晶體T16、T18、T20與T22的閘極分別耦接至選擇訊 號GDLS0-GDLS3,而連接至地的NMOS電晶體T17、T19、 Τ21與Τ23之閘極則係分別連接至選擇訊號GDLS0-GDLS3 的反相訊號。當GDLSO變成高而GDLS1-GDLS3變成低 時，NMOS電晶體Τ16、Τ19、Τ21與Τ23係導通而NMOS 電晶體Τ17、Τ18、Τ20與Τ22則係不導通。當GDLSO變 成低而GDLS1-GDLS3變成高時，NMOS電晶體Τ17、Τ18、 Τ20與Τ22係導通而NMOS電晶體Τ16、Τ19、Τ21與Τ23 則係不導通，因此，選到的數據線DL1可以被連接至地而 其他的數據線DL3、DL5與DL7則被連接至反偏線L3。 第7圖繪示的是感測放大器電路22，其包括耦接至某 一被數據線選擇電路48選到之數據線的感測線SL、接收 來自如圖3所示之一假記憶胞的參考電壓之假數據線（或 參考線)DDL、在一位元線預充電週期期間充電一對應之 主位元線的第一預充電電路52、在一位元線預充電週期期 間充電一對應之假位元線的第二預充電電路54、電流鏡型 (current-mirror-typed)差頻放大器（differential amplifier)56、以及第一與第二反偏電路58和60。預充電 電路52係由4個NMOS電晶體T30 ' T32、T33與T34以 及2個PMOS電晶體T29與T31組成。NMOS電晶體T30 8 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
3377pif.doc/002 A7 B7
------ — ---- --- - I 五、發明説明（& ) 係耦接在一電源供應器與差頻放大器56的輸入節點N1 間，且其閘極是耦接至由圖1中之ATD電路30產生的預 充電控制訊號PRE。PMOS電晶體T29係耦接在一電源供 應器與輸入節點N1間，且其閘極是耦接至節點N1 \KTMOS 電晶體T33係耦接在輸入節點N1與感測線SL間，NMOS 電晶體T34係耦接在NMOS電晶體T33的閘極與地間， 且其閘極是耦接至感測線SL。NMOS電晶體Τ32係耦接 在NMOS電晶體Τ33的閘極與地間，其閘極是耦接至ATD 電路產生之感測放大器控制訊號SACS的互補訊號石巧。 PMOS電晶體T31係耦接在電源供應器與NMOS電晶體T33 的閘極間，且其閘極是耦接至_。電晶體T29與T30係 做爲電流源，用以於位元線預充電週期期間產生一流入主 位元線的預定電流量。電晶體T31-T34係用以產生對應於 主位元線與次位元線的電壓位準/該電壓位準係與電晶體 T34的臨限電壓位準相同。預充電電路54係如同預充電 電路52般由4個NMOS電晶體T35、T38、T39與T40以 及2個PMOS電晶體T36與T37組成。NMOS電晶體T35 係耦接在一電源供應器與差頻放大器56的輸入節點N2 間’且其閘極是耦接至由圖1中之ATD電路30產生的預 充電控制訊號PRE。PMOS電晶體T36係耦接在一電源供 應器與輸入節點N2間，且其閘極是耦接至節點N2。NMOS 電晶體T40係耦接在輸入節點N2與參考線RL(或假數據 線DDL)間，NMOS電晶體T39係耦接在NMOS電晶體T40 的閘極與地間，且其閘極是耦接至參考線RL。NMOS電 9 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 3377pif.doc/002 A7 ______B7___ 五、發明説明（l*| ) 晶體T38係耦接在NMOS電晶體T40的閘極與地間，其 閘極是耦接至訊號PMOS電晶體T37係耦接在電源 供應器與NMOS電晶體T40的閘極間，且其閘極是耦接 至_。電晶體T35與T36係做爲電流源，用以於位元線 預充電週期期間產生一流入主位元線的預定電流量。電晶 體T37-T40係用以產生對應於主位元線與次位元線的電壓 位準，該電壓位準係與電晶體T39的臨限電壓位準相同。 差頻放大器56係由一對PMOS電晶體T24與T25、 一對NMOS電晶體T26與T27、以及NMOS電晶體28組 成，其中，NMOS電晶體T26與T27分別耦接至電晶體T24 與T25，而電晶體T28耦接在電晶體T26與T27的共節點 與地間。電晶體T26與T27具有相同的導電性，它們的閘 極分別耦接至參考線RL(或假數據線DDL)與數據線DL， 而電晶體T28的閘極於數據感測週期期間是耦接至感測放 大器控制訊號SACS。第一反偏電路58是由2個NMOS 電晶體T41與T43以及PMOS電晶體T42組成，電晶體T41 係耦接在電源供應器與節點N3間，且其閘極是耦接至預 充電控制訊號PRE。電晶體T42的源極連接至電源供應器， 而閘極與汲極均耦接至節點N3。電晶體T43耦接在節點 N3與數據線選擇電路48的反偏線L3間，而閘極是耦接 至第一預充電電路52之電晶體T34的汲極。第二反偏電 路60也是由2個NMOS電晶體T44與T46以及PMOS電 晶體T45組成，電晶體T44係耦接在電源供應器與節點N4 間，且其閘極是耦接至預充電控制訊號PRE。電晶體T45 10 (請先閱讀背面之注意事項再填寫本頁)
、1T 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3377pif.doc/002 Λ7
怒中央打4,'^爽二消费合作.^印梦 五、發明説明（F ) 的源極連接至電源供應器，而閘極與汲極均耦接至節點 N4。電晶體T46耦接在節點N4與數據線選擇電路48的 反偏線L3間，而閘極是耦接至第二預充電電路54之電晶 體T39的汲極。 然而’如上所述的唯讀記憶體，每一感測放大器電路 需要一條假數據線（或參考線;），以偵測被位址訊號選到之 記憶胞中的儲存數據。由於對一種數據輸出模組(data-out module)型記憶體’例如8x1、16x1、32x1與以頁方式讀 出’有一些一般性的決定方式可用，故感測放大器電路與 假數據線的數目就會與數據輸出模組的型式有關。像假數 據線數目簡單增加這樣的情形，會導致記憶胞陣列所需面 積的增加’而使得設計準則（design rule)更緊，且積集度 無法提昇。 因此，本發明的主要目的就是在提供一種高密度的唯 讀記憶體。 本發明的另一目的是在提供一種假數據線的數目不會 隨著感測放大器電路數目增加而單純增加的唯讀記憶體。 爲達成上述目的，本發明提出一種記憶體，包括一主 記憶胞陣列’具有複數個第一與第二位元線，該些第一與 第二位元線均係安排成一階層狀結構；一假記憶胞陣列， 用以於一讀出操作期間產生一參考電位；複數條數據線； 一解碼器電路，用以自位址訊號產生一第一、一第二、一 第三與第四選擇訊號；一感測放大器電路，用以偵測儲存 在該主記憶胞陣列中之一記憶胞的一資訊；以及一切換電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (讀先閱讀背面之注意事項再填寫本頁} .裝. -訂 A7 B7 3377pif.doc/002 五、發明説明（吁） 路，用以將該假記億胞經由該第二位元線連接至該感測放 大器電路。 切換電路較佳是包括：一第一選擇器，用以將被該第 一選擇訊號選到之該第二位元線連接至該些數據線.·’ 一第 二選擇器，響應於該第二選擇訊號’用以將與被選到之該 些第二位元線連接的該些數據線中之奇數數據線之一連接 至地；一第三選擇器，響應於該第三選擇訊號，用以選擇 該些數據線中之一偶數數據線，且該偶數數據線鄰接接地 數據線；一第四選擇器，響應於該第三選擇訊號’用以選 擇未被選到之該些偶數數據線之一；以及一第五選擇器’ 響應於第四選擇訊號，用以將被該第四選擇器選到之該第 二位元線連接至對應的該假記憶胞。 第一選擇器包括複數個第一開關，該些第一開關連接 至該些第二位元線，對應於該被選到的第二位元線，該些 第一開關中的部分開關會同時被激化。第五選擇器包括複 數個第二開關，每一該些第二開關皆耦接至該些第二位元 線，對應於被該第四選擇器選到之該些偶數第二位元線’ 該些第二開關中的部分開關會被激化。 根據本發明之唯讀記憶體使得在記憶胞陣列中不需有 額外的假位元線就能達成有效的讀出操作’變成可能。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例’並配合所附圖式’作詳 細說明如下： 圖式之簡單說明： (請先閱讀背面之注意事項存填寫本貢) d. 訂 MTS:,部中决^:準^负工消贽告作社印^ 本紙張尺度通用中國國家標準（CNS ) A4规格（210X297公釐） A7 B7 3377pif.doc/002 五、發明説明（丨〇 ) 第1圖是一種具有位址轉換偵測功能之典型唯讀記憶 體的圖解圖； 第2圖是一種具有一位元線結構之唯讀記憶體的核心 部分之等效電路圖； . 第3圖繪示圖1中之記憶胞陣列的假記憶胞之等效電 路圖解圖； 第4圖繪示圖1中之數據讀出流程的功能方塊圖； 第5至7圖分別繪示位元線切換電路、數據線選擇電 路與感測放大器的示意圖； 第8圖繪示根據本發明之較佳實施例的一種唯讀記憶 體之方塊圖； 第9圖繪示分別使用在圖8之主記憶胞陣列與假記憶 胞陣列中的第一與第二切換電路圖； 第10圖繪示圖8中之數據線ί擇電路圖； 第11圖繪示圖8中之第二解碼器的示意圖；以及 第12圖繪示本發明之較佳數據讀出流程的時序圖。 圖式之標記說明： (請先閱讀背面之注意事項再填寫本頁) 訂 10 :記憶胞陣列 14 :列位址緩衝器 18 :輸出致能緩衝器 22 :感測放大器 26 :列預解碼器 30 :位址轉換偵測電路 12 :晶片致能緩衝器 16 :行位址緩衝器 20 :行通 24 :數據栓鎖 28 :行預解碼器 32 :數據輸出緩衝器 34、36、38 :短脈波產生器40 :總和器 13 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） A7 B7 3377pif.d〇c/〇〇2 五、發明説明（（（） 42 :讀出控制電路 46 :位元線切換電路 52 :第一預充電電路 56 :電流鏡型差頻放大器 60 :第二反偏電路 122 :第二選擇器 44 :假記憶胞陣列 (請先閲讀背面之注意事項再填寫本頁) 45 :數據線選擇電路 54 :第二預充電電路 58 :第一反偏電路 121 :第一選擇器 I23 :第三選擇器 130 :第二解碼器 在圖中，相同的參考數字是代表相同或相對應的部 分。 實施例_ 請參照第8-10圖，本發明並未在記憶胞陣列區域中 構建假數據線’而提出一種切換電路111 ’將假記億胞經 由主記憶胞陣列的主位元線連接至感測放大器電路22的 參考線。切換電路111是設計成自指定給位元線切換電路 46中之某一選到的切換方塊46a-46b之主位元線中，除了 在讀取操作時用作數據存取的一對主位元線外’選出一條 主位元線，以便使該選到之主位元線做爲假數據線。 經來-部中决#率而妨工消费合竹妇卬$! 圖8繪示本發明之一種唯讀記憶體的功能結構’其中’ 位址緩衝器12 ; 14 ; 16和18、主記憶胞陣列1〇、感測放 大器電路22、數據栓鎖24、第一解碼器（也就是行解碼 器)28、數據輸出緩衝器32、假記憶胞陣列44與第一位元 線切換電路46均類似於圖1-7中之電路。第二切換電路111 響應於產生自第二解碼器130的選擇訊號YDx，選擇一偶 數主位元線MBL2k(k是大於或等於1之整數），然後經由 14 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0 X 297公釐） 經來部中决標準^只工消費合作办印聚 3377pif.doc/002 ______^_B7___丨 五、發明説明（I u 被選到之偶數主位元線與第一切換電路46將一假記憶胞 連接至感測放大器22。 請參照圖9，第二主位元線切換電路111具有閘極與 選擇訊號YDO-YDx耦接之NMOS電晶體DSWTO-DSWTx 以及偶數主位元線MBL2k。假設，當第一位元線切換電路 46中之切換方塊46a被選到時，主位元線MBL1接地且鄰 接的主位元線MBL2連接至感測放大器電路22的感測線 SL，則對應於被選到之切換方塊46a中之主位元線MBL3-MBL8中的偶數主位元線MBL4、MBL6與MBL8中之一 的某一 NMOS電晶體DSWT1-DSWT3，例如電晶體 DSWT2，會因產生自第二解碼器電路130的選擇訊號YD2 之故變成傳導，且被指定給一假記憶胞的此主位元線便經 由傳導的NMOS電晶體(例如電晶體DSWT2)連接至參考 線RL，做爲感測放大器電路的一輸入。 請參照圖10，數據線選擇電路120將對應於切換方塊 (例如46a)中之主位元線MBL1-MBL8的數據線DL1-DL8 中之偶數數據線DL2、DL4、DL6與DL8之一，例如對應 於一選擇到的記憶胞之DL2,連接至感測放大器電路22 的感測線SL，使鄰接被選到數據線DL2的數據線(例如DL1) 接地，且提供其他的數據線DL4、DL6與DL8之一給感 測放大器電路22做爲一參考線。特別的是’在圖1〇中’ 第一選擇器121響應於選擇訊號DLS0-DLS3，將對應於被 選到之主位元線的偶數數據線DL2、DL4 ' DL6與DL8之 一連接至感測放大器電路22的感測線。第二選擇器122 15 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐P " ： C請先閲讀背面之注意事項再填寫本頁) 裝· ,ιτ A7 B7 3377pif.doc/002 五、發明説明（丨> ) 響應於選擇訊號GDLS〇-GDLS3,將奇數數據線DU、DL3、 (請先閱讀背面之注意事項再填寫本頁) DL5與DL7之一連接至地。第三選擇器123將被第一選擇 器121選到之偶數數據線外的其他偶數數據線之一連接至 感測放大器電路22的參考線RL。第一選擇器121係由反 相器IV9 ; IV10 ; IV11和IV12與NMOS電晶體對T48和 T49 ; T50 和 T51 ; T52 和 T53 ; T54 和 T55 組成，而第二 選擇器122係由反相器IV13;IV14;IV15和IV16與NMOS 電晶體對 T56 和 T57 ; T58 和 T59 ; T60 和 T61 ; T62 和 T63 組成。第一與第二選擇器內部的連接方式係與圖6中者相 同。 經"部中戎#4,-而只工消势合作沿印製 第三選擇器123之數據線的安排方式與第一選擇器者 不同，其偶數數據線的排列次序是DL6、DL2、DL8與DL4， 且分別對應於選擇訊號DLSO、DLS1、DLS2與DLS3。藉 由第三選擇器中之數據線的安排方式，除了被第一選擇器 121選到之偶數數據線外，其他的偶數數據線會被第三選 擇器選到。雖然在第三選擇器123中，偶數數據線的排列 次序是DL6、DL2、DL8與DL4，且分別對應於選擇訊號 DLSO、DLS1、DLS2與DLS3，但熟習此藝者也可將之變 化成其他的結構。 當第一選擇器121中之DLSO變成高而DLS1-DLS3 變成低時，電晶體T48、T51、T53與T55導通而電晶體T49、 Τ50、Τ52與Τ54不導通，因此，數據線DL2連接至感測 放大器電路22的感測線SL，而數據線DL4、DL6與DL8 則連接至反偏線L3。此時，當第二選擇器122中之GDLS0 16 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 3377pif.doc/002 A7 B7 五、發明説明（％) 變成低而GDLS1-GDLS3變成高時，電晶體T57、T58、T60 與T62導通而電晶體T56、T59、T61與T63不導通，因 此’DL1連接至地，而DL3、DL5與DL7連接至反偏線L3。 同時’因爲DLSO是在高態，因此，第三選擇器US中之 電晶體T64變成導通，使得DL6被連接至感測放大器電 路22的參考線RL。 第11圖繪示選擇某一第二位元線切換電路111之 NMOS電晶體的解碼器電路，解碼器130具有反相器 IV21-IV24，用以接收非及閘G1-G4的輸出，其中非及閘 G1-G4是用以接收位址訊號CAP0，CAP1，…。請參照第12 圖，其繪示讀出操作期間之時序圖。假設選到的是圖2中 之記憶胞M13，一外部位址訊號的轉換會使得預充電控制 訊號PRE以及感測放大器控制訊號SACS與石斤自位址轉 換偵測電路30中產生。若PRE、"SACS與石茂分別是在高 態、高態與低態，則第一與第二預充電控制電路52與54 便會被激化以執行預充電功能。結果，主記憶胞陣列10 中的選擇電晶體81'1,8丁3,...，01'1,0丁3，...被選擇訊號881 與GS1開啓，且耦接至選擇之字元線WL1的記憶胞被激 化。產生自行預解碼器電路28的ΥΑ0會變成高態，使得 切換方塊46a中的NMOS電晶體SWT00-SWT07導通。然 後，主位元線MBL1-MBL8分別連接至對應的數據線 DL1-DL8。響應於選擇訊號DLS0的上升轉換，第一選擇 器1以中之電晶體TM會導通且DL2會連接至感測放大 器電路22之一參考線RL輸入。再者，GDLS0的低態會 17 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 、τ
3377pif.doc/002 A7 B7 五、發明説明（|彡）
使得電晶體T57導通，而使DL1接地。同時，因爲DLSO 上升至高態，第三選擇器I23中之電晶體T64會導通，而 使得DL6連接至感測放大器電路22之參考線RL。此時， 因產生自第二解碼器電路130的YD2變成高態，故第二 位元線切換電路111中之電晶體DSWT2會導通，且對應 於被第三選擇器123選到之DL6的主位元線MBL6會連 接至一假記憶胞。 如果流經連接至MBL6的假記憶胞之電流量小於流經 選到之記憶胞M13者時，感測放大器電路22會以一儲存 數據“1”的導通記憶胞偵測M13。反之，如果流經選到之 記憶胞M13之電流量小於流經假記憶胞者時，感測放大 器電路22會以一儲存數據“〇”的不導通記憶胞讀取記憶胞 M13。 如上所述，根據本發明之唯讀記憶體具有在記憶胞陣 列中不需額外的假位元線就能達成有效的讀出操作之優 點’因此，便可提昇記憶體的積集度。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適扣中國國家榡準（CNS ) A4規格（210X297公嫠） (請先閱讀背面之注意事項再填寫本頁) '裝· 訂 經部中央i?.率Λ只工消费合作社印製

Claims (1)

  1. ABCD 3377pif.doc/002 六、申請專利範圍 1. 一種唯讀記憶體半導體，包括： 一主記憶胞陣列，具有複數個第一與第二位元線，該 些第一與第二位元線均係安排成一階層狀結構； 一假記憶胞陣列，用以於一讀出操作期間產生一參考 電位； 複數條數據線； 一解碼器電路，用以自位址訊號產生一第一、一第二、 一第三與第四選擇訊號； 一感測放大器電路，用以偵測儲存在該主記憶胞陣列 中之一記憶胞的一資訊；以及 一切換電路，用以將該假記憶胞經由該第二位元線連 接至該感測放大器電路。 2. 如申請專利範圍第1項所述之唯讀記憶體半導體， 其中該切換電路包括： " 一第一選擇器，用以將被該第一選擇訊號選到之該第 二位元線連接至該些數據線； 一第二選擇器，響應於該第二選擇訊號，用以將與被 選到之該些第二位元線連接的該些數據線中之奇數數據線 之一連接至地； 一第三選擇器，響應於該第三選擇訊號，用以選擇該 些數據線中之一偶數數據線，且該偶數數據線鄰接接地數 據線； 一第四選擇器，響應於該第三選擇訊號，用以選擇未 被選到之該些偶數數據線之一；以及 19 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝. 、1T 經濟部中央標準局員工消費合作社印製 3377pif.doc/002 A8 s · D8 、申請專利範圍 一第五選擇器，響應於第四選擇訊號，用以將被該第 四選擇器選到之該第二位元線連接至對應的該假記憶胞。 3. 如申請專利範圍第2項所述之唯讀記憶體半導體， 其中該第一選擇器包括複數個第一開關，該些第一開關連 接至該些第二位元線，對應於該被選到的第二位元線，該 些第一開關中的部分開關會同時被激化。 4. 如申請專利範圍第3項所述之唯讀記憶體半導體， 其中該第五選擇器包括複數個第二開關，每一該些第二開 關皆耦接至該些第二位元線，對應於被該第四選擇器選到 之該些偶數第二位元線，該些第二開關中的部分開關會被 激化。 (請先閱讀背面之注意事項再填寫本頁) 裝· 、1T 經濟部中央標準局員工消費合作社印製 20 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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