KR970004071B1 - 선택적으로 활성화되는 감지 증폭기를 갖춘 반도체 기억 장치 - Google Patents

선택적으로 활성화되는 감지 증폭기를 갖춘 반도체 기억 장치

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KR970004071B1
KR970004071B1 KR1019940018041A KR19940018041A KR970004071B1 KR 970004071 B1 KR970004071 B1 KR 970004071B1 KR 1019940018041 A KR1019940018041 A KR 1019940018041A KR 19940018041 A KR19940018041 A KR 19940018041A KR 970004071 B1 KR970004071 B1 KR 970004071B1
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Abstract

없음

Description

선택적으로 활성화되는 감지 증폭기를 갖춘 반도체 기억 장치
제1도는 종래 기술의 반도체 기억 장치의 배열을 도시한 회로도.
제2도는 종래 기술의 반도체 기억 장치에서 메모리 셀 블록에 저장된 데이타 비트와의 억세스를 도시하는 타이밍도.
제3도는 본 발명에 따른 반도체 ROM(read only memory) 장치에 배열을 도시한 블럭도.
제4도는 본 발명에 따른 반도체 ROM 장치의 배열을 도시한 회로도.
제5도는 본 발명에 따른 반도체 ROM 장치에서 메모리 셀 블록중 하나에 저장된 데이타 비트와의 억세스를 도시하는 타이밍도.
제6도는 본 발명에 따른 다른 반도체 ROM 장치의 배열을 도시하는 회로도.
제7도는 제6도에 도시된 반도체 ROM 장치에서 메모리 셀 블록 중 하나에 저장된 데이타 비트와의 억세스를 도시하는 타이밍도.
제8도는 본 발명에 따른 또다른 반도체 ROM 장치의 배열을 도시하는 회로도.
제9도는 제8도에 도시된 반도체 ROM 장치에서 메모리 셀 블록중 하나에 저장된 데이타 비트와의 억세스를 도시하는 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 칩 151,…15n : 감지 증폭기 유닛
161,…161,16m,16n : 예비 충전 회로 17 : 출력회로
WL1,…WL1v,…WLpv : 워드 회선 DL11,…DL1u,…DLnu : 디지트 회선
본 발명의 이용분야
본 발명은 반도체 기억장치에 관한 것으로, 특히 저전력에서 고속동작이 가능한 반도체 기억장치에 관한 것이다.
종래의 기술
이러한 반도체 기억장치의 전형적인 예가 심사청구 되지않은 일본 특허출원 No. 63-119098에서 설명되고, 제1도에서 종래 기술의 반도체 기억장치를 도시한다. 종래 기술의 반도체 기억장치는 서로 유사하게 배열되어 있는 다수의 메모리 셀 블럭(1a,1b,1c,1d)으로 구성되므로, 단 하나의 메모리 셀 블럭(1a)을 중심으로 설명되어진다.
메모리 셀 블럭(1a 내지 1d)은 재기록할 수 없게 저장된 데이타 비트를 위한 ROM(read only memory) 셀 어레이, 다수의 행선(row line)(2a,2b,2c,2d), 및 다수의 열선(column line)(3a,3b,3c,3d)으로 구성되고, ROM 셀은 다수의 행선(2a,2b,2c,2d)와 다수의 열선(3a,3b,3c,3d)상의 교점으로부터 정해진 소정의 위치에 놓인다. ROM 셀 각각은 열선(3a 내지 3d)와 고정된 전압원간에 연결되는 증가형 MOS 트랜지스터로 주어지고, 열선(3a 내지 3d)에 선택적으로 전류가 통하게 되어 연결된 증가형 MOS 트랜지스터가 ON 상태로 된다.
메모리 셀 블록(1a)은 또한 n-채널 증가형 MOS 트랜지스터(4a,4b,4c,4d)가 병렬로 조합된 방전 회로(4)를 포함하고, n-채널 증가형 MOS 트랜지스터(4a 내지 4d)는 드레인 노드(drain node)에서 각 열선(3a 내지 3d)에 연결되며 소스 노드(source node)에서는 접지 전압선(Vss)에 연결된다. 방전 제어 신호(DLSROM)가 n-채널 증가형 MOS 트랜지스터(4a 내지 4d)의 게이트 전극에 공급되면, n-채널 증가형 MOS 트랜지스터(4a 내지 4d)는 연결된 열선(3a 내지 3d)에 각각 방전한다.
메모리 셀 블럭(1a)은 또한 p-채널 증가형 MOS 트랜지스터(5a,5b,5c,5d)가 병렬로 조합된 열선 선택 회로(5)를 포함하고, p-채널 증가형 MOS 트랜지스터(5a 내지 5d)는 소스 노드에서 전력 전압선(Vcc)에 연결되며 드레인 노드에서는 각 열선(3a 내지 3d)에 연결된다. 열선 선택 신호(NCOLDEC0, NCOLDEC1, NCOLDEC2, NCOLDEC3)가 각각 p-채널 증가형 MOS 트랜지스터(5a 내지 5d)의 게이트 전극에 공급되면, p-채널 증가형 MOS 트랜지스터(5a 내지 5d)는 선택적으로 열선(3a 내지 3d)을 충전한다.
메모리 셀 블럭(1a)은 또한 감지 증폭 회로(6)를 포함하고, 이 감지 증폭 회로(6)는 p-채널 증가형 MOS 트랜지스터(6a,6b,6c,6d) 및, 전력 전압선(Vcc)과 접지전압선(Vss)간에 연결된 n-채널 증가형 MOS 트랜지스터(6f)의 직렬 조합으로 주어진다. 활성화 신호(OE1)는 p-채널 증가형 MOS 트랜지스터(6a)의 게이트 전극과 n-채널 증가형 MOS 트랜지스터(6f)의 게이트 전극에 공급되고, 다른 p-채널 증가형 MOS 트랜지스터(6b 내지 6e)는 각각 열선(3a 내지 3d)에 연결된다. 억세스된 데이타 비트는 감지 증폭 회로(6)의 출력 노드(N1)에서 고전압 레벨이나 저전압 레벨 형태로 주어진다.
종래 기술의 반도체 기억 장치는 또한 모든 메모리 셀 블럭(1a 내지 1d)에 대한 분리 감지 증폭 회로(7)를 포함한다. 이 분리 감지 증폭 회로(7)는 p-채널 증가형 MOS 트랜지스터(7a) 및, 전력 전압선(Vcc)와 접지 전압선(Vss)간에 연결된 n-채널 증가형 MOS 트랜지스터(7b,7c,7d,7e,7f)의 직렬 조합으로 주어진다. 활성화 신호(OE2)는 p-채널 증가형 MOS 트랜지스터(7a)의 게이트 전극과 n-채널 증가형 MOS 트랜지스터(7f)의 게이트 전극에 공급되고, 다른 n-채널 증가형 MOS 트랜지스터(7b 내지 7e)는 각각 메모리 셀 블럭(1a 내지 1d)의 출력 노드(N1)에 연결된다. 억세스된 데이타 비트는 또한 출력 노드(N2)에서 고전압 레벨이나 저전압 레벨 형태로 주어진다.
종래 기술의 반도체 기억 장치는 또한 출력 회로(8)를 포함하고, 이 출력 회로(8)는 NAND 게이트(NR1)와 n-채널 증가형 MOS 트랜지스터(8a)로 구성된다. NAND 게이트(NR1)은 인에이블 신호(enable signal)(NH4)의 출력으로 동작되고 출력 노드(N2)에서의 억세스된 데이타 비트에 반응하여, 그 결과가 n-채널 증가형 MOS 트랜지스터(8a)에 연결된다. n-채널 증가형 MOS 트랜지스터(8a)는 앞서 충전된 노드(N3)와 접지 전압선(Vss) 간에 연결되고, 억세스된 데이타 비트를 나타내는 출력 데이타 신호는 앞서 충전된 노드(N3)로 부터 공급된다.
이와 같이 배열된 종래 기술의 반도체 기억 장치는 다음과 같이 동작한다. 제2도는 열선(3c)와 행선(2b) 간의 교점에 위치한 메모리셀에 저장되고 저전압 레벨에 대응하는 논리 "0" 레벨의 데이타 비트로의 억세스를 설명한다.
먼저, 방전 신호(DISROM)가 시간(t1)에서 활성화되는 고전압 레벨로 변하면, 모든 n-채널 증가형 MOS 트랜지스터(4a 내지 4d)는 연결된 열선(3a 내지 3d)을 방전하기 위해 ON 상태로 된다. 그 결과, 모든 열선(3a 내지 3d)은 접지 전압 레벨로 낮아진다.
이어서, 열선 선택 회로(NCOLDEC2)는 시간 (t2)에서 활성화되는 저전압 레벨로 변하고, 나머지 열선 선택 신호(NCOLDEC0, NCOLDEC1, NCOLDEC3)는 불활성되는 고전압 레벨을 유지한다. 그러므로, 열선(3c)만이 고전압 레벨로 변하고 나머지 열선(3a,3b,3d)은 저전압 레벨을 유지한다.
시간(t3)에서 열선 선택 신호(NCOLDEC2)는 다시 활성화되는 저전압 레벨에서 불활성화되는 고전압 레벨로 변하고, 모든 열선(3a 내지 3d)에는 부동 상태(floating state)가 시작된다.
행선(2b)은 시간(t4)에서 활성화되는 고전압 레벨로 변하여 행선(2b)상의 교점에 메모리 셀이 주어졌나 여부를 점검한다. 행선(2b)와 열선(3c)간의 교점에 메모리 셀이 주어졌다면, 메모리 셀은 연결된 열선(3c)과 접지 전압선(Vss)간에 전도성 채널(conductive channel)을 제공한다. 그러므로, 충전된 열선(3c)은 방전되어 저전압 레벨로 낮아진다.
시간(t4)에서, 활성화 신호(OE1)는 계속 고전압 레벨을 유지하고, n-채널 증가형 MOS 트랜지스터(6f)는 ON 상태이다. 그러나, p-채널 증가형 MOS 트랜지스터(6a)는 OFF 상태이다.
활성화 신호(OE1)는 시간(t4)와 (t5) 사이에서 저전압 레벨을 변하고, p-채널 증가형 MOS 트랜지스터(6a)에 전도성 채널이 주어진다. 모든 열선(3a 내지 3d)이 이미 방전되었으므로, p-채널 증가형 MOS 트랜지스터(6b 내지 6e)는 고전압 레벨을 출력 노드(N1)로 전하고, 이 출력 노드(N1)는 p-채널 증가형 MOS 트랜지스터(6a 내지 6e)를 통해 고전압 레벨로 충전된다.
메모리 셀 블럭에 저장된 데이타 비트가 억세스되는 동안 다른 메모리 셀 블럭(1b 내지 1d)의 모든 열선은 미리 충전되지 않고, 메모리 셀 블럭(1b 내지 1d)의 출력노드는 고전압 레벨을 유지한다.
활성화 신호(OE2)는 시간(t5) 이전에서 저전압 레벨을 유지하고 p-채널 증가형 MOS 트랜지스터(7a)는 ON 상태이다. 활성화 신호(OE2)는 n-채널 증가형 MOS 트랜지스터(7f)를 OFF 상태로 유지시키고, 출력 노드(N2)는 고전압 레벨로 충전된다. 메모리 셀 블럭(1a 내지 1d)의 출력 노드(N1)는 n-채널 증가형 MOS 트랜지스터(7b 내지 7e)가 ON 상태가 되도록 한다. 그러나, 출력 노드(N2)는 NAND 증가형 MOS 트랜지스터(7f)에 의해 접지 전압선(Vss)으로 부터 절연된다.
활성화 신호(OE2)는 시간(t5)에서 고전압 레벨로 변하고, 출력 노드(N2)가 전력 전압선(Vcc)로부터 절연되도록 p-채널 증가형 MOS 트랜지스터(7a)는 OFF 상태로 된다.
한편으로, n-채널 증가형 MOS 트랜지스터(7f)는 ON 상태로 되고, 출력 노드(N2)는 MOS 트랜지스터(7b 내지 7f)를 통해 접지 전압선으로 방전된다. 그 결과, 출력노드(n2)는 저전압 레벨로 변한다.
출력 인에이블 신호(NH4)가 시간(t6)에서 저전압 레벨 또는 논리 "0" 레벨로 변하면, NOR 게이트(NR1)는 동작할 수 있게 되고 출력 노드(N2)에서 전압 레벨에 응답하게 된다. 출력 노드(N2)가 이미 방전되어 있어서 NOR 게이트(NR1)는 논리 "1" 레벨이나 고전압 레벨을 출력한다. n-채널 증가형 MOS 트랜지스터(8a)는 ON 상태가 되고, 앞서 충전된 노드(N3)는 방전된다. 그 결과, 출력 데이타 신호는 억세스된 데이타 비트를 나타내는 저전압 레벨 또는 논리 "0" 레벨로 변한다.
행열(2b) 대신에 행열(2a)가 선택되면, 열선(3c)은 고전압 레벨을 유지하고 p-채널 증가형 MOS 트랜지스터(6d)는 절대 ON 상태로 되지 않는다. 그러므로, 출력 노드(N1)는 저전압 레벨을 유지하고 n-채널 증가형 MOS 트랜지스터(7b)는 출력 노드(N2)를 접지 전압선(Vss)으로부터 절연하다. NOR 게이트(NR1)는 논리 "0"레벨 또는 저전압 레벨을 출력하고, n-채널 증가형 MOS 트랜지스터(8a)는 앞서 충전된 노드(N3)를 접지 전압선(Vss)으로부터 절연한다. 그 결과, 출력 데이타 신호는 억세스된 데이타 비트를 나타내는 고전압 레벨 또는 논리 "1" 레벨로 변한다.
이와 같이, 종래 기술의 반도체 기억장치는 감지 증폭기(6) 및 (7)의 두 단계를 이용해 억세스되는 데이타 비트의 전위 레벨을 식별한다.
그러나, 종래 기술의 감지 증폭 회로(6)에서는 억세스되는 데이타 비트를 식별하기 위해 비교적 오랜 시간 주기를 소모하는 문제점이 있다. 이는 p-채널 증가형 MOS 트랜지스터(6a 내지 6e)가 전력 전압 레벨(Vcc)을 출력 노드(N1)로 연속해서 전달하기 때문이다. 그래서, 전달로 인한 시간 지연이 발생되고, 외부 장치가 고속으로 데이타 비트를 억세스 할 수 없게 된다.
종래 기술의 반도체 기억 장치에서 또다른 문제점을 억세스되는 데이타 비트의 바람직하지 않은 반전이다. 이러한 데이타 비트의 반전이 발생하는 이유는 p-채널 증가형 MOS 트랜지스터(6a 내지 6e)가 전력 전압 레벨을 연속하여 낮추고, 이로 인해 p-채널 증가형 MOS 트랜지스터의 한계값(threshold)과, 소스 노드에서의 전압 레벨 및 게이트 전극에서의 전압 레벨간에 실제차이 사이의 마진을 감소시키기 때문이다. 예를들어, p-채널 증가형 MOS 트랜지스터중 하나가 위치에 따라 변하는 후방 게이트전압으로 인해 비교적 작은 한계값을 갖는다면, 이 p-채널 증가형 MOS 트랜지스터는 바람직하지 않게 OFF 상태가 되어 출력 노드(N1)에서의 전압 레벨이 억세스된 데이타 비트의 논리 레벨을 정확하게 나타내지 않는다.
본 발명의 요약
본 발명의 주된 목적은 잘못된 동작없이 고속으로 전위레벨을 식별하는 감지 증폭 회로를 갖춘 반도체 기억 장치를 제공하는 것이다.
상기 목적을 이루기 위해, 본 발명에서는 판독되는 데이타 비트 중 하나를 선택하는 데 다수의 감지 증폭 회로를 선택적으로 활성화하는 것을 제안한다.
본 발명에 따라, 판독될 수 있는 데이타 비트를 전위 레벨의 형태로 각각 지정하고 어드레스로 불러낼 수 있는 다수의 기억 장치, 데이타 비트를 판독하기 위해 어드레스를 불러낼 수 있는 다수의 기억 위치로 부터 기억 위치를 선택하는 동작을 하는 제1어드레스 지정 시스템, 어드레스로 불러낼 수 있는 다수의 메모리 셀에 선택적으로 연결되고 기억 위치로부터 판독된 데이타 비트를 전달하는 다수의 데이타 전달 경로, 다수의 데이타 전달 경로상의 데이타 비트 중 하나를 선택하기 위해 다수의 선택 신호선에 선택적으로 전류를 통하게 하는 제2어드레스 지정 시스템, 다수의 데이타 전달 경로에 각각 연결되고 상기 데이타 비트중 하나의 전위 레벨을 신속하게 식별하기 위해 다수의 선택 신호선으로 선택적으로 활성화되는 다수의 감지 증폭기, 및 상기 데이타 비트 중 하나를 외부로 전달하기 위한 출력 회로를 구비하고 단일 반도체 칩상에 제작되는 반도체 기억 장치를 제공한다.
양호한 실시예의 설명
<제1실시예>
제3도를 참조로, 본 발명을 구체화한 반도체 판독전용 기억 장치는 반도체 칩(10)상에 제작되고, 주로 메모리 셀 어레이(11), 블럭 어드레스 지정 시스템(12), 행선 어드레스 지정 시스템(13), 열선 어드레스 지정 시스템(14), 다수의 감지 증폭기 유닛(151,…,15n), 다수의 예비 충전 회로(161,…161,16m,16n), 및 출력 유닛(17)으로 구성된다. 외부 장치(도시되지 않은)는 메모리 셀 어레이(11)에 저장된 데이타 정보를 외부의 어드레스 비트와 억세스하고, 외부의 어드레스 비트는 블럭 어드레스 예비복호화 신호, 행선 어드레스 예비 복호화 신호, 및 열선 어드레스 예비 복호화 신호를 제공하기 위해 앞서 복호화 된다.
메모리 셀 어레이(11)는 다수의 메모리 셀 블럭(111,…111,11m,11n,…1p1,…1p1,1pm,1pn)으로 분류되고, 다수의 메모리 셀 블럭(111 내지 1pn)은 행선 및 열선으로 배열된다. 메모리 셀 블럭(111 내지 1pn)에는 블럭 행선 어드레스 및 어드레스 지정 시스템(12)은 메모리 셀 블럭(111 내지 1pn)중 하나가 억세스될 수 있게한다.
다수의 디지트 회선 세트(DL11 내지 DL1u,…DL11 내지 DL1u,DLm1 내지 DLmu,DLn1 내지 DLnu)가 메모리 셀 블럭(111 내지 1pn)의 열선 방향과 각각 관련되고, 선택된 디지트 회선 세트는 데이타 비트를 관련된 감지 증폭기 유닛에 전달한다.
다수의 워드 회선 세트(WL11 내지 WL1v,…,WLp1 내지 WLpv)가 메모리 셀 블럭(111 내지 1pn)의 열선 방향과 관련되고, 선택된 워드 회선 세트는 선택적으로 활성화되는 고전압 레벨로 변한다. 그래서, 선택된 워드 회선 세트와 선택된 디지트 회선 세트는 메모리 셀 블럭(111 내지 1pn) 중 하나가 억세스될 수 있게 한다.
블럭 어드레스 복호화 시스템(12)은 블록 어드레스 복호기(12a) 및 그와 관련된 신호 회선으로 주어지고, 블럭 어드레스 복호기(12a)는 블럭 어드레스 예비 복호화 신호에 대응하여 행선 어드레스 지정 시스템(13) 및 열선 어드레스 지정 시스템(14)을 거쳐 메모리 셀 블럭(111 내지 1pn)중 하나를 선택한다.
행선 어드레스 지정 시스템은 다수의 행선 어드레스 복호기(131 내지 13p)로 구성되고, 다수의 행선 어드레스 복호기(131 내지 13p)는 각각 다수의 워드 회선 세트(WL11 내지 WL1v,…WLp1 내지 WLpv)에 관련된다. 블럭 어드레스 복호기(12a)는 행선 어드레스 복호기 유닛(131 내지 13p) 중 하나를 동작가능하게 하고, 동작 가능한 행선 어드레스 복호기 유닛은 행선 어드레스 예비 복호화 신호에 대응하여 관련된 워드 회선중 하나를 활성화되는 고전력 레벨로 구동한다.
열선 어드레스 지정 시스템(14)은 열선 어드레스 복호화 회선(CL11 내지 CL1u,…,CL11 내지 LClu, CLm1 내지 CLmu,CLn1 내지 CLnu)의 세트와 각각 관련된 다수의 열선 어드레스 복호기(141,…141,14m,14n)로 주어지고, 열선 어드레스 복호기(141 내지 14n) 중 하나가 블럭 어드레스 복호기(12a)에 의해 동작 가능하게 된다. 동작 가능한 열선 어드레스 복호기는 열선 어드레스 예비 복호화 신호에 대응하여 관련된 열선 어드레스 복호화 회선중 하나를 구동한다.
감지 증폭기 유닛(151 내지 15n)은 각각 다수의 디지트 회선 세트(DL11 내지 DLlu,…,DLn1 내지 DLnu)와 관련되고, 동작 가능하게 된 열선 어드레스 복호기와 관련되는 감지 증폭기는 억세스되는 데이타 비트를 나타내는 판독 데이타 신호를 증폭한다.
예비 충전 회로(161 내지 16n)는 각각 다수의 디지트 회선 세트(DL11 내지 DLlu,…,DLu1 내지 DLnu)와 관련되고, 예비 충전 제어 신호(PC)에 대응하여 관련된 디지트 회선 세트(DL11 내지 DLlu,…,DLn1 내지 DLnu)를 전력 전압 레벨(Vcc)로 충전한다. 선택된 워드 회선은 관련된 메모리 셀 블럭의 행선이 디지트 회선 세트(DL1 내지 DLlu,…,DLn1 내지 DLnu)상의 전압 레벨을 변화시키게 하고, 감지 증폭기 유닛(151 내지 15n)은 신속하게 억세스 데이타 비트를 나타내는 선택된 디지트 회선상의 전압 레벨을 식별한다. 상기 감지 증폭기는 식별된 전압 레벨을 NAND 게이트로 주어지는 출력 회로(17)에 전하고, 출력 인에이블 신호(OE)는 NAND 게이트가 억세스 데이타 비트를 나타내는 출력 데이타 신호(Dout)를 출력하게 한다.
제4도를 참조로, 메모리 셀 블럭(111), 감지 증폭기 유닛(151) 및 예비 충전 회로(161)가 상세하게 설명되고, 다른 나머지 메모리 셀 블럭(111 내지 1pn), 감지 증폭기 유닛(151 내지 15n) 및 예비 충전 회로(161 내지 16n)는 메모리 셀 블럭(111), 감지 증폭기 회로(151) 및 예비 충전 회로(161)와 각각 유사하게 동작한다.
메모리 셀 블럭(111)은 각각 데이타 비트를 저장하는 다수의 기억 위치(M11,M12,M13,…,M1u,M21,M22,M23,…,M2uMM31,M32,M33,…,M3u,Mv1,Mv2,Mv3,…,Mvu)를 포함하고, 점선으로 도시된 원은 기억 위치(M11 내지 Mvu) 각각을 나타낸다. 이 경우, 논리 "1"의 데이타 비트는 관련된 워드 회선상의 활성화되는 고전압 레벨보다 낮은 한계값을 갖는 n-채널 증가형 FET로 표현되고, 논리 "0"의 데이타 비트는 활성화되는 고전압 레벨보다 높은 한계값을 갖는 n-채널 증가형 FET로 표현된다. 높은 한계값을 갖는 n-채널 증가형 FET는 제4도에 도시되어 있지 않지만, 그로 나타내지는 데이타 비트는 채널 도핑을 선택적으로 실행하여 저장될 수 있다. 다른 실행 방법으로 다이오드가 기억 위치를 형성할 수 있다. 이 경우, 다이오드는 선택적으로 절연되어 관련된 디지트 회선이 접지 전압선으로부터 절연되게 한다.
기억 위치(M11 내지 Mvu)의 열선은 각각 디지트 회선(DL11,DL12,DL13,…DLu)에 관련되고, n-채널 증가형 FET의 드레인 노드는 관련된 디지트 회선(DL11 내지 DL1u)에 각각 연결된다. n-채널 증가형 FET의 소스 노드는 접지 전압선에 연결된다.
기억 위치(M11 내지 Mvu)의 행선은 각각 워드 회선(WL11,WL12,WL13,…WL1v)에 관련되고, n-채널 증가형 FET의 게이트 전극은 관련된 워드 회선(WL11 내지 WL1v)에 연결된다. 워드 회선(WL11 내지 WL1v) 중 하나가 활성화되는 고전압 레벨로 변하면, 비교적 낮은 한계값을 갖는 n-채널 증가형 FET만이 ON 상태로 되고, 전도성 채널은 관련된 디지트 회선을 접지 전압선에 연결한다. 그러나, 높은 한계값을 갖는 n-채널 증가형 FET는 OFF 상태로 되고, 전도성 채널은 관련된 디지트 회선을 접지 전압선에 연결하지 않는다.
예비 충전 회로(161)는 전력 전압선과 디지트 회선(DL11 내지 DL1u)에 연결된 다수의 p-채널 증가형 충전 트랜지스터(Qn31,Qnp32,Qnp33,…,Qnp3u)로 주어지고, 예비 충전 제어 신호(PC)에 대응하여 관련된 디지트 회선(DL11 내지 DL1u)을 전력 전압 레벨로 충전한다.
감지 증폭기 유닛(151)은 입력 노드가 디지트회선(DL11 내지 DL1u)에 연결된 다수의 인버터(IV11,IV12,IV13,…,IV1u)와, 입력 노드가 인버터(IV11 내지 IV1u)의 출력 노드에 각각 연결된 다수의 클럭 인버터(clocked inverter)로 구성된다. 인버터(IV11 내지 IV1u)와 그에 관련된 클럭 인버터(CIV11 내지 CIV1u)는 조합되어 다수의 감지 증폭 회로를 형성한다. 클럭 인버터(CIV11 내지 CIV1u)는 열선 어드레스 복호화 신호선(CL11 내지 CL1u)에 의해 선택적으로 동작 가능하게 되고, 클럭 인버터(CIV11 내지 CIV1u)의 출력노드는 NAND 게이트(17)의 입력 노드에 연결된다. 클럭 인버터의 출력 노드는 모든 감지 증폭기 유닛(151 내지 15u)의 사이에 분배되고, 억세스 데이타 비트를 나타내는 전압 레벨은 열선 어드레스 복호화 신호선에 의해 작동 가능하게 된 클럭 인버터 중 하나로부터 NAND 게이트(17)로 공급된다.
그래서, 인버터(IV11 내지 IV1u)는 독립적으로 관련된 디지트 회선상의 전압 레벨을 변환하고, 동시에 인버터 동작을 개시한다. 다시 말하면, 전력 전압을 출력 노드(N1)로 전달할때의 시간 지연은 인버팅 동작에서 결코 발생되지 않으며, 선택된 감지 증폭기 유닛은 신속하게 감지 동작을 완료하게 된다. 또한, P-채널 증가형 충전 트랜지스터(Qp31 내지 Qp3u)는 독립적으로 관련된 인버터(IV11 내지 IV1u)의 입력 노드를 충전하고, 인버터(IV11 내지 IV1u)의 입력 노드는 전위 하강이 발생되지 않고 전력 전압 레벨에 이른다. 그러므로, 입력 노드에서의 전위 레벨은 정확하게 인버터(IV11 내지 IV1u)의 한계값 레벨과 비교되고, 잘못된 동작이 일어나지 않는다.
외부 장치가 메모리 셀 블럭(111)의 기억 장치(M33)에 저장된 데이타 비트를 억세스하는 것으로 가정하고, 제5도를 참조로 데이타 억세스 순차에 대해 설명한다. 먼저, 예비 충전 제어 신호(PC)는 시간(t11)에서 활성화되는 저전압 레벨로 변하고, p-채널 증가형 충전 트랜지스터(Qp31 내지 Qp3u)는 ON 상태로되어 디지트 회선(DL11 내지 DL1u)을 전력 전압 레벨로 충전한다. 디지트 회선(DL11 내지 DL1u)상의 전위 레벨은 증가되어, 시간(t11)과 (t12) 사이에서 전력 전압 레벨에 이른다. 예비 충전 제어 신호(PC)는 시간(t12)에서 다시 불활성화되는 저전압 레벨로 변하고, 디지트 회선(DL11 내지 DL1u)은 전력 전압선으로부터 절연된다.
이어서, 워드 회선(WL13)은 시간(t12)에서 활성화되는 고전압 레벨로 증가되기 시작하고, 이 활성화되는 고전압 레벨을 관련된 n-채널 증가형 FET의 게이트 전극으로 전달한다. 기억 위치(M31,M32,…,M3u)는 비교적 높은 한계값을 갖는 n-채널 증가형 FET에 의해 형성되고, 관련된 디지트 회선(DL11,DL12,…DL1u)은 접지 전압선에 연결되지 않는다. 그러나, 기억 위치(M33)는 관련된 디지트 회선(DL13)으로부터 전도성 채널을 접지 전압선에 제공하고, 디지트 회선(DL13)은 접지 전압선에 방전된다. 그 결과, 디지트 회선(DL13)상의 전위 레벨은 접지 전압 레벨로 점차 감소된다.
열선 어드레스 복호기(141)는 시간(t12)에서 열선 어드레스 복호화 신호선(CL13)을 활성화되는 고전압 레벨로 변화하고, 클럭 인버터(CIV13)는 열선 어드레스 복호화 신호선(CL13)에 의해 활성화 된다. 그러나, 다른 열선 어드레스 복호화 신호선(CL11,CL12,…CL1u)은 불활성되는 저전압 레벨에 유지되어, 클럭 인버터(CIV11,CIV12,…CIV1u)가 입력 노드에서 전위 레벨에 반응할 수 없게 된다.
디지트 회선(DL13)상의 전압 레벨이 인버터(IV13)의 한계값 레벨보다 낮아지게 되면, 인버터(IV13)는 출력 노드를 고전압 레벨로 변환하고 활성화된 클럭 인버터(CIV13)는 인버터(IV13) 출력 노드의 고전압 레벨을 저전압 레벨로 바꾼다. 이 저전압 레벨은 NAND 게이트(17)로 공급되고, 활성화되는 고전압 레벨의 출력 인에이블 신호(OE)가 존재하면 NAND 게이트(17)는 시간(t15)에서 논리 "1"의 억세스 데이타 비트를 나타내는 고전압 레벨의 출력 데이타 신호(Dout)를 출력한다. 그러나, 다른 클럭 인버터(CIV11,CIV12,…CIV1u)는 출력 노드에서의 전위 레벨을 변화하지 않는다.
상기 외부 장치가 마이크로프로세서인 경우, 매 4개 클럭, 즉 시간(t10)에서 시간(t14) 동안이 기계의 사이클로 형성된다.
상술한 바와 같이, 인버터(IV11 내지 IV1u)는 서로 독립적으로 디지트 회선상의 전위 레벨을 반전하고, 활성화된 단 하나의 클럭 인버터만이 억세스 데이타 비트를 나타내는 전위 레벨을 출력회로(17)로 전한다. 그러므로, 선택된 감지 증폭기 유닛은 잘못된 동작없이 신속하게 작동을 완료한다.
<제2실시예>
제6도에 도시된 바와 같이, 본 발명에 따른 전기적으로 프로그램 가능한 ROM(Read Only Memory) 장치는 각 메모리 셀 블럭이 매트릭스에 배열된 다수의 부동 게이트형 FET로 주어지는 다수의 메모리 셀 블럭(MB)을 포함한다. 제6도에는 도시되지 않았지만 기록 회로(white-in circuit)가 다수의 메모리 셀 블럭(MB)가 관련되어 주어지고, 고속 전자를 주입하기 위해 부동 게이트형 FET의 드레인 노드에 선택적으로 기록 전압을 공급한다. 고속 전자가 부동 게이트형 FET의 부동 게이트 전극으로 주입되면, FET의 한계값은 관련된 워드 회선상의 활성화되는 고전압 레벨이상으로증가되고, 고한계값 및 저한계값은 2개의논리 레벨에 대응된다. 익 UDDN, 부동 게이트형 FET는 각각 기억 위치로 작용한다.
회로에 배열되는 모든 메모리 셀 블럭(MB)은 서로 유사하며, 메모리 셀 블럭(MB)에 관련된 다른 회로도 또한 유사하게 배열된다. 그러므로, 하나의 메모리 셀 블럭(MB)과 그에 관련된 회로만을 설명한다.
메모리 셀 블럭(MB)는 각각 부동 게이트형 FET의 열선에 관련되어 있는 다수의 디지트 회선(DL11,DL12,DL13,…DL이), 각각 부동 게이트형 FET의 행선에 관련되어 있는 다수의 워드 회선(WL11,WL12,WL13,…WL1v), 예비 충전 회로(21), 감지 증폭기 유닛(22), 및 보호 회로(23)와 관련되어 있고, 감지 증폭기 유닛(22)은 데이타 비트를 나타내는 전위 레벨을 NAND 게이트(24)로 주어지는 출력 회로(24)에 공급한다.
디지트 회선(DL11 내지 DL1u)은 관련된 열선의 부동 게이트형 FET에서 드레인 노드와 연결되고, 워드 회선(WL11 내지 WL1v)은 관련된 행선의 부동 게이트형 FET에서 제어 게이트 전극에 연결된다. 소스 회선은 모든 부동 게이트형 FET 사이에 분배되고, 관련된 워드 회선이 활성화되는 고전력 레벨로 변화되면 저한계값을 갖는 부동 게이트형 FET는 관련된 디지트 회선과 소스 회선 사이에 전도성 채널을 제공한다.
예비 충전 회로(21)는 디지틀 회선(DL11 내지 DL1u)에 대한 다수의 p-채널 증가형 충전 트랜지스터(Qp41,Qp42,Qp43,Qp44) 및 전력 전압선과 p-채널 증가형 충전 트랜지스터(Qp41 내지 Qp44)의 소스 노드 사이에 연결된 p-채널 증가형 스위칭 트랜지스터(Qp45)로 구성된다. 여러 어드레스 복호화 신호(CL11 내지 CL1u)는 부동 게이트형 FET(Qp41 내지 Qp44)의 게이트 전극에 공급되고, 예비 충전 제어 신호(NPRC)는 p-채널 증가형 스위칭 트랜지스터(Qp45)의 게이트 전극에 공급된다.
배열된 바와 같이 예비 충전 제어 신호(NWRT)가 활성화되는 고전압 레벨로 변화되면, p-채널 증가형 스위칭 트랜지스터(Qp45)는 ON 상태가 되고, 전력 전압은 p-채널 증가형 충전 트랜지스터(Qp41 내지 Qp4u)의 소스 노드에 이르게 된다. 열선 어드레스 부호화 신호는 p-채널 증가형 충전 트랜지스터(Qp41 내지 Qp4u)가 선택적으로 ON 상태가 되도록하고, 선택된 p-채널 증가형 충전 트랜지스터는 관련된 디지트 회선을 전력 전압 레벨로 충전한다.
감지 증폭기 유닛(22)은 관련된 디지트 회선(DL11 내지 DL1u)상의 전위 레벨을 신속하게 식별하도록 활성화 신호(ACT)에 의해 동작 가능해지는 다수의 NAND 게이트(NA11,NA12,NA13,…,NA1u) 및, NAND 게이트(NA11 내지 NA1u) 출력 노드에서의 전위 레벨을 반전하도록 열선 어드레스 부호화 신호에 의해 동작 가능해지는 다수의 클럭 인버터(CIV21,CIV22,CIV23,…CIV2u)로 구성된다. 열선 어드레스 부호화 신호에 의해 동작 가능해지는 클럭 인버터는 억세스 데이타 비트를 나타내는 전위 레벨을 출력회로(24)에 공급한다.
보호 회로는 다른 n-채널 증가형 상보 트랜지스터보다 낮은 한계값 레벨을 갖는 다수의 n-채널 증가형 전달 트랜지스터(Qp41,Qn42,Qn43,…Qn4u)를 포함하고, 이 n-채널 증가형 전달 트랜지스터(Qn41 내지 Qn4u)는 전달 신호(NWRT)로 게이트 제어된다. 기록 전압이 부동 게이트형 FET의 드레인 노드에 선택적으로 공급되지만, n-채널 증가형 전달 트랜지스터(Qn41 내지 Qn4u)는 p-채널 증가형 충전 트랜지스터(Qp41 내지 Qp4u)를 기록 전압으로부터 절연한다.
워드 회선(WL12)와 디지트 회선(DL13) 사이의 교점에 위치하고 저한계값을 갖는 부동 게이트형 FET에 저장되는 데이타 비트가 외부 장치에 의해 억세스된다고 가정하면, 전달 신호(NWRT)는 시간(t21)에서 고전압 레벨로 변화되고, n-채널 증가형 전달 트랜지스터(Qn41 내지 Qn4u)는 ON 상태가 되어 p-채널 증가형 충전 트랜지스터(Qp41 내지 Qp4u)를 디지트 회선(DL11 내지 DL1u)에 연결한다. 외부 장치는 마이크로프로세서이고, 매 4개 클럭 펄스로 기계 사이클을 형성한다.
예비 충전 제어 신호(NPRC)는 시간(t22)에서 활성화되는 저전압 레벨로 내려가고, p-채널 증가형 스위칭 트랜지스터(Qp45)는 ON 상태로 되어, p-채널 증가형 충전 트랜지스터(Qp41 내지 Qp4u)가 예비 충전될 준비가 되도록 한다.
열선 어드레스 복호기(도시되지 않은)는 열선 어드레스 예비 복호화 신호에 대응하여 시간(t22)에 열선 어드레스 복호화신호(CL13)를 활성화되는 저전압 레벨로 변화하고, p-채널 증가형 충전 트랜지스터(Qp43)는 ON 상태로 되어 관련된 디지트 회선(DL13)을 전력 전압 레벨로 충전한다. 그러나, 다른 p-채널 증가형 충전 트랜지스터(Qp41,Qp42,…Qp4u)는 OFF 상태를 유지한다. p-채널 증가형 충전 트랜지스터(Qp43)는 디지트 회선을 충전하지만, 활성화 신호(ACT)는 불활성화되는 저전압 레벨을 유지하고, NAND 게이트(NA13)는 동작 불가능해진다. 그러므로, 디지트 회선(DL13)상의 전위 레벨이 임계 영역(critical zone)을 통과하여도, NAND 게이트의 상보 트랜지스터는 통과되는 전류가 전력 전압선과 접지 전압선 사이에 흐르지 않도록 한다.
열선 어드레스 복호화 신호(CL13)는 또한 클럭 인버터(CIV23)을 동작 가능하게 한다. 그러나, 활성화 신호(ACT)가 저전압 레벨에 남아 있으므로, 클럭 인버터(CIV21 내지 CIV2u)의 출력 노드는 저전압 레벨을 유지한다.
디지트 회선(DL13)은 시간(t23)에 전력 전압 레벨에 이르게 되고, 행성 어드레스 복호기(도시되지 않은)는 시간(t24)에 워드 회선(WL12)을 활성화되는 고전압 레벨로 변화한다. 저한계값을 갖는 부동 게이트형 FET는 관련된 워드 회선(WL12)상의 전위 레벨과 함께 채널 전도성을 증가시킨다. 그 결과, 디지트 회선(DL13)상의 전위 레벨이 점차적으로 감소된다. 시간(t20)에서 시간(t25)까지의 제1기계 사이클은 종료되고, 제2기계 사이클이 시작된다.
활성화 신호(ACT)는 시간 (t26)에서 활성화되는 고전압 레벨로 변화되고, NAND 게이트(NAA23)는 디지트 회선(DL13)상의 전위 레벨에 대응하게 된다. NAND 게이트(NA13)는 출력 노드에서 고전압 레벨을 출력하고, 클럭 인버터(CIV13)는 저전압 레벨을 출력 회로(24)에 공급한다.
출력 회로(24)는 출력 인에이블 신호(OE)에 의해 이미 동작가능하므로, 억세스 데이타 비트를 나타내는 출력 데이타 신호(Dout)를 발생한다.
고한계값을 갖는 부동 게이트형 FET에 저장된 데이타 비트가 억세스되면, 부동 게이트형 FET는 관련된 디지트 회선상에 전력 전압 레벨을 유지하고, NAND 게이트와 클럭 인버터는 상술한 판독 순차에 반대되는 전위 레벨을 출력한다.
전기적으로 프로그램가능한 본 발명에 따른 ROM 장치는 NAND 게이트(NA11 내지 NA1u)와 그에 관련된 클럭 인버터(CIV21 내지 CIV2u)가 서로 식별하는데 있어 독립적이므로 잘못된 동작없이 억세스 시간을 줄인다. 또한, 단일 선택된 디지트 회선만이 p-채널 증가형 충전 트랜지스터에 의해 예비 충전되므로, 전기적으로 프로그램가능한 ROM 장치 내에서의 전기적 소모를 감소시킨다.
<제3실시예>
제8도에 도시된 바와 같이, 본 발명에 따른 다른 반도체 ROM 장치는 다수의 메모리 셀 블럭(MB)을 포함하고, 각 메모리 셀 블럭(MB)은 다수의 메모리 셀 서브 블럭을 갖는다. 각 메모리 셀 블럭은 n-채널 증가형 스위치 트랜지스터(SW)와 NAND 게이트 조합으로 형성된 다수의 메모리 셀을 포함하고, 고한계값이나 저한계값을 갖는 n-채널 FET가 각 메모리 셀로 이용된다. 저한계값을 갖는 n-채널 FET는 제8도에서 도시되지 않았지만, 점선으로 도시된 원이 메모리 셀이나 메모리 셀 서브 블럭 중 하나와 연관된 기억 위치를 나타낸다. 저한계값을 갖는 n-채널 FET는 항상 전도성 채널을 제공하고, 고 한계값을 갖는 n-채널 FET는 게이트 전극이 활성화되는 고전압 레벨로 변화될 때 전도성 채널을 제공한다.
메모리 셀 서브 블럭이 서로 동일하게 배열되지는 않았지만, 간략하게 2개의 메모리 셀 블럭과 그에 관련된 회로만을 설명한다.
메모리 셀 블럭(MB)은 블럭 회선(BL1,BL2)과 다수의 워드 회선 세트(WL111/WL112/WL113/WL114,WL121/WL122/WL123/WL124)를 포함하고, 디지트 회선(DL11,DL12,DL13,…,DL1u)과 관련된다. 각 메모리 셀 서브 블럭은 관련된 디지트 회선(DL11,DL12,DL13,…DL1u)과 접지 전압선 사이에 연결되고, n-채널 증가형 스위칭 트랜지스터(SW)는 블럭 회선(BL1,BL2)에 의해 게이트 제어된다. 각 메모리 셀 서브 블럭의 n-채널 FET는 관련된 워드회선(WL111/WL112/WL113/WL114 또는 WL121/WL122/WL123/WL124)에 의해 게이트 제어된다.
워드 회선(WL111 내지 WL114, 또는 WL121 내지 WL124)에 의해 모든 n-채널 FET가 ON 상태의 n-채널 스위칭 트랜지스터를 접지 전압선에 연결하면, 접지 전압선은 관련된 디지트 회선을 끌어내리므로 메모리 셀 서브 블럭은 NAND 회로를 형성하게 된다.
메모리 셀 블럭(MB)은 2개의 예비 충전 회로(51a,51b), 감지 증폭기 유닛(52), 및 출력 회로(53)와 관련된다. 예비 충전 회로(51a)는 전력 전압선과 그에 관련된 디지트 회선(DL11 내지 DL1u)간에 연결된 p-채널 증가형 충전 트랜지스터(Qp51,Qp52,Qp53,…Qp5u)의 병렬 조합과, 디지트 회선(DL11 내지 DL1u) 각각에 연결된 채널을 갖는 n-채널 증가형 전압 감소 트랜지스터(Qp51,Qn52,Qn53,…Qn5u)의 병렬 조합으로 구성된다. 이 경우, n-채널 증가형 전압 감소 트랜지스터(Qp51 내지 Qn5u)는 0.1V의 한계값을 갖는다. p-채널 증가형 충전 트랜지스터(Qp51 내지 Qp5u)는 예비 충전 제어 신호(NPRC)에 의해 게이트 제어되고, 전달 신호(LV1)는 n-채널 증가형 전압 감소 트랜지스터(Qn51 내지 Qn5u)의 게이트 전극에 공급된다.
다른 예비 충전 회로(51b)는 전력 전압선 사이에 연결된 p-채널 증가형 충전 트랜지스터(Qp61)와, p-채널 증가형 충전 트랜지스터(Qp61)의 드레인 노드와 디지트 회선(DL11 내지 DL1u) 사이에 연결된 n-채널 증가형 전압 감소 트랜지스터(Qn61 내지 Qn6u)의 병렬 조합으로 구성된다. n-채널 증가형 전압 감소 트랜지스터(Qn61 내지 Qn6u)는 n-채널 증가형 전압 감소 트랜지스터(Qn51 내지 Qn5u)와 같은 한계값을 갖고, 전달 신호(LV2)에 의해 게이트 제어된다. 예비 충전 제어 신호(NPRC)가 p-채널 증가형 충전 트랜지스터(Qp61)의 게이트 전극에 공급되어, 전력 전압을 n-채널 증가형 전압 감소 트랜지스터(Qn61 내지 Qn6u)의 소스 노드로 공급하게 된다.
감지 증폭기 유닛(52)은 클럭 인버터(521,522,523,…,52u)의 병렬 조합으로 주어지고, 열선 어드레스 부호화 신호(CL11,CL12,CL13,…,CL1u)에 의해 선택적으로 동작가능하게 된다. 클럭 인버터(521 내지 52u)의 입력 노드는 n-채널 증가형 전압 감소 트랜지스터(Qn51 내지 Qn5u)를 통해 디지트 회선(DL11 내지 DL1u)에 연결된다. 제8도에 도시되지는 않았지만, 열선 어드레스 복호기는 열선 어드레스 복호화 신호(CL11 내지 CL1u)를 선택적으로 변화하고, 블럭/행선 어드레스 복호기는 블럭 회선(BL1,BL2) 및 워드 회선(WL111 내지 WL114, WL121 내지 WL124)을 선택적으로 구동된다.
제9도는 워드 회선(WL122)과 디지트 회선(DL13)간의 교점에 있는 메모리 셀 내에 저장된 데이타 비트로의 억세스를 설명한다. 외부 장치는 마이크로프로세서라 가정하고, 매 4개 클럭으로 기계 사이클을 형성한다. 전달 제어 신호(LV1,LV2)는 데이타 억세스동안 0.2V를 유지하고, 모든 워드 회선(WL111 내지 WL114, WL121 내지 WL124)은 고전압 레벨을 유지한다.
먼저, 예비 충전 제어 신호(NPRC)가 시간(t31)에 활성화되는 저전압 레벨로 된다. p-채널 증가형 충전 트랜지스터(Qp51 내지 Qp5u)는 ON 상태로 되어 클럭 인버터(521 내지 52u)의 입력 노드와 n-채널 증가형 전압 감소 트랜지스터(Qn51 내지 Qn5u)의 소스 노드를 변화한다. 또한, P-채널 증가형 충전 트랜지스터(Qp61)가 ON상태가 되고, 전력 전압 레벨을 n-채널 증가형 전압 감소 트랜지스터(Qn61 내지 Qn6u)의 소스 노드를 공급한다.
n-채널 증가형 전압 감소 트랜지스터(Qn51 내지 Qn5u, Qn61 내지 Qn6u)의 게이트 전극이 0.2V를 유지하므로, 디지트 회선은 다음에 주어지는 Vpc 레벨로 충전된다.
Vpc=VLV2-Vto
여기서 VLV2는 전달 제어 신호(LV1,LV2)의 전압 레벨이고 Vto는 n-채널 증가형 전압 감소 트랜지스터(Qn51 내지 Qn5u, Qn61 내지 Qn6u)의 한계값이다. 디지트 회선(DL11 내지 DL1u)은 시간(t32)에 전위 레벨을 증가시키기 시작한다. 예비 충전이 완료되면 n-채널 증가형 스위칭 트랜지스터(Qn51 내지 Qn5u)는 OFF 상태로 된다.
선택된 블럭 회선(BL2)은 시간(t33)에 전위 레벨을 증가시키기 시작하고, 선택된 워드 회선(WL122)은 시간(t34)에 저전압 레벨로 된다. 다른 워드 회선은 고전압 레벨을 유지한다. 워드 회선(WL122)에 의해 특정한 메모리 셀과 디지트 회선(DL13)은 계속적으로 전도성 채널을 제공하고, 디지트 회선(DL13)은 n-채널 증가형 스위치 트랜지스터(SW)와 n-채널형 FET를 통해 접지 전압선으로 방전된다. 디지트 회선(DL13)상의 전위 레벨이 전달 제어 신호(LV1)보다 낮아지면, n-채널 증가형 전압 감소 트랜지스터(QN53)는 ON 상태로 되고, 클럭 인버터(523)의 입력 노드에서의 전위 레벨은 낮아진다.
열선 어드레스 복호화 신호선(CL13)은 활성화되는 고전압 레벨로 변화되고, 클럭 인버터(523)는 입력 노드에서의 전위 레벨에 대응하게 된다. 즉, 클럭 인버터(523)는 출력 노드를 고전압 레벨로 변화한다. 출력 회로(53)는 시간(t36)에 출력 인에이블 신호(OE)에 의해 동작 가능하게 되고, 억세스 데이타 비트를 나타내는 출력 데이타 신호(Dout)를 출력한다.
워드 회선(WL123)이 저전압 레벨로 변화되면, 고한계값을 갖는 n-채널형 FET는 OFF 상태로 되어 디지트 회선(DL13)을 접지 전압선으로부터 절연한다. 그 결과, n-채널 증가형 전압 감소 트랜지스터(Qn52)는 안정되게 OFF 상태를 유지하고, 클럭 인버터(523)는 저전압 레벨을 출력 회로(53)에 공급한다.
본 발명의 특정한 싱기예만이 설명되고 도시되었지만, 본 발명의 개념과 범위를 벗어나지 않고 다양한 변화와 변경이 가해질 수 있다는 것은 본 분야의 숙련된 자에게는 명백하다. 예를들어, 본 발명에 따른 반도체 기억장치는 대규모 집적회로의 일부를 형성할 수 있다. 또한, 반도체 기억 장치의 기억 위치는 고한계값 및 저한계값을 갖는 FET와 부동 게이트형 FET에 한정되지 않는다. 전기적으로 프로그램가능한 어떠한 종류의 ROM 셀도 이용가능하다.

Claims (10)

  1. 전위 레벨의 형태로 판독가능한 데이타 비트를 각각 저장하는 어드레스로 불러낼 수 있는 다수의 기억 위치(M11 내지 Mvu), 상기 어드레스로 불러낼 수 있는 다수의 기억 위치로부터 그에 저장된 데이타 비트를 판독하기 위해 기억 위치를 선택하는 동작을 하는 제1어드레스 지정 시스템(13/WL11 내지 WLpv, WL111 내지 WL114/WL121 내지 WL124/BL1/BL2), 상기 어드레스로 불러낼 수 있는 다수의 메모리 셀에 선택적으로 연결되고 상기 기억 위치로부터 판독된 상기 데이타 비트를 전달하는 다수의 데이타 전달 경로(DL11 내지 DL1u), 상기 다수의 데이타 전달 경로상의 상기 데이타 비트중 하나를 선택하기 위해 다수의 선택 신호선(CL11 내지 CL1u)에 선택적으로 전기를 통하게 하는 제2어드레스 지정 시스템(14), 상기 다수의 데이타 전달 경로에 각각 연결된 다수의 감지 증폭기(IV11 내지 IV1u/CIV11 내지 CIV1u, NA11 내지 NA1u/CIV21 내지 CIV2u, 521 내지 52u), 및 상기 데이타 비트중 하나를 외부에 전하기 위한 출력 회로(17,24,53)를 구비하고 단일 반도체 칩(10)상에 제작된 반도체 기억 장치에 있어서, 상기 데이타 비트 중 하나의 전위 레벨을 신속히 식별하기 위해 상기 다수의 감지 증폭기가 상기 다수의 선택 신호선에 의해 선택적으로 활성화되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 기억 위치(M11 내지 Mvu) 각각이 고한계값이나 저한계값을 갖는 FET(field effect transistor)로 주어지는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 다수의 감지 증폭기 회로 각각이 관련된 데이타 전달 경로에 연결되는 인버터(IV11 내지 IV1u)와, 관련된 선택 신호선(CL11 내지 CL1u)에 의해 동작가능해지는 클럭 인버터(CIV11 내지 CIV1u)의 직렬 조합으로 주어지고, 상기 클럭 인버터의 출력 노드가 상기 출력 회로(17)의 입력 노드에 연결되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 기억 위치 각각이 전기적으로 프로그램가능한 ROM(read only memory) 셀로 주어지는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 전기적으로 프로그램가능한 ROM 셀이 주입된 캐리어를 축적하도록 부동 게이트(floating gate) 전극을 갖는 부동 게이트형 FET로 주어지는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 다수의 감지 증폭기 회로 각각이 관련된 데이타 전달 경로(DL11 내지 DL1u)에 연결되고 활성화 신호(ACT)에 의해 동작 가능해지는 논리 게이트(NA11 내지 NA1u)와, 관련된 선택신호선(CL11 내지 CL1u)에 의해 동작 가능해지는 클럭 인버터(CIV21 내지 CL2u)의 직렬 조합으로 주어지고, 상기 클럭 인버터의 출력 노드가 상기 출력 회로(24)의 입력 노드에 연결되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 예비 충전 신호(NPRC)에 의해 동작 가능해지고 선택적으로 상기 데이타 전달 경로를 소정의 전위 레벨로 충전하기 위해 상기 다수의 선택 신호선(CL11 내지 CL1u)으로 게이트 제어되는 다수의 예비충전 트랜지스터(Qp41 내지 Qp4u)를 갖는 예비 충전 회로(21)와, 상기 다수의 데이타 전달 경로에 각각 삽입된 전도성 채널을 갖고, 상기 기억 위치 중 하나에 저장된 데이타 비트를 억세스하는 동안에는 ON 상태로 되고 전기적으로 프로그램가능한 ROM 셀을 프로그램하는 동안에는 OFF 상태가 되는 다수의 전달 트랜지스터(Qn41 내지 Qn4u)를 포함하는 보호 회로(23)를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 다수의 기억장치가 각각 NAND 회로로 동작하는 다수의 메모리 서브 블럭에 배열되고, 상기 다수의 메모리 서브 블럭 각각이 상기 다수의 데이타 전달 경로중 하나와 방전 회선사이에 연결되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 다수의 메모리 서브 블럭 각각이 하나의 스위칭 트랜지스터(SW)와 상기 제1어드레스 지정 시스템(BL1 내지 BL2/WL111 내지 WL114/WL121 내지 WL124)에 의해 선택되는 다수의 메모리 트랜지스터의 직렬 조합으로 주어지고, 상기 제1 어드레스 지정 시스템이 상기 다수의 메모리 트랜지스터를 각각 선택할 때 상기 다수의 메모리 트랜지스터 각각은 그에 저장된 데이타 비트에 따라 전도성 경로나 비전도성 경로를 제공하고, 상기 반도체 기억 장치는 예비 충전 제어 신호(NPRC)에 대응하여 상기 다수의 데이타 전달 경로(DL11 내지 DL1u)를 예비 충전 레벨로 충전하고, 예비 충전 레벨의 소스에 연결된 다수의 충전 트랜지스터(Qp51 내지 Qp5u/Qp61) 및, 상기 다수의 충전 트랜지스터와 상기 다수의 데이타 전달 경로 사이에 연결되는 다수의 전압 감소(step-down) 트랜지스터(Qn51 내지 Qn5u/Qn61 내지 Qn6u)를 포함하는 예비 충전 회로(51a/52b)에서 상기 예비 충전 제어 신호가 동시에 상기 다수의 충전 트랜지스터를 게이트 제어하고 상기 다수의 전압 감소 트랜지스터가 상기 다수의 데이타 전달 경로상의 전위 레벨을 상기 예비 충전 레벨보다 낮게 유지하도록 동작하는 예비 충전 회로를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서, 상기 다수의 감지 증폭기 각각이 상기 다수의 선택신호선 중 하나에 의해 동작 가능해지는 클럭 인버터(521 내지 52u)로 주어지는 것을 특징으로 하는 반도체 기억 장치.
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