JPS63244392A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63244392A JPS63244392A JP62077731A JP7773187A JPS63244392A JP S63244392 A JPS63244392 A JP S63244392A JP 62077731 A JP62077731 A JP 62077731A JP 7773187 A JP7773187 A JP 7773187A JP S63244392 A JPS63244392 A JP S63244392A
- Authority
- JP
- Japan
- Prior art keywords
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- sense amplifier
- sense amplifiers
- semiconductor memory
- memory device
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000015654 memory Effects 0.000 claims abstract description 11
- 230000010354 integration Effects 0.000 abstract description 3
- 230000003321 amplification Effects 0.000 abstract 1
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置、主として、ダイナミックメ
モリに関するものである。１ 従来の技術 第３図に、従来の技術によるダイナミックメモリ（以下
ＤＲＡＭと略す）の構成を示す。
モリに関するものである。１ 従来の技術 第３図に、従来の技術によるダイナミックメモリ（以下
ＤＲＡＭと略す）の構成を示す。
従来の技術の回路動作を説明する。ビット線対３１＆、
３１ｔ）ごとに配置されたプリチャージ回路３２により
、ビット線対３１＆ 、３１ ｂ及び、センスアンプ３
３にプリチャージを行い、ワード線３４を立ち上げ読み
出そうとするメモリセル３６のデータをビット線３１に
読み出し、これ全センスアンプ３３で増幅する。次にコ
ラムデコーダ３６によりひとつの読み出しトランジスタ
３７が選択され、センスアンプ３３のデータがデータ＃
ｊ１３８に読み出される。
３１ｔ）ごとに配置されたプリチャージ回路３２により
、ビット線対３１＆ 、３１ ｂ及び、センスアンプ３
３にプリチャージを行い、ワード線３４を立ち上げ読み
出そうとするメモリセル３６のデータをビット線３１に
読み出し、これ全センスアンプ３３で増幅する。次にコ
ラムデコーダ３６によりひとつの読み出しトランジスタ
３７が選択され、センスアンプ３３のデータがデータ＃
ｊ１３８に読み出される。
発明が解決しようとする問題点
ここで、従来の技術では、ビット線対３１ａ。
３１ｂごと、即ち、センスアンプ３３ごとにプリチャー
ジ回路３２が必要である。これはチップ面積の増大を招
くという問題がある。
ジ回路３２が必要である。これはチップ面積の増大を招
くという問題がある。
本発明はこの問題点を解決し、面積効率の良い半導体記
憶装置を提供することをその目的とする。
憶装置を提供することをその目的とする。
問題点を解決するための手段
本発明は係る点に鑑みてなされたものであり、本発明は
メモリセルアレイ内のビット線に接続されるセンスアン
プと、このセンスアンプからデータを転送するために設
けられたデータ線と、このデータ線と前記センスアンプ
とを切り離すために設けられたスイッチング素子と、前
記データ線に接続されたプリチャージ回路を備えた半導
体記憶装置である。
メモリセルアレイ内のビット線に接続されるセンスアン
プと、このセンスアンプからデータを転送するために設
けられたデータ線と、このデータ線と前記センスアンプ
とを切り離すために設けられたスイッチング素子と、前
記データ線に接続されたプリチャージ回路を備えた半導
体記憶装置である。
作用
センスアンプごとにプリチャージ回路が不用であるとい
う作用によジメモリチップのより高集積化を可能とする
０ 実施例 本発明の第１の実施例に於ける半導体記憶装置を第１図
に示す。第１の実施例の動作を説明する。
う作用によジメモリチップのより高集積化を可能とする
０ 実施例 本発明の第１の実施例に於ける半導体記憶装置を第１図
に示す。第１の実施例の動作を説明する。
プリチャージを行う場合は読み出しトランジスタ１１を
全て導通にし、データａ１２ｅ介して、プリチャージ回
路、１３により、全ビット線１４．全センスアンプ１５
のプリチャージを行う。次に全読み出しトランジスタ１
１を非導通にし、ワード線１６を立ち上げメモリセル１
７の信号をビット線１４に読み出す。次に、ビット線１
４の信号をセンスアンプ１６により増幅し、必要とする
センスアンプ１５のデータを読み出しトランジスタ１１
を介してデータ線１２に出力する。
全て導通にし、データａ１２ｅ介して、プリチャージ回
路、１３により、全ビット線１４．全センスアンプ１５
のプリチャージを行う。次に全読み出しトランジスタ１
１を非導通にし、ワード線１６を立ち上げメモリセル１
７の信号をビット線１４に読み出す。次に、ビット線１
４の信号をセンスアンプ１６により増幅し、必要とする
センスアンプ１５のデータを読み出しトランジスタ１１
を介してデータ線１２に出力する。
本発明の第２の実施例に於ける半導体記憶装置を第２図
に示す。第２の実施例は第１の実施例とは異なジ、ビッ
ト線２４と平行に形成され複数のブロックにわたって配
線さｎた副ビット線２４１Ｌによりデータの転送を行う
ことを特徴とする。
に示す。第２の実施例は第１の実施例とは異なジ、ビッ
ト線２４と平行に形成され複数のブロックにわたって配
線さｎた副ビット線２４１Ｌによりデータの転送を行う
ことを特徴とする。
以下本実施例における動作を説明する。全読み出しトラ
ンジスタ２１を導通にし、副ビット線２４１Ｌ’ｉ介し
て、全ビット線２４及びセンスアンプ２５にプリチャー
ジを行う。次に、全読み出しトランジスタ２１を非導通
にしメモリセルのデータをビット線２４に読み出す。こ
の信号電圧をセンスアンプ２５で増幅する。次に、デー
タを読み出そうとするメモリセルに接続されたセンスア
ンプ２５に接続された読み出しトランジスタ２１′ｌｔ
導通にし、信号を副ビット線２４２Ｌに読み出す。
ンジスタ２１を導通にし、副ビット線２４１Ｌ’ｉ介し
て、全ビット線２４及びセンスアンプ２５にプリチャー
ジを行う。次に、全読み出しトランジスタ２１を非導通
にしメモリセルのデータをビット線２４に読み出す。こ
の信号電圧をセンスアンプ２５で増幅する。次に、デー
タを読み出そうとするメモリセルに接続されたセンスア
ンプ２５に接続された読み出しトランジスタ２１′ｌｔ
導通にし、信号を副ビット線２４２Ｌに読み出す。
次に、副ビット線２４ａに読み出された信号電圧全中間
アンプ２８でさらに増幅し、読み出しトランジスタ２９
を介してデータ線２２に読み出す。
アンプ２８でさらに増幅し、読み出しトランジスタ２９
を介してデータ線２２に読み出す。
発明の効果
本発明によｎばセンスアンプごとにプリチャージ回路は
不用であり、メモリチップのより高い集積度を実現でき
る。
不用であり、メモリチップのより高い集積度を実現でき
る。
第１図は本発明の第１の実施例に於ける半導体記憶装置
の構成概略図、第２図は本発明の第２の実施例に於ける
半導体記憶装置の構成概略図、第３図は従来の半導体記
憶装置の構成概略図である。 １１・・・・・・読み出゛シトランジスタ、１２・・・
・・・データ線、１３・・・・・・プリチャージ回路、
１４・・・・・・ピッ１−線、１５・・・・・・センス
アンプ、１６・・・・・・ワード線、１７・・・・・・
メモリセル。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 挽与已しトランジろり
の構成概略図、第２図は本発明の第２の実施例に於ける
半導体記憶装置の構成概略図、第３図は従来の半導体記
憶装置の構成概略図である。 １１・・・・・・読み出゛シトランジスタ、１２・・・
・・・データ線、１３・・・・・・プリチャージ回路、
１４・・・・・・ピッ１−線、１５・・・・・・センス
アンプ、１６・・・・・・ワード線、１７・・・・・・
メモリセル。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 挽与已しトランジろり
Claims (2)
- （１）メモリセルアレイ内のビット線に接続されるセン
スアンプと、このセンスアンプからデータを転送するた
めに設けられたデータ線と、このデータ線と前記センス
アンプとを切り離すために設けられたスイッチング素子
と、前記データ線に接続されたプリチャージ回路とを備
えた半導体記憶装置。 - （２）ビット線及びセンスアンプ回路のプリチャージ（
即ち一定電位に初期化する）に於て、前記データ線およ
び前記スイッチング素子を介して、プリチャージを行う
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077731A JPS63244392A (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62077731A JPS63244392A (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244392A true JPS63244392A (ja) | 1988-10-11 |
Family
ID=13642047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62077731A Pending JPS63244392A (ja) | 1987-03-31 | 1987-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244392A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322290A (ja) * | 1989-03-06 | 1991-01-30 | Matsushita Electric Ind Co Ltd | ダイナミックｒａｍの読み出し回路 |
| JPH03222189A (ja) * | 1990-01-26 | 1991-10-01 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPH0745090A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体記憶集積回路 |
| JP2013118023A (ja) * | 2011-12-01 | 2013-06-13 | Toshiba Corp | 半導体記憶装置 |
-
1987
- 1987-03-31 JP JP62077731A patent/JPS63244392A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322290A (ja) * | 1989-03-06 | 1991-01-30 | Matsushita Electric Ind Co Ltd | ダイナミックｒａｍの読み出し回路 |
| JPH03222189A (ja) * | 1990-01-26 | 1991-10-01 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPH0745090A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体記憶集積回路 |
| JP2013118023A (ja) * | 2011-12-01 | 2013-06-13 | Toshiba Corp | 半導体記憶装置 |
| US8988920B2 (en) | 2011-12-01 | 2015-03-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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