JP2666943B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2666943B2 JP2666943B2 JP63014494A JP1449488A JP2666943B2 JP 2666943 B2 JP2666943 B2 JP 2666943B2 JP 63014494 A JP63014494 A JP 63014494A JP 1449488 A JP1449488 A JP 1449488A JP 2666943 B2 JP2666943 B2 JP 2666943B2
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ダイナミックRAM（DRAM）に関する。
（従来の技術） DRAMでは、１トランジスタ,1コンデンサで構成される
メモリーセルに書込まれた微小な信号を外部に読み出す
た為に、高感度なフリップ・フロップ型のセンスアンプ
が用いられている。一般的なセンス方式の一例を第５図
に示す。図で、センス開始前は、ビット線対BL,▲
▼及びノードはある同一電位VBLにプリチャージされ
ている。次にワード線:WLを高レベルに上げ、ビット線
容量CBとメモリセル容量CSとを電気的に短絡する。これ
によりビット線対には、CSに書込まれていた電圧に従っ
た電位差ΔＶが生じる。そこでφＡを高レベルにし、ノ
ードの電位を徐々に下げるとセンスアンプトランジス
タQ2,Q3のうちドレインが低レベル側のビット線に接続
された方が他方より先にオンし、更にそのビット線の電
化を引き抜き、レベル差ΔＶを増幅することができる。
メモリーセルに書込まれた微小な信号を外部に読み出す
た為に、高感度なフリップ・フロップ型のセンスアンプ
が用いられている。一般的なセンス方式の一例を第５図
に示す。図で、センス開始前は、ビット線対BL,▲
▼及びノードはある同一電位VBLにプリチャージされ
ている。次にワード線:WLを高レベルに上げ、ビット線
容量CBとメモリセル容量CSとを電気的に短絡する。これ
によりビット線対には、CSに書込まれていた電圧に従っ
た電位差ΔＶが生じる。そこでφＡを高レベルにし、ノ
ードの電位を徐々に下げるとセンスアンプトランジス
タQ2,Q3のうちドレインが低レベル側のビット線に接続
された方が他方より先にオンし、更にそのビット線の電
化を引き抜き、レベル差ΔＶを増幅することができる。
しかしながら、この種のセンスアンプ系では、次のよ
うな問題点があった。一般にDRAMでは、第６図に示す様
に複数個のビット線対を同時にセンスする為にセンスア
ンプトランジスタのソースを低抵抗配線材料で接続し、
その一端の電位を制御する方式がとられている。ここ
で、前記配線材料の抵抗Rwが充分小さい場合には、各セ
ンスアンプ全く独立にセンス動作をすることができる。
しかしながら、DRAMの高集積化に伴い、その配線抵抗の
増大及び、総放電電流の増加によるセンス動作への悪影
響が問題化して来ている。
うな問題点があった。一般にDRAMでは、第６図に示す様
に複数個のビット線対を同時にセンスする為にセンスア
ンプトランジスタのソースを低抵抗配線材料で接続し、
その一端の電位を制御する方式がとられている。ここ
で、前記配線材料の抵抗Rwが充分小さい場合には、各セ
ンスアンプ全く独立にセンス動作をすることができる。
しかしながら、DRAMの高集積化に伴い、その配線抵抗の
増大及び、総放電電流の増加によるセンス動作への悪影
響が問題化して来ている。
第６図でφＡを高レベルにしQ1をオンすることにより
共通ノードA1,A2…Anの電位が即引き下げられセンス動
作を開始する。ここで、例えば、BL1が“1"−読み出し,
BL2が“0"−読み出しの場合、第７図に示す様に配線抵
抗Rwが影響して“0"−読みビット線のセンスが著しく遅
れる現象が生じる。これは、共通ノードA1,A2,…Anの電
位が引き下げられ最初に“1"読みビット線にゲートが接
続されたセンスアンプトランジスタQ3-1がオンすると、
▲▼１の容量がRwを通して放電される為A1,A2…の
電位がしばらくクランプされ、“0"読みビット線のセン
スアンプはオンできずセンス動作が遅れてしまうもので
ある。この現象は、DRAMの高集積化に伴うビット線容
量，配線抵抗の増大により、アクセススピードの高速化
に対し大きな障害となっている。
共通ノードA1,A2…Anの電位が即引き下げられセンス動
作を開始する。ここで、例えば、BL1が“1"−読み出し,
BL2が“0"−読み出しの場合、第７図に示す様に配線抵
抗Rwが影響して“0"−読みビット線のセンスが著しく遅
れる現象が生じる。これは、共通ノードA1,A2,…Anの電
位が引き下げられ最初に“1"読みビット線にゲートが接
続されたセンスアンプトランジスタQ3-1がオンすると、
▲▼１の容量がRwを通して放電される為A1,A2…の
電位がしばらくクランプされ、“0"読みビット線のセン
スアンプはオンできずセンス動作が遅れてしまうもので
ある。この現象は、DRAMの高集積化に伴うビット線容
量，配線抵抗の増大により、アクセススピードの高速化
に対し大きな障害となっている。
一方、上記“0"−読みセンスの遅れに対しては、セン
スアンプのゲート幅を絞る等して個々のセンスアンプト
ランジスタの駆動能力を小さくすることにより共通ノー
ドA1,A2,…のクランプ電位が下がる為“0"−読みセンス
アンプも十分オンすることができ高速センス動作が実現
できる。しかしながら、センスアンプの駆動能力を絞っ
た場合、CSL（カラムセレクトライン）を立ち上げビッ
ト線の情報をI/O線に伝達する際I/O線の大容量を即座に
引き抜けずI/O線センスタイミングが大幅に遅れてしま
う問題がある。更にビット線からセルへのリストア時間
も増大する問題もある。
スアンプのゲート幅を絞る等して個々のセンスアンプト
ランジスタの駆動能力を小さくすることにより共通ノー
ドA1,A2,…のクランプ電位が下がる為“0"−読みセンス
アンプも十分オンすることができ高速センス動作が実現
できる。しかしながら、センスアンプの駆動能力を絞っ
た場合、CSL（カラムセレクトライン）を立ち上げビッ
ト線の情報をI/O線に伝達する際I/O線の大容量を即座に
引き抜けずI/O線センスタイミングが大幅に遅れてしま
う問題がある。更にビット線からセルへのリストア時間
も増大する問題もある。
（発明が解決しようとする課題） 以上のように従来提案されているDRAMのセンスアンプ
列では、“0"−読みビット線のセンスが大幅に遅れてし
まうという問題があった。
列では、“0"−読みビット線のセンスが大幅に遅れてし
まうという問題があった。
本発明は、上記点に鑑みなされたもので、ビット線セ
ンス及びI/O線センスの高速動作、更にビット線高速リ
ストアが両立できる半導体記憶装置を提供することを目
的とする。
ンス及びI/O線センスの高速動作、更にビット線高速リ
ストアが両立できる半導体記憶装置を提供することを目
的とする。
（課題を解決するための手段） 本発明は、各ビット線毎に複数個のセンスアンプを並
列に備えビット線センス時は、駆動能力の小さなセンス
アンプでセンスし、ビット線とI/O線とを接続する直前
に他のセンスアンプも活性化することを特徴とする。
列に備えビット線センス時は、駆動能力の小さなセンス
アンプでセンスし、ビット線とI/O線とを接続する直前
に他のセンスアンプも活性化することを特徴とする。
（作用） 本発明によれば、ビット線の初期センスは駆動能力の
小さいセンスアンプで行うための前述の“0"−読みビッ
ト線高速センスが実現され、更にI/O線接続時には、セ
ンスアンプは大きな駆動能力をもっている為高速読み出
しが可能な集積回路が得られる。
小さいセンスアンプで行うための前述の“0"−読みビッ
ト線高速センスが実現され、更にI/O線接続時には、セ
ンスアンプは大きな駆動能力をもっている為高速読み出
しが可能な集積回路が得られる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。第
１図は、一実施例のセンス回路の概略構成を示す。本実
施例は、各ビット線毎に２組のNMOSフリップフロップセ
ンスアンプ（Q21,Q31），（Q22,Q32）を備え、その２つ
のセンスアンプ列を別々の駆動トランジスタ（Q11,
Q12）で異なるタイミングで活性化できるようにしたも
のである。具体的なセンス動作タイミングを第２図に示
す。まずワード線を立ち上げメモリセルの情報がビット
線に読み出されたところでセンスアンプ駆動トランジス
タQ11のゲート電圧SE1を“H"レベルにし第１列のセンス
アンプを活性化しビット線センスを開始する。この第１
列のセンスアンプは駆動能力の小さなトランジスタで構
成し、“0"−読みビット線センスの高速化を計る。次に
BL,▲▼にある程度の電位差がついたところでQ12の
ゲート電圧SE2を“H"レベルにして第２のセンスアンプ
列を活性化する。この第２のセンスアンプはある程度大
きな駆動能力をもつトランジスタで構成する。この場
合、第２のセンスアンプ列を活性化した時点で、やはり
センスアンプの共通ソースノード電位がクランプされ
“0"−読みビット線のセンスが抑えられるが、それまで
にBL,▲▼に充分な電位差がついているためCSLを立
ち上げビット線I/O線を接続してもデータが破壊される
ことはない。更にその時、センスアンプは大きな駆動能
力をもっている為、ビット線の情報に応じてI/O線の電
化を高速に引き抜くことができる。ここで第２のセンス
アンプ列活性化からCSLの立ち上げまでのタイミング的
な待ち時間はほとんど不用である。従ってビット線の初
期センスを駆動能力の小さいセンスアンプで行うことに
よる“0"−読みビット線センスの落ちこぼれ現象の解消
により、総合的な読み出しスピードは大幅に改善され
る。
１図は、一実施例のセンス回路の概略構成を示す。本実
施例は、各ビット線毎に２組のNMOSフリップフロップセ
ンスアンプ（Q21,Q31），（Q22,Q32）を備え、その２つ
のセンスアンプ列を別々の駆動トランジスタ（Q11,
Q12）で異なるタイミングで活性化できるようにしたも
のである。具体的なセンス動作タイミングを第２図に示
す。まずワード線を立ち上げメモリセルの情報がビット
線に読み出されたところでセンスアンプ駆動トランジス
タQ11のゲート電圧SE1を“H"レベルにし第１列のセンス
アンプを活性化しビット線センスを開始する。この第１
列のセンスアンプは駆動能力の小さなトランジスタで構
成し、“0"−読みビット線センスの高速化を計る。次に
BL,▲▼にある程度の電位差がついたところでQ12の
ゲート電圧SE2を“H"レベルにして第２のセンスアンプ
列を活性化する。この第２のセンスアンプはある程度大
きな駆動能力をもつトランジスタで構成する。この場
合、第２のセンスアンプ列を活性化した時点で、やはり
センスアンプの共通ソースノード電位がクランプされ
“0"−読みビット線のセンスが抑えられるが、それまで
にBL,▲▼に充分な電位差がついているためCSLを立
ち上げビット線I/O線を接続してもデータが破壊される
ことはない。更にその時、センスアンプは大きな駆動能
力をもっている為、ビット線の情報に応じてI/O線の電
化を高速に引き抜くことができる。ここで第２のセンス
アンプ列活性化からCSLの立ち上げまでのタイミング的
な待ち時間はほとんど不用である。従ってビット線の初
期センスを駆動能力の小さいセンスアンプで行うことに
よる“0"−読みビット線センスの落ちこぼれ現象の解消
により、総合的な読み出しスピードは大幅に改善され
る。
本発明は、上記した実施例に限られるものではない。
例えば、各ビット線に備えるフリップフロップトランジ
スタの数は、２組に限られるものではなく３組以上にし
てもよい。また、上記フリップフロップをPMOSトランジ
スタで構成し、共通ソースノードを高電源側に引き上げ
る方式にしてもよい。
例えば、各ビット線に備えるフリップフロップトランジ
スタの数は、２組に限られるものではなく３組以上にし
てもよい。また、上記フリップフロップをPMOSトランジ
スタで構成し、共通ソースノードを高電源側に引き上げ
る方式にしてもよい。
更に、NMOSフリップフロップとPMOSフリップフロップ
のセンスアンプをそれぞれ複数組備えてもよい。第３図
は各ビット線毎にNMOS,PMOSセンスアンプをそれぞれ２
組ずつ備えた場合の実施例である。ここでNMOSの第１の
センスアンプ列（Q21,Q31）及びPMOSの第１のセンスア
ンプ列（Q23,Q33）は駆動能力の小さなトランジスタで
構成する。各センスアンプ列は共通ソースノードの駆動
トランジスタ（Q11,Q12,Q13,Q14）のゲート（SE1,SE2,
▲▼3,▲▼４）を第４図に示すタイミングで制
御し、活性化する。まずSE1を“H"とし駆動能力の小さ
なNMOSセンスアンプで初期センスを行い、“0"−読みビ
ット線対及び“1"−読みビット線対共に電位差を広げ
る。次に▲▼３を“L"とし駆動能力の小さなPMOSセ
ンスアンプで２次センスを行う。この場合は前述と逆の
理由で、“1"読みビット線よりも“0"読みビット線の方
が増幅され易い為、前記初期センスと合わせて“0"読
み，“1"読みいずれのビット線対にも充分な電位差をす
ばやくつけることができる。以下順次SE2＝“H",▲
▼４＝“L"とし、メインセンスを行う。尚SE1の立上げ
と▲▼３の立上げのタイミングは、逆あるいは同時
でも同様の効果が得られる。
のセンスアンプをそれぞれ複数組備えてもよい。第３図
は各ビット線毎にNMOS,PMOSセンスアンプをそれぞれ２
組ずつ備えた場合の実施例である。ここでNMOSの第１の
センスアンプ列（Q21,Q31）及びPMOSの第１のセンスア
ンプ列（Q23,Q33）は駆動能力の小さなトランジスタで
構成する。各センスアンプ列は共通ソースノードの駆動
トランジスタ（Q11,Q12,Q13,Q14）のゲート（SE1,SE2,
▲▼3,▲▼４）を第４図に示すタイミングで制
御し、活性化する。まずSE1を“H"とし駆動能力の小さ
なNMOSセンスアンプで初期センスを行い、“0"−読みビ
ット線対及び“1"−読みビット線対共に電位差を広げ
る。次に▲▼３を“L"とし駆動能力の小さなPMOSセ
ンスアンプで２次センスを行う。この場合は前述と逆の
理由で、“1"読みビット線よりも“0"読みビット線の方
が増幅され易い為、前記初期センスと合わせて“0"読
み，“1"読みいずれのビット線対にも充分な電位差をす
ばやくつけることができる。以下順次SE2＝“H",▲
▼４＝“L"とし、メインセンスを行う。尚SE1の立上げ
と▲▼３の立上げのタイミングは、逆あるいは同時
でも同様の効果が得られる。
その他本発明は、その趣旨を逸脱しない範囲で種々変
形して実施することができる。
形して実施することができる。
以上述べたように、本発明によれば、ビット線とI/O
線との接続条件及びビット線リストア時間を悪化させる
ことなくビット線の初期センスを高速化できるため、高
速読み出し可能な半導体記憶装置を提供することができ
る。
線との接続条件及びビット線リストア時間を悪化させる
ことなくビット線の初期センスを高速化できるため、高
速読み出し可能な半導体記憶装置を提供することができ
る。
第１図は本発明の一実施例のセンス回路の概略を示す
図、第２図はその動作を説明する図、第３図は他の実施
例を示す図、第４図はその動作を説明する図、第５図，
第６図，第７図は従来のセンス回路の構成及び特性を示
す図である。 10……メモリセル Q21,Q31……第１のNchMOSFETセンスアンプ Q22,Q32……第２のNchMOSFETセンスアンプ Q11,Q12……センスアンプ駆動NchMOSFET WL,▲▼……ワード線、BL,▲▼……ビット線対 I/O,▲▼……I/O線対、Rw……配線抵抗 Q13,Q14,Q23,Q33,Q24,Q34……PchMOSFET
図、第２図はその動作を説明する図、第３図は他の実施
例を示す図、第４図はその動作を説明する図、第５図，
第６図，第７図は従来のセンス回路の構成及び特性を示
す図である。 10……メモリセル Q21,Q31……第１のNchMOSFETセンスアンプ Q22,Q32……第２のNchMOSFETセンスアンプ Q11,Q12……センスアンプ駆動NchMOSFET WL,▲▼……ワード線、BL,▲▼……ビット線対 I/O,▲▼……I/O線対、Rw……配線抵抗 Q13,Q14,Q23,Q33,Q24,Q34……PchMOSFET
Claims (3)
- 【請求項１】ビット線対及びI/O線対と、 前記ビット線対の内の一方に接続されたメモリセルと、 前記ビット線対に接続され、このビット線対の電位差を
増幅する電流駆動能力の小さい第１導電型トランジスタ
からなる第１のセンスアンプと、 前記ビット線対とI/O線対とをカラム選択信号により接
続するスイッチングトランジスタと、 前記ビット線対に接続され、このビット線対の電位差を
増幅し、且つ前記第１のセンスアンプの電流駆動能力よ
りも大きい第１導電型トランジスタからなる第２のセン
スアンプとを有し、 前記第１及び第２のセンスアンプにより前記ビット線対
の電位差を増幅し、増幅された信号を前記I/O線対に供
給する場合において、 最初に前記第１のセンスアンプを活性化した後に第２の
センスアンプを活性化し、且つこの第２のセンスアンプ
を活性化した直後に前記カラム選択信号により前記ビッ
ト線対と前記I/O線対とが接続されることを特徴とする
半導体記憶装置。 - 【請求項２】複数のビット線対と、 前記複数の各ビット線対の内の一方に接続されたメモリ
セルと、 前記複数の各ビット線対に接続され、各ビット線対の電
位差を増幅する電流駆動能力の小さい第１導電型トラン
ジスタからなる第１のセンスアンプと、 前記複数の各ビット線対に接続され、各ビット線対の電
位差を増幅し、且つ前記第１のセンスアンプの電流駆動
能力よりも大きい第１導電型トランジスタからなる第２
のセンスアンプと、 前記複数の各ビット線対に接続された第１のセンスアン
プを同時に活性化する第１の活性化手段と、 前記複数の各ビット線対に接続された第２のセンスアン
プを同時に活性化する第２の活性化手段とを有し、 最初に前記第１の活性化手段にて複数の前記第１のセン
スアンプを活性化させ、その後、前記第１のセンスアン
プの活性化状態に応じて第２の活性化手段により複数の
前記第２のセンスアンプを活性化させることを特徴とす
る半導体記憶装置。 - 【請求項３】前記第１導電型トランジスタはＮ型MOSト
ランジスタからなる請求項（１）及び（２）記載の半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014494A JP2666943B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63014494A JP2666943B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01192080A JPH01192080A (ja) | 1989-08-02 |
| JP2666943B2 true JP2666943B2 (ja) | 1997-10-22 |
Family
ID=11862609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63014494A Expired - Fee Related JP2666943B2 (ja) | 1988-01-27 | 1988-01-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666943B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245396A (ja) * | 1990-02-22 | 1991-10-31 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPH04119590A (ja) * | 1990-09-10 | 1992-04-21 | Fujitsu Ltd | 半導体装置 |
| JP2009110578A (ja) * | 2007-10-29 | 2009-05-21 | Elpida Memory Inc | センスアンプ制御回路及び制御方法 |
| JP6166810B1 (ja) * | 2016-03-08 | 2017-07-19 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142591A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-01-27 JP JP63014494A patent/JP2666943B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01192080A (ja) | 1989-08-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |