KR950004285A - 선택적으로 활성화되는 감지 증폭기를 갖춘 반도체 기억 장치 - Google Patents

선택적으로 활성화되는 감지 증폭기를 갖춘 반도체 기억 장치 Download PDF

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Abstract

반도체 ROM 장치에 포함된 감지 증폭기 회로는 각각 열선 어드레스 복호화 신호(CL11 내지 CL1u)에 의해 선택적으로 활성화되는 클럭 논리 회로(CIV11 내지 CIV1u)를 구비하고, 디지트 회선(DL11 내지 DL1u)상의 전위 레벨을 독립적으로 식별하여 잘못된 동작없이 신속하게 식별이 행해진다.

Description

선택적으로 활성화되는 감지 증폭기를 갖춘 반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 ROM(read only memory) 장치에 배열을 도시한 블럭도, 제4도는 본 발명에 따른 반도체 ROM 장치의 배열을 도시한 회로도.

Claims (10)

  1. 전위 레벨의 형태로 판독가능한 데이타 비트를 각각 저장하는 어드레스로 불러낼 수 있는 다수의 기억 위치(M11 내지Mvu), 상기 어드레스로 불러낼 수 있는 다수의 기억 위치로부터 그에 저장된 데이타 비트를 판독하기 위해 기억 위치를선택하는 동작을 하는 제1어드레스 지정 시스템(13/WL11 내지 WLpv, WL111 내지 WL114/WL121 내지 WL124/BL1/BL2), 상기어드레스로 불러낼 수 있는 다수의 메모리 셀에 선택적으로 연결되고 상기 기억 위치로부터 판독된 상기 데이타 비트를전달하는 다수의 데이타 전달 경로(DL11 내지 DL1u), 상기 다수의 데이타 전달 경로상의 상기 데이타 비트중 하나를 선택하기 위해 다수의 선택 신호선(CL11 내지 CL1u)에 선택적으로 전기를 통하게 하는 제2어드레스 지정 시스템(14), 상기 다수의 데이타 전달 경로에 각각 연결된 다수의 감지 증폭기(IV11 내지 IV1u/CIV11 내지 CIV1u, NA11 내지 NA1u/CIV21 내지CIV2u, 521 내지 52u), 및 상기 데이타 비트중 하나를 외부에 전하기 위한 출력 회로(17,24,53)를 구비하고 단일 반도체칩(10)상에 제작된 반도체 기억 장치에 있어서, 상기 데이타 비트 중 하나의 전위 레벨을 신속히 식별하기 위해 상기 다수의 감지 증폭기가 상기 다수의 선택 신호선에 의해 선택적으로 활성화되는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 기억 위치(M11 내지 Mvu) 각각이 고한계값이나 저한계값을 갖는 FET(field effect transistor)로주어지는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 다수의 감지 증폭기 회로 각각이 관련된 데이타 전달 경로에 연결되는 인버터(IV11 내지 IV1u)와,관련된 선택 신호선(CL11 내지 CL1u)에 의해 동작가능해지는 클럭 인버터(CIV11 내지 CIV1u)의 직렬 조합으로 주어지고,상기 클럭 인버터의 출력 노드가 상기 출력 회로(17)의 입력 노드에 연결되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 기억 위치 각각이 전기적으로 프로그램가능한 ROM(read only memory) 셀로 주어지는 것을 특징으로하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 전기적으로 프로그램가능한 ROM 셀이 주입된 캐리어를 축적하도록 부동 게이트(floating gate) 전극을 갖는 부동 게이트형 FET로 주어지는 것을 특징으로 하는 반도체 기억 장치.
  6. 제4항에 있어서, 상기 다수의 감지 증폭기 회로 각각이 관련된 데이타 전달 경로(DL11 내지 DL1u)에 연결되고 활성화 신호(ACT)에 의해 동작 가능해지는 논리 게이트(NA11 내지 NA1u)와, 관련된 선택신호선(CL11 내지 CL1u)에 의해 동작 가능해지는 클럭 인버터(CIV21 내지 CL2u)의 직렬 조합으로 주어지고, 상기 클럭 인버터의 출력 노드가 상기 출력 회로(24)의입력 노드에 연결되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 예비 충전 신호(NPRC)에 의해 동작 가능해지고 선택적으로 상기 데이타 전달 경로를 소정의 전위 레벨로충전하기 위해 상기 다수의 선택 신호선(CL11 내지 CL1u)으로 게이트 제어되는 다수의 예비충전 트랜지스터(Qp41 내지Qp4u)를 갖는 예비 충전 회로(21)와, 상기 다수의 데이타 전달 경로에 각각 삽입된 전도성 채널을 갖고, 상기 기억 위치중 하나에 저장된 데이타 비트를 억세스하는 동안에는 ON 상태로 되고 전기적으로 프로그램가능한 ROM 셀을 프로그램하는동안에는 OFF 상태가 되는 다수의 전달 트랜지스터(Qn41 내지 Qn4u)를 포함하는 보호 회로(23)를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서, 상기 다수의 기억장치가 각각 NAND 회로로 동작하는 다수의 메모리 서브 블럭에 배열되고, 상기 다수의메모리 서브 블럭 각각이 상기 다수의 데이타 전달 경로중 하나와 방전 회선사이에 연결되는 것을 특징으로 하는 반도체기억 장치.
  9. 제8항에 있어서, 상기 다수의 메모리 서브 블럭 각각이 하나의 스위칭 트랜지스터(SW)와 상기 제1어드레스 지정 시스템(BL1 내지 BL2/WL111 내지 WL114/WL121 내지 WL124)에 의해 선택되는 다수의 메모리 트랜지스터의 직렬 조합으로 주어지고, 상기 제1 어드레스 지정 시스템이 상기 다수의 메모리 트랜지스터를 각각 선택할 때 상기 다수의 메모리 트랜지스터각각은 그에 저장된 데이타 비트에 따라 전도성 경로나 비전도성 경로를 제공하고, 상기 반도체 기억 장치는 예비 충전제어 신호(NPRC)에 대응하여 상기 다수의 데이타 전달 경로(DL11 내지 DL1u)를 예비 충전 레벨로 충전하고, 예비 충전 레벨의 소스에 연결된 다수의 충전 트랜지스터(Qp51 내지 Qp5u/Qp61) 및, 상기 다수의 충전 트랜지스터와 상기 다수의 데이타 전달 경로 사이에 연결되는 다수의 전압 감소(step-down) 트랜지스터(Qn51 내지 Qn5u/Qn61 내지 Qn6u)를 포함하는 예비 충전 회로(51a/52b)에서 상기 예비 충전 제어 신호가 동시에 상기 다수의 충전 트랜지스터를 게이트 제어하고 상기 다수의 전압 감소 트랜지스터가 상기 다수의 데이타 전달 경로상의 전위 레벨을 상기 예비 충전 레벨보다 낮게 유지하도록동작하는 예비 충전 회로를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서, 상기 다수의 감지 증폭기 각각이 상기 다수의 선택신호선 중 하나에 의해 동작 가능해지는 클럭 인버터(521 내지 52u)로 주어지는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940018041A 1993-07-26 1994-07-26 선택적으로 활성화되는 감지 증폭기를 갖춘 반도체 기억 장치 KR970004071B1 (ko)

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