KR970008622A - 반도체 집직접회로장치 - Google Patents

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KR970008622A
KR970008622A KR1019960029168A KR19960029168A KR970008622A KR 970008622 A KR970008622 A KR 970008622A KR 1019960029168 A KR1019960029168 A KR 1019960029168A KR 19960029168 A KR19960029168 A KR 19960029168A KR 970008622 A KR970008622 A KR 970008622A
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히로유키 야마우치
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모리시다 요이치
마쯔시다 덴키 산교 가부시키가이샤
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Abstract

판독시에 관통전류를 발생시키지 않고, 또 프리챠지에 소비하는 전력을 불필요하게 하며, 소진폭 전송이나 전하의 재이용을 실행함으로써, 저소비전력이고 저전압으로 안정된 동작이 되도록 한다.
메모리셀은 제1부하트랜지스터(P1) 및 제2부하트랜지스터(P2)와, 제1구동트랜지스터(N1) 및 제2구동트랜지스터(N2)가 플립플롭 접속되어 있다. 워드선(WL)에 의하여 제어되는 제1스위치(N3)와 기입시에 만 활성화되는 제2스위치(N14)가 제1기억노드(V1)에 직력로 접속되고, 제2스위치(N14)는 제1기억노드(V1)와 제1구동트랜지스터(N1)와의 사이에 직렬로 접속되어 있다. 판독시에는 선택된 비트선쌍(BL, /BL)에 센스 앤프로부터 제1기억노드의 신호전위에 의하여 변화하는 임피던스를 검출하는 전류가 주입된다.

Description

반도체 집적회로장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 (a)는 본 발명의 제1실시예에 관한 메모리 셀을 나타내는 회로도, 제1도 (b)는 본발명의 제1실시예의 제3변형예에 관한 메모리 셀을 나타내는 회로도.

Claims (47)

  1. 데이터를 기억하는 메모리 셀이 행렬형상으로 배설되어 이루는 메모리셀 어레이와, 상기 메모리 셀 어레이의 행방향으로 나열하는 메모리 셀을 행어드레스에 의하여 선택되는 행디코더와, 상기 메모리 셀 어레이의 열방향으로 나열하는 메모리 셀을 열어 드레스에 의하여 선택되는 열회로를 구비하고, 상기 열회로는 상기 메모리 셀로부터 데이터를 판독할 때에 상기 행어드레스 및 열어드레스에 의하여 선택되는 메모리 셀에 데이터의 신호전위를 검출하기 위한 전류를 주입하는 검출전류 주입수단을 가지고 있는 것을 특징으로 하는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 검출전류 주입수단은, 메모리 셀로부터 데이터를 판독하는 데이터 판독기간에, 선택된 상기 메모리 셀에 임피던스를 검지하기 위한 전류를 주입하는 센스 앰프임을 특징으로 하는 반도체집적회로장치.
  3. 제2항에 있어서, 상기 센스 앰프는, 선택된 상기 메모리 셀로부터 데이터를 판독한 후에 이 메모리 셀에 주입된 전류를 폐기하는 것을 특징으로 하는 반도체집적회로장치.
  4. 제2항 또는 제3항에 있어서, 상기 센스 앰프는, 제1도전형 트랜지스터쌍 및 제2도전형 트랜지스터쌍으로 구성되는 인버터회로가 플립플롭 접속되어 이루고, 상기 제1도전형의 트랜지스터쌍의 소스전극쌍은 어드레스가 특정된 상기 메모리 셀의 데이터가 입력되는 입력쌍으로 되며, 상기 제2도전형 트랜지스터쌍의 소스전극쌍의 공통접점은 소정의 활성화 신호에 의하여 제어되는 제2도전형의 제1트랜지스터를 통하여 전원에 접속되고, 상기 인버터회로의 출력쌍은 상기 활성화신호에 의하여 제어되는 제1도 전형의 제1트랜지스터 및 제1도전형의 제2트랜지스터를 통하여 상기 전원에 각각 접속되어 있으며 ,상기 데이타 판독기간에 상기 제2도전형의 제1트랜지스터와 상기 제1도전형의 제1 및 제2트랜지스터와 동시에 활성화되지 않는 것을 특징으로 하는 반도체집적회로장치.
  5. 제1항 또는 제3항에 있어서, 상기 메모리 셀 어레이는, 열방향으로 나열하는 메모리셀을 제어하는 제1제어선 및 제2제어선을 가지고 있고, 상기 열회로는, 상기 메모리 셀로부터 데이터를 판독할 때에 상기 제1제어선 및 제2제어선에 제1전위를 인가하며, 상기 메모리셀에 데이터를 기입할 때에 상기 제1제어선에 상기 제1전위 또는 제2전위를 인가하고, 또 상기 제2제어선에 제3전위를 인가하는 비트선 제어회로를 가지고 있는 것을 특징으로 하는 반도체집적회로장치.
  6. 제5항에 있어서, 상기 메모리 셀은, 제1전원에 접속된 제1부하트랜지스터, 이 제1부하트랜지스터와 쌍을 이루는 제2부하트랜지스터, 제2전원에 접속된 제1구동트랜지스터 및 이 제1구동트랜지스터와 쌍을 이루는 제2구동트랜지스터가 플립플롭 접속되어 이루고, 상기 제1부하트랜지스터에 접속되며, 신호전위를 유지하는 제1기억노드와 ,상기 제2부하트랜지스터에 접속되며, 이 제1기억노드와는 상보관계의 신호전위를 유지하는 제2기억노드와, 상기 제1기억노드와 상기 제1제어선과의 사이에 직렬로 접속되어 있고, 제3제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제1제어선에 접속되어 있는 제1스위치트랜지스터와, 상기 제2제어선에 의하여 제어되고, 한쪽은 소스/드레인전극이 상기 제1기억노드에접속되며 다른쪽의 소스/드레인전극이 상기 제1스위치 트랜지스터의 다른 쪽의 소스/드레인전극에 접속되어 있는 제2스위치 트랜지스터를 가지고, 상기 제2스위치 트랜지스터는 상기 제1기억노드와, 상기 제1구동트랜지스터와의 사이에 직렬로 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  7. 제6항에 있어서, 상기 제2스위치 트랜지스터의 임계치 전압은, 상기 제1구동트랜지스터, 제2구동트랜지스터 및 제1스위치 트랜지스터의 어느 임계치 전압보다도 낮게 되도록 설정되어 있는 것을 특징으로 하는 반도체집적회로장치.
  8. 제6항 또는 제7항에 있어서, 상기 제2부하트랜지스터의 크기는, 상기 제1부하트랜지스터 및 제2구동트랜지스터의 어느 임계치 크기보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체집적회로장치.
  9. 제6항내지 제8항 중 어느 한 항에 있어서, 상기 메모리 셀은, 상기 제2기억노드와 상기 제2전원과의 사이에 상기 제2구동트랜지스터와 병렬로 접속되어 있고, 상기 제1스위치 트래지스터와, 상기 제2스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제3스위치 트랜지스터를 더 가지고 있는 것을 특징으로 하는 반도체집적회로장치.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서, 상기 제1전원은, 강압회로에 의하여 강압되어 있는 것을 특징으로 하는 반도체집적회로장치.
  11. 제10항에 있어서, 상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루는 메모리 셀임을 특징으로 하는 반도체집적회로장치.
  12. 제6항 내지 제11항 중 어느 한 항에 있어서, 상기 제3제어선에 접속되어 있는 메모리 셀의 수가 상기 제1제어선 및 상기 제2제어선에 접속되어 있는 메모리 셀의 수보다도 많은 것을 특징으로 하는 반도체 집적회로장치.
  13. 제5항에 있어서, 상기 메모리 셀은, 제1전원에 접속된 제1부하트랜지스터, 이 제1부하투랜지스터와 쌍을 이루는 제2부하트랜지스터, 제2전원을 접속된 제1구동트랜지스터 및 이 제1구동트랜지스터와 쌍을 이루는 제2구동트랜지스터가 플립플롭 접속되어 이루고, 상기 제1부하트랜지스터에 접속되며, 신호전위를 유지하는 제1기억도드와, 상기 제2부하트랜지스터에 접속되고, 이 제1기억노드와는 상보관계의 신호전위를 유지하는 제2기억노드와, 상기 제2기억노드와 상기 제1제어선과의 사이에 직렬로 접속되어 있고, 상기 제3제어선에 의하여 제어되며, 한쪽의 소스/드레인 전극이 상기 제1제어선에 접속되어 있는 제1스위치 트랜지스터와, 상기 제2제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제2기억노드에 접속되며 다른쪽의 소스/드레인전극이 상기 제1스위치 트랜지스터의 다른쪽의 소스/드레인전극에 접속되어 있는 제2스위치 트랜지스터와, 상기 제1스위치 트랜지스터와 상기 제2전원과의 사이에 직렬로 접속되어 있고, 제1기억노드에 의하여 제어되는 제3스위치 트랜지스터를 가지고 있는 것을 특징으로 하는 반도체집적회로장치.
  14. 제13항에 있어서, 상기 제1부하트랜지스터의 크기는, 상기 제2부하트랜지스터의 크기보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체집적회로장치.
  15. 제13항 또는 제14항에 있어서, 상기 제1기억노드와, 상기 제2전원과의 사이에 상기 제1구동트랜지스터와 병렬로 접속되어 있고, 상기 제1스위치 트랜지스터와 상기 제2스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제4스위치 트랜지스터를 더 가지고 있는 것을 특징으로 하는 반도체집적회로장치.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 제1전원은 강압회로에 의하여 강압되어 있는 것을 특징으로 하는 반도체집적회로장치.
  17. 제16항에 있어서, 상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루는 메모리 셀임을 특징으로 하는 반도체집적회로장치.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서, 상기 제3제어선에 접속되어 있는 메모리 셀의 수는 상기 제1제어선 및 제2제어선 에 접속되어 있는 메모리 셀의 수보다도 많은 것을 특징으로 하는 반도체집적회로장치.
  19. 메모리 셀이 행렬형상으로 배설되어 이루는 메모리 셀 어레이를 구비한 반도체 집적회로장치에 있어서, 상기 메모리 셀은 게이트전극과 드레인전극이 상호결합되어 있는 제1트랜지스터 및 제2트랜지스터로 구성되는 트랜지스터쌍을 포함하고, 상기 메모리 셀에 데이터를 기입할 때에 상기 트랜지스터쌍 중의 적어도 보다 온의 상태에 있는 트랜지스터의 게이트·소스간 전압의 차의 절대값이 적게 되도록 상기 트랜지스터의 소스전극의 전위를 변동시키는 소스전위 변동수단을 구비하고 있는 것을 특징으로 하는 반도체집적회로장치.
  20. 제19항에 있어서, 상기 트랜지스터쌍은 소스전극이 공유되어 있는 것을 특징으로 하는 반도체집적회로장치.
  21. 제19항에 있어서, 상기 트랜지스터쌍은 소스전극이 분리되어 있는 것을 특징으로 하는 반도체집적회로장치.
  22. 제21항에 있어서, 상기 소스전위 변동수단은, 상기 트랜지스터쌍이 보다 오프의 상태에 있는 트랜지스터의 게이트·소스간 전압의 차의 절대값이 크게 되도록 상기 트랜지스터의 소스전극의 전위를 변동시키는 것을 특징으로 하는 반도체집적회로장치.
  23. 제22항에 있어서, 상기 메모리셀에서의 상기 제1트랜지스터는 드레인전극이 제1기억노드에 접속된 제1구동트랜지스터이며, 상기 제2트랜지스터는 드레인전극이 상기 제1기억노드의 상보관계에 있는 제2기억노드에 접속된 제2구동트랜지스터이며, 상기 메모리 셀은, 서로의 게이트전극과 소스전극이 상호결합되고, 한쪽의 소스/드레인전극이 제1전원에 접속되고, 다른 쪽의 소스/드레인전극이 상기 제1기억노드에 접속된 제1부하트랜지스터와, 한쪽의 소스/드레인전극이 제1전원에 접속되고, 다른 쪽의 소스/드레인전극이 상기 제2기억노드에 접속된 제2부하트랜지스터를 가지고 있으며, 상기 소스전위 변동수단은, 제1기억노드에 상기 제1구동트랜지스터의 소스/드레인전극과 반대의 신호전위를 기입할 때에는 상기 제3전원에 접지선 제어전위를 인가하면서 상기 제4전원에 상기 제2전원의 전위를 인가함과 동시에, 상기 제1기억노드에 제1구동트랜지스터의 소스/드레인전극과 같은 신호전위를 기입할 때에는 상기 제3전원에 상기 제2전원의 전위를 인가하면서 상기 제4전원에 상기 접지선 제어전위를 인가하는 접지선 제어회로임을 특징으로 하는 반도체 집적회로장치.
  24. 제19항 내지 제23항 중 어느 한 항에 있어서, 상기 메모리 셀 어레이는 열방향으로 나열하는 상기 메모리 셀을 제어하는 제1제어선 및 제2제어선을 가지고 있고, 상기 메모리 셀로부터 데이터를 판독할 때에 상기 제1제어선 및 제2제어선에 제1전위를 인가하며, 상기 메모리 셀에 데이터를 기입할 때에 상기 제1제어선에 상기 제1전위 또는 제2전위를 인가하고, 상기 제2제어선에 제3전위를 인가하는 비트선 제어회로를 구비하는 것을 특징으로 하는 반도체 집적회로장치.
  25. 제24항에 있어서, 상기 메모리 셀은, 상기 제1기억노드와 상기 제1제어선과의 사이에 직렬로 접속되어 있고, 제3제어선에 의하여 제어되며, 한쪽의 소스/드레인전극이 상기 제1제어선에 접속되어 잇는 제1스위치 트랜지스터와, 상기 제2제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제1기억노드에 접속되고 다른 쪽의 소스/드레인전극이 상기 제1스위치 트랜지스터의 다른 쪽의 소스/드레인전극에 접속되어 있는 제2스위치 트랜지스터를 가지며, 상기 제2스위치 트랜지스터는 상기 제1기억노드와 상기 제1구동트랜지스터와의 사이에 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  26. 제25항에 있어서, 서로 인접하는 상기 메모리 셀은 상기 제3전원과 상기 제4전원에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  27. 제25항 또는 제26항에 있어서, 상기 제2스위치 트랜지스터의 임계치 전압은 상기 제1구동트랜지스터, 제2구동트랜지스터 및 제1스위치 트랜지스터의 어느 임계치 전압보다도 낮게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  28. 제25항 내지 제27항 중 어느 한 항에 있어서, 상기 제2부하트랜지스터의 크기는 상기 제1부하트랜지스터 및 제2구동트랜지스터의 어느 크기보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  29. 제25항 내지 제28항 중 어느 한 항에 있어서, 상기 제2제어선은 상기 제어선과 평행으로 배치되어 있고, 상기 제4전원에 접속되어 잇는 전원선과 상기 제1제어선과는 열어드레스를 디코드하기 위한 상기 메모리 셀의 비트선쌍을 이루는 것을 특징으로 하는 반도체 집적회로장치.
  30. 제29항에 있어서, 상기 제2제어선은 복수의 동일열의 상기 메모리 셀에 의하여 공유되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  31. 제25항 내지 제30항 중 어느 한 항에 있어서, 상기 메모리 셀은, 상기 제2기억노드와 상기 제4전원과의 사이에 상기 제2구동트랜지스터와 평행으로 접속되어 있고, 상기 제1스위치 트랜지스터와 상기 제2스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제3스위치 트랜지스터를 더 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  32. 제25항 내지 제31항 중 어느 한 항에 있어서, 상기 제1전원은 강압회로에 의하여 강압되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  33. 제32항에 있어서, 상기 강압회로는, 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형이 반전되어 이루는 메모리 셀임을 특징으로 하는 반도체 집적회로장치.
  34. 제25항 내지 제33항 중 어느 한 항에 있어서, 상기 제3제어선에 의하여 접속되어 있는 메모리 셀의 수는, 상기 제1제어선 및 제2제어선에 접속되어 있는 메모리 셀의 수보다도 많은 것을 특징으로 하는 반도체 집적회로장치.
  35. 제24항에 있어서, 상기 메모리 셀은, 상기 제2기억노드와 상기 제1제어선과의 사이에 직렬로 접속되어 있고, 상기 제3제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제1제어선에 접속되어 있는 제1스위치 트랜지스터와, 상기 제2제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제2기억노드에 접속되며 다른쪽의 소스/드레인전극이 상기 제1스위치 트랜지스터의 다른쪽의 소스/드레인전극에 접속되어 있는 제2스위치 트랜지스터와, 상기 제1스위치 트랜지스터와 상기 제3전원과의 사이에 적렬로 접속되어 있고, 제1기억노드에 의하여 제어되는 제3트랜지스터를 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  36. 제35항에 있어서, 서로 인접하는 상기 메모리 셀은 상기 제3전원과 상기 제4전원에 공통으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  37. 제35항 또는 제36항에 있어서, 상기 제1부하트랜지스터의 크기는 상기 제2부하트랜지스터의 크기보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  38. 제35항 내지 제37항 중 어느 한 항에 있어서, 상기 제2제어선은 상기 제3제어선과 평행으로 배치되어 있고, 상기 제4전원에 접속되어 있는 전원선과 상기 제1제어선과는 열어드레스를 디코드하기 위한 상기 메모리 셀의 비트선쌍을 이루는 것을 특징으로 하는 반도체 집적회로장치.
  39. 제38항에 있어서, 상기 제2제어선은 복수의 동일열의 상기 메모리 셀에 의하여 공유되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  40. 제35항 내지 제39항 중 어느 한항에 있어서, 상기 메모리 셀은, 상기 제2기억노드와 상기 제3전원과의 사이에 상기 제1구동트랜지스터와 병렬로 접속되어 있고, 상기 제1스위치 트랜지스터와 상기 제2스위치 트랜지스터와의 접속점의 전위에 의하여 제어되는 제4스위치 트랜지스터를 더 가지고 있는 것을 특징으로 하는 반도체 집적회로장치.
  41. 제35항 내지 제40항 중 어느 한 항에 있어서, 상기 제1전압은 강압회로에 의하여 강압되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  42. 제41항에 있어서, 상기 강압회로는 상기 메모리 셀을 구성하고 있는 모든 트랜지스터의 도전형의 반전되어 이루는 메모리 셀임을 특징으로 하는 반도체 집적회로장치.
  43. 제35항 내지 제42항 중 어느 한 항에 있어서, 상기 제3제어선에 접속되어 있는 메모리 셀의 수는 상기 제1제어선 및 제2제어선에 접속되어 있는 메모리 셀의 수보다도 많은 것을 특징으로 하는 반도체 집적회로장치.
  44. 제19항 내지 제22항 주 어느 한항에 있어서, 상기 메모리 셀 어레이는, 열방향으로 나열하는 상기 메모리 셀을 제어하는 제1제어선 및 제2제어선과 행방향으로 나열하는 상기 메모리셀을 제어하는 제3제어선을 가지고 있고, 상기 메모리 셀에서의 상기 제1트랜지스터는 드레인전극이 제1기억노드에 접속된 제1구동트랜지스터이며, 상기 제2트랜지스터는 드레인전극이 상기 제1기억노드의 상보관계에 있는 제2기억노드에 접속된 제2구동트랜지스터이며, 상기 메모리 셀은, 서로의 게이트전극과 소스전극이 상혀결합되고, 한쪽의 소스/드레인전극이 제1전원에 접속되며, 다른 쪽의 소스/드레인전극이 상기 제1기억노드에 접속된 제1부하트랜지스터와, 한쪽의 소스/드레인전극이 제1전원에 접속되고, 다른 쪽의 소스/드레인전극이 상기 제2기억노드에 접속된 제2부하트랜지스터를 가지고 있으며, 상기 제1기억노드와 상기 제1제어선과의 사이에 직렬로 접속되어 있고, 상기 제3제어선에 의하여 제어되며,한쪽의 소스/드레인전극이 상기 제1스위치 트랜지스터의 다른쪽의 소스/드레인전극에 접속되어 있는 제2스위치 트랜지스터와, 상기 제1기억노드와 상기 제2제어선과의 사이에 직렬로 접속되어 있고, 상기 제1기억노드에 의하여 제어되는 제3스위치 트랜지스터와, 상기 제1제어선에 의하여 제어되고, 한쪽의 소스/드레인전극이 상기 제3스위치 트랜지스터의 한쪽의 소스/드레인전극에 접속되며 다른 쪽의 소스/드레인전극이 상기 제2제어선에 접속되어 있는 제4스위치 트랜지스터를 가지고, 상기 제2스위치 트랜지스터는 상기 제1기억노드와 상기 제1구동트랜지스터와의 사이에 직렬로 접속되고, 상기 제3스위치 트랜지스터는 상기 제2기억노드와 상기 제2구동트랜지스터와의 사이에 직렬로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  45. 제44항에 있어서, 상기 메모리 셀어레이는, 서로 직렬로 접속되고, 제1메모리 셀과, 이 제1메모리 셀내의 대응하는 각 트랜지스터의 도전형이 반전된 제1메모리 셀을가지고, 상기 제1메모리 셀 및 제2메모리 셀은 상기 제1전원의 전위의 거의 반만큼의 전위에 인가되는 것을 특징으로 하는 반도체 집적회로장치.
  46. 제44항 또는 제45항에 있어서, 상기 제1 및 제4스위치 트랜지스터 및 상기 제1 및 제2구동트랜지스터 중 어느 임계치 전압의 절대값도 상기 제1 및 제2부하트랜지스터 및 상기 제2 및 제3스위치 트랜지스터의 각임계치 전압의 절대값보다도 작게 되도록 설정되어 있는 특징으로 하는 반도체 집적회로장치.
  47. 제44항 또는 제45항에 있어서, 사기 메모리 셀에서의 상기 제1, 제2 및 제3제어선은 판독용의 제어선이며, 상기 메모리 셀 어레이는, 열방향의 상기 메모리 셀에서의 기입용 제4제어선 및 제5제어선과, 행방향의 상기 메모리 셀에서의 기입용 제6제어선과, 상기 제6제어선에 제어되고, 한쪽의 소스/드레이전극이 상기 제1기억노드에 접속되며 다른쪽의 소스/드레인전극이 상기 제4제어선에 접속되어 있는 제5스위치 트랜지스터와, 상기 제6제어선에 제어되고, 한쪽의 소스/드레인전극이 상기 제2기억노드에 접속되며 다른쪽의 소스/드레인전극이 상기 제5제어선에 접속되어 있는 제6스위치 트랜지스터를 가지고 있고, 상기 제1 및 제4스위치 트랜지스터는, 상기 제1 및 제2구동트랜지스터 및 상기 제5 및 제6스위치 트랜지스터중의 어느 임계치 전압의 절대값도 상기 제1 및 제2부하트랜지스터, 상기 제2 및 제3스위치 트랜지스터의 각 임계치 전압의 절대값보다도 작게 되도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184722B1 (en) * 1998-09-02 2001-02-06 Kabushiki Kaisha Toshiba Latch-type sense amplifier for amplifying low level differential input signals
FR2809286B1 (fr) * 2000-05-29 2002-08-16 Gallet Sa Perfectionnement pour casque de protection
US20030048656A1 (en) * 2001-08-28 2003-03-13 Leonard Forbes Four terminal memory cell, a two-transistor sram cell, a sram array, a computer system, a process for forming a sram cell, a process for turning a sram cell off, a process for writing a sram cell and a process for reading data from a sram cell
KR100406178B1 (ko) * 2001-11-30 2003-11-17 주식회사 하이닉스반도체 반도체 메모리 장치
US6765816B2 (en) * 2002-11-08 2004-07-20 Motorola, Inc. Storage circuit having single-ended write circuitry
JP2004362695A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体記憶装置
JP4605390B2 (ja) * 2003-10-27 2011-01-05 日本電気株式会社 半導体記憶装置
JP2005242003A (ja) * 2004-02-26 2005-09-08 Agilent Technol Inc Ｔｆｔアレイおよびその試験方法、試験装置
JP4256327B2 (ja) * 2004-11-05 2009-04-22 株式会社東芝 スタティックランダムアクセスメモリ、および擬似スタティックノイズマージンの計測方法
JP4606869B2 (ja) * 2004-12-24 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置
TWI295805B (en) * 2005-04-26 2008-04-11 Via Tech Inc Memory circuit and related method for integrating pre-decode and selective pre-charge
JP4917767B2 (ja) 2005-07-01 2012-04-18 パナソニック株式会社 半導体記憶装置
JP4865360B2 (ja) * 2006-03-01 2012-02-01 パナソニック株式会社 半導体記憶装置
JP2008065974A (ja) * 2006-08-11 2008-03-21 Matsushita Electric Ind Co Ltd 半導体記憶装置
KR101475346B1 (ko) * 2008-07-02 2014-12-23 삼성전자주식회사 비트라인 쌍의 디벨롭 레벨을 클립핑하는 디벨롭 레벨클리핑 회로, 이를 포함하는 컬럼 경로 회로 및 멀티 포트반도체 메모리 장치
US8363454B2 (en) * 2011-01-28 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM bit cell
US10037795B2 (en) * 2014-09-27 2018-07-31 Qualcomm Incorporated Seven-transistor static random-access memory bitcell with reduced read disturbance
US9940993B2 (en) 2016-04-07 2018-04-10 Arm Limited Storage bitcell with isolation

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4779226A (en) * 1985-05-10 1988-10-18 Haraszti Tegze P Complementary high performance cam cell
EP0224887B1 (de) * 1985-12-06 1992-03-11 Siemens Aktiengesellschaft Gate Array Anordnung in CMOS-Technik
JP3101297B2 (ja) * 1990-03-30 2000-10-23 株式会社東芝 半導体メモリ装置
KR100256120B1 (ko) * 1993-09-22 2000-05-15 김영환 고속 감지 증폭기

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US5680356A (en) 1997-10-21

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