KR950020746A - 바이어스 제어 회로를 갖는 반도체 메모리 디바이스 - Google Patents
바이어스 제어 회로를 갖는 반도체 메모리 디바이스 Download PDFInfo
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Abstract
본 발명은 반도체 메모리 디바이스는, 전기적으로 기록 및 삭제가능한 메모리 셀에 각각 접속된 다수의 워드 라인과, 상기 워드 라인이 선택될때 활성 레벨로 되는 제 1 단자와, 판독 동작 기간동안 판독 전압이 인가되며 기록동작 기간동안 상기 판독 전압보다 더 높은 기록 전압이 인가되는 제 2 단자와, 상기 제 2 단자와 노드 사이에 제공되며 상기 제 1 단자에 접속된 제어단자를 갖은 전달 게이트와, 상기 제 1 단자가 비활성 레벨일때 상기 노드를 전원 단자에 접속하며 상기 제 1 단자가 호라성 레벨일때 상기 노드를 컷-오프 상태로 하는 바이어스 공급 수단과, 데이타 삭제 동작 기간동안 상기 워드 라인에 부전압을 제공하는 부전압 발생 회로와, 상기 노드와 상기 워드 라인 사이에 제공된 트랜지스터와, 데이타 삭제 동안 기간동안 상기 트랜지스터를 오프-상태로 하고 기록 및 판독 동작 기간동안 상기 트랜지스터를 온-상태로 하는 바이어스 전압을 제공하는 바이어스 제어 회로를 구비하며, 상기 바이어스 제어 회로는 제 1 단자와 활성 레벨일때 발생된 바이어스 전압을 제 1 단자와 비활성 레벨일때 발생된 바이어스 전압과 비교하여 더 낮게 설정한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제 1 실시예를 나타내는 반도체 메모리 디바이스의 회로도.
제5도는 본 발명의 제 2 실시예를 나타내는 반도체 메모리 디바이스의 회로도.
Claims (8)
- 다수의 전기적으로 기록가능하고 삭제가능한 메모리 셀에 접속된 워드 라인과, 상기 워드 라인이 선택될때 활성 레벨로 진행하는 제 1 단자와, 판독 동작동안 판독 전압이 인가되고 기록 동작동안 상기 판독 전압보다 더 높은 기록 전압이 인가되는 제 2 단자와, 상기 제 2 단자와 노드 사이에 제공되며 상기 제 1 단자에 접속된 제어 단자를 갖는 제 1 전달 게이트와, 삭제 동작동안 삭제 제어 전압을 상기 워드라인에 제공하는 삭제 전압 발생 회로와, 상기 노드와 워드라인 사이에 제공된 트랜지스터와, 상기 트랜지스터의 게이트에, 상기 데이타 삭제동안 상기 트랜지스터를 비도통으로 하는 제 1 바이어스 전압이 제공되며, 상기 데이타 기록 동작동안 상기 트랜지스터를 도통으로 하는 제 2 바이어스 전압에 제공되며, 상기 판독 동작동안 상기 트랜지스터를 도통으로 하며 상기 제 2 바이어스 전압과 다른 제 3 바이어스 전압이 제공되는 바이어스 제어 회로를 구비하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제 2 바이어스 전압은 절대값에서 상기 제 3 바이어스 전압보다 작은 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제 2 바이어스 전압은 접지 전압이며, 상기 제 3 바이어스 전압은 부전압인 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제 1 바이어스 전압은 상기 제 1 바이어스 전압과 거의 동일한 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 바이어스 제어 회로는, 데이타 삭제 동작 기간동안 상기 트랜지스터를 오프 상태로 하고 기록 및 판독 동작동안 상기 트랜지스터를 온-상태로 하는 바이어스 전압이 인가된 제 2 노드와, 상기 제 1 단자에 접속된 게이트를 가지며 상기 트랜지스터를 온-상태로 하는 바이어스 전압보다 더 높은 전압이 제공되는 제 3 단자 사이에 제공된 바이어스 제어 트랜지스터를 포함하는 반도체 메모리 디바이스.
- 다수의 전기적으로 기록 및 삭제가능한 메모리 셀을 매트릭스 형태로 배열하여 형성된 메모리 셀 어레이와, 상기 메모리 셀 어레이상에서 로우 방향으로 제공되고 소정의 다수의 메모리 셀에 접속된 다수의 워드 라인과, 상기 다수의 워드 라인 사이에서 대응하는 선택 워드 라인에 활성 레벨 신호가 제공되는 다수의 제 1 단자로 구성되는 그룹과, 판독 동작동안 판독 전압이 인가되며 기록 동작동안 상기 판독 전압보다 더 높은 기록 전압이 인가되는 제 2 단자와, 상기 다수의 제 1 단자의 매 단자에 대응하는 각각의 제 1 단자에 접속된 각각의 제어 단자를 갖은 다수의 워드 라인에 대응하여 제공된 다수의 워드 라인과 제 2 단자 사이에 각각 조립하는 다수의 제 1 전달 게이트와, 각각의 제어 단자를 갖은 다수의 노드와 제 1 단자 사이에 각각 조립된 다수의 제 2 전달 게이트와, 데이타 삭제 기간동안 다수의 워드 라인에 부전압을 제공하는 부전압 발생 회로와, 상기 다수의 워드 라인중 각각의 단부와 상기 다수의 노드 사이에 제공된 다수의 트랜지스터와, 데이타 삭제 동작 기간동안 다수의 트랜지스터 전체를 오프-상태로 하며, 기록 및 판독 동작기간 동안 다수의 트랜지스터 전체를 온-상태로 하는 바이어스 전압을 제공하는 다수의 바이어스 제어 회로를 구비하며, 상기 바이어스 제어 회로는, 상기 제1 단자와 활성 레벨일때 발생된 바이어스 전압을 대응하는 제 1 단자와 비활성 레벨일때 발생된 바이어스 전압보다 낮게 설정되는 반도체 메모리 디바이스.
- 제6항에 있어서, 상기 바이어스 제어 회로는, 데이타 삭제 동작 기간동안 상기 트랜지스터를 오프-상태로 하고 기록 및 판독 동작 기간동안 상기 트랜지스터를 온-상태로 하는 바이어스 전압이 인가된 제 2 노드와, 상기 제 1 단자에 접속된 게이트를 가지며 상기 트랜지스터을 온-상태로 하는 바이어스 전압보다 더 높은 전압이 제공되는 제 3 단자 사이에 제공된 바이어스 제어 트랜지스터를 포함하는 반도체 메모리 디바이스.
- 기록 동작 기간동안 제어 전극에서 소정 레벨의 기록 전압을 수신함으로써 소정 정보를 기억하고 삭제 동작 기간동안 상기 제어 전극에서 상기 기록 전압의 것과 반대 극성을 갖은 삭제 전압을 수신함으로써 기억된 정보를 삭제하는 전계 효과 트랜지스터로 형성된 메모리 셀 어레이와, 로우 및 칼럼 방향으로 매트리스 형태로 배열된 다수의 전기적으로 기록 및 삭제가능한 메모리 셀과, 로우 단위로 메모리 셀 어레이의 메모리 셀을 선택하며, 대응하는 로우의 메모리 셀의 전계 효과 트랜지스터의 제어 전극으로 소정의 전압을 제공하는 다수의 로우 라인과, 대응 로우 선택 신호를 수신하여 그것의 레벨을 반전시키는 인버터 회로와, 소스에서 기록 전압 또는 판독 전압을 수신하며 게이트로 전달된 상기 로우 선택 신호의 선택 레벨에 응답하여 온-상태로 되는 제 1 트랜지스터와, 상기 제 1 트랜지스터의 드레인과 대응하는 상기 인버터 회로의 출력단 사이에 소스 및 드레인을 접속하고 게이트에서 소정 레벨의 제 1 바이어스 전압을 수신하여 상기 로우 선택 신호가 선책 레벨일때 오프-상태로 되며 비선택 레벨일때 오르-상태되는 제 2 트랜지스터와, 삭제 동작 기간동안 소정 레벨의 삭제 전압을 발생하여 그것을 로우 라인에 제공하는 삭제 전압 발생 회로와, 상기 대응하는 제 1 트랜지스터의 드레인과 상기 로우 라인 사이에 소스 및 드레인을 접속하고 게이트에 제공된 게이트 바이어스 전압에 응답하여 온-상태 또는 오프-상태로 되는 제 3 트랜지스터와, 기록 동작 및 판독 동작 기간동안 제 2 바이어스 전압을 수신하여 상기 제 3 트랜지스터를 항상 온-상태로 하며, 상기 로루 선택 신호가 선택 레벨일때는 비선택 레벨일때 보다 상기 기록 전압측으로 바이어스된 상기 게이트 바이어스 전압을 발생하고, 삭제 동작 기간동안 제 3 바이어스 전압을 수신하여 제 3 트랜지스터를 오프-상태로 하는 게이트 바이어스 전압을 발생하는 바이어스 제어 회로를 구비하는 반도체 메모리 디바이스.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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