CN103093819B - 非易失性存储器的数据擦除电路 - Google Patents
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Abstract
本发明提供一种非易失性存储器的数据擦除电路，包括电荷泵、高压检测电路、电平转换电路、偏置电路、反相电路、信号产生电路、锁存电路、擦除控制电路，所述擦除控制电路输入第一选择信号、第二选择信号，输出字线选通信号，当第一选择信号为高电平、第二选择信号为低电平时，所述字线选通信号接通到所述擦除电源信号，所述字线选通信号对应的存储单元被选中，执行数据擦除操作；当第一选择信号为低电平、第二选择信号为高电平时，所述字线选通信号接通到所述第一偏置信号，所述字线选通信号对应的存储单元不选中，不执行数据擦除操作。本发明非易失性存储器的数据擦除电路，具有产生漏电流小、功耗低、性能稳定等优点。
Description
技术领域
本发明涉及集成电路设计领域，具体的讲是涉及一种非易失性存储器的数据擦除电路。
背景技术
闪存（FLASH MEMORY）、电可擦可编程只读存储器（Electrically ErasableProgrammable Read-Only Memory，EEPROM）等非易失性存储器，为了重复使用其存储单元的存储空间，一般要先存储单元原来的数据擦除，之后再将新的数据存储到该非易失性存储器的存储单元。其存储单元结构一般采用行列式矩阵，即以行方向的字线和列方向的字线构成的行列式矩阵。其存储单元结构一般采用行列式矩阵，即以行方向的字线和列方向的位线构成的行列式矩阵。其存储单元的数据擦除操作是通过在字线上施加10V－15V的数据擦除电压标准，从而擦除字线对应的存储单元上的数据的。
如图1所示，现有技术中的非易失性存储器的数据擦除电路，其擦除控制电路包括第十一晶体管P11为PMOS、第十二晶体管N12为NMOS、第十三晶体管N13为NMOS，所述第十一晶体管P11的栅极端与第十二晶体管N12的栅极端相连接后输入选择信号SELb，所述第十一晶体管P11的漏极端与第十二晶体管N12的漏极端相连接，所述第十一晶体管P11的源极端接高压电平信号HV，所述第十二晶体管N12的源极端接地；所述第十三晶体管N13的漏极端接高压电平信号HV，所述第十三晶体管N13的栅极端连接有与所述选择信号SELb相反的选择信号SEL，所述第十三晶体管N13的源极端与第十一晶体管P11、第十二晶体管N12的共漏端连接输出字线选通信号WLK。
当SEL信号为高，SELb信号为低时，第十一晶体管P11导通、第十二晶体管N12截止、第十三晶体管N13导通，字线选通信号WLK接通高压电平信号HV；即擦除选中的字线施加高压电平信号HV对应的存储单元的数据。此时，由于第十二晶体管N12的源极端接地，为0V，第十一晶体管P11的栅极端和第十二晶体管N12的栅极端分别连接第二选择信号SELb，为0v，并且第十二晶体管N12处于截止状态，则对于第十二晶体管N12来说，电压差VDS(VD-VS)，VDG(VD-VG)都是HV，则第十二晶体管N12的漏电流就会比较大，以致产生的功耗较大。
同样的，当SEL信号为低，SELb信号为高时，第十一晶体管P11截止、第十二晶体管N12导通、第十三晶体管N13截止，字线选通信号WLK接通地信号，为0V；即存储单元的数据不执行擦除操作。此时，由于第十一晶体管P11和第十三晶体管N13均处于截止状态，且第十二晶体管N12的源极端、第十三晶体管N13的栅极端、字线选通信号WLK均为0V，则对于第十三晶体管N13和第十一晶体管P11来说，其电压差VDS(VD-VS)，VDG(VD-VG)都是高压电平信号HV，则使第十一晶体管P11和第十三晶体管N13产生的漏电流较大，以致产生的功耗较大。
综上所述，现有技术的现有技术中的非易失性存储器的数据擦除电路，其缺点在于：产生的漏电流大，功耗高。
发明内容
本发明所要解决的技术问题是，提供一种漏电流小、功耗低、性能稳定的非易失性存储器的数据擦除电路，包括
电荷泵，用于产生擦除电源信号；
高压检测电路，与所述电荷泵连接，当所述电荷泵上升的擦除电源信号大于或等于参考电位时，所述高压检测电路输出逻辑低电平信号；当所述电荷泵上升的擦除电源信号小于参考电位时，所述高压检测电路输出逻辑高电平信号；
电平转换电路，当所述高压检测电路为逻辑高电平信号时，所述电平转换电路输出高电平信号，为第二电源信号；当所述高压检测电路为逻辑低电平信号时，所述电平转换电路输出低电平信号，为地信号；
偏置电路，包括第一晶体管、第二晶体管，所述第一晶体管的栅极端与第二晶体管的栅极端相连接交于第一公共交点，所述第一晶体管的漏极端与所述第二晶体管的漏极端相连接交于第二公共交点，所述第一晶体管的源极端连接有第二电源信号，所述第二晶体管的源极端接地；所述第一公共交点为所述偏置电路的输入端，用于接收所述电平转换电路的输出信号，所述第二公共交点为所述偏置电路的输出端，输出第一偏置信号；
反相电路，包括第一反相单元和第二反相单元；所述第一反相单元，包括第三晶体管、第四晶体管、第五晶体管，所述第三晶体管的源极端接第一电源信号，所述第三晶体管的栅极端与第四晶体管的栅极端相连接交于第三公共交点，所述第三公共交点为所述第一反相单元的输入端，用于接收所述偏置电路的输出信号；所述第三晶体管的漏极端与所述第四晶体管的漏极端相连接交于第四公共交点，所述第四公共交点为所述第一反相单元的输出端，所述第四晶体管的源极端与所述第五晶体管的漏极端相连接，所述第五晶体管的源极端接地，所述第五晶体管的栅极端连接有第二偏置信号；
所述第二反相单元的输入端与所述第一反相单元的输出端相连接，所述第二反相单元的输出端输出控制信号，所述控制信号与所述第一反相单元的输出端的电平信号相同；
信号产生电路，包括两个与非门，所述第一个与非门输入所述控制信号和地址解码信号，所述第一个与非门的输出端产生a信号；所述第二个与非门输入所述控制信号和a信号，所述第二个与非门的输出端产生b信号；
锁存电路，包括第六晶体管、第七晶体管、锁存器，所述第六晶体管的栅极端输入与所述信号产生电路的a信号连接，所述第六晶体管的源极端连接有第一偏置信号，所述第六晶体管的漏极端输出第一选择信号；所述第七晶体管的栅极端与所述信号产生电路的b信号连接，所述第七晶体管的源极端连接有第一偏置信号，所述第七晶体的漏极端输出第二选择信号；所述锁存器由所述电荷泵产生的擦除电源信号和第一偏置信号提供电源供给；当所述信号产生电路输出的a信号为高电平，b信号为低电平时，所述第一选择信号输出低电平，所述第二选择信号输出高电平，并通过锁存器锁存；当所述信号产生电路输出的a信号为低电平，b信号为高电平时，所述第一选择信号输出高电平，所述第二选择信号输出低电平，并通过锁存器锁存；
擦除控制电路，输入所述第一选择信号、第二选择信号，输出字线选通信号；当第一选择信号为高电平、第二选择信号为低电平时，所述字线选通信号接通到所述擦除电源信号，所述字线选通信号对应的存储单元被选中，执行数据擦除操作；当第一选择信号为低电平、第二选择信号为高电平时，所述字线选通信号接通到所述第一偏置信号，所述字线选通信号对应的存储单元不选中，不执行数据擦除操作。
进一步的，所述擦除控制电路，包括第八晶体管、第九晶体管、第十晶体管，所述第八晶体管的栅极端与第九晶体管的栅极端相连接后输入第二选择信号，所述第八晶体管的源极端和所述第十晶体管的漏极端分别连接所述擦除电源信号，所述第九晶体管的源极端连接所述第一偏置信号，所述第十晶体管的栅极端连接有第一选择信号，所述第八晶体管的漏极端与第九晶体管的漏极端相连接后与所述第十晶体管的源极端相连接的公共交点为所述擦除控制电路的输出端，输出字线选通信号。
进一步的，所述第二反相单元为两个串接的反相器。
进一步的，所述第一电源信号的电压范围为1.2－1.8V。
进一步的，所述第二电源信号的电压范围为2－3V。
进一步的，所述擦除电源信号的电压范围为10－15V。
进一步的，所述第一晶体管、第三晶体管均为PMOS管；所述第二晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管均为NMOS管。
进一步的，所述第二偏置信号的电压范围为0.3－0.7V，以使第五晶体管产生50nA-500nA的固定电流。
进一步的，所述电泵荷的参考电位为4－7V。
进一步的，所述第三晶体管的工艺宽度长、长度短。
本发明的数据擦除原理是：
当电荷泵为初始电位或者随着时间缓慢上升的擦除电源信号小于参考电位时，高压检测电路输出逻辑高电平信号，通过电平转换电路后，输出高电平信号，则偏置电路的第一公共交点的高电平信号，即第一晶体管的栅极端和第二晶体管的栅极端均为高电平，又由于第一晶体管的源极端接第二电源信号、第二晶体管的源极端接地，则第一晶体管截止、第二晶体管导通，则偏置电路的第二公共交点输出低电平的第一偏置信号，通过反相电路的第一反相单元时，由于第一反相单元的第三公共交点与偏置电路的第二公共交点相连接，由第三公共交点的电平信号与第二公共交点的电平信号相同，为低电平信号；由于第三晶体管的栅极端和第四晶体管的栅极端均为低电平信号，又由于第五晶体管的源极端接地，栅极端输入第二偏置信号，从而使第一反相单元的第五晶体管导通、第四晶体管截止、第三晶体管导通，则第一反相单元的第四公共交点输出高电平信号，经过反相电路的第二反相单元后，输出高电平的控制信号；所述高电平的控制信号和地址解码信号通过信号产生电路，即高电平的控制信号和地址解码信号通过第一与非门后输出a信号，a信号与高电平的控制信号通过第二个与非门后输出b信号，由于控制信号为高电平，则a信号取决于地址解码信号，当地址解码信号为高电平时，a信号为低电平，则b信号为高电平；当地址解码信号为低电平时，a信号为高电平，则b信号为低电平；由此可知，a信号与b信号为相反的两个信号；而当a信号为高电平，b信号为低电平时，第六晶体管导通、第七晶体管截止，则第一选择信号输出低电平，第二选择信号输出高电平，并通过锁存器锁存；当a信号为低电平，b信号为高电平时，第六晶体管截止、第七晶体管导通，则第一选择信号为高电平，第二选择信号为低电平，并通过锁存器锁存；由此可知，第一选择信号与第二选择信号也为相反的两个信号；第一选择信号、第二选择信号作为擦除控制电路的选通信号；当第一选择信号为高电平、第二选择信号为低电平时，所述字线选通信号接通到所述擦除电源信号，所述字线选通信号对应的存储单元中被选中，此时，由于擦除电源信号的电压值小于参考电位，未达到数据擦除电压标准，故存储单元不执行数据擦除操作；当第一选择信号为低电平、第二选择信号为高电平时，所述字线选通信号接通到所述第一偏置信号，此时，字线选通信号对应的存储单元未被选中，则存储单元不执行数据擦除操作。
当电荷泵随着时间缓慢上升的擦除电源信号大于或等于参考电位时，高压检测电路输出逻辑低电平信号，经电平转换电路输出低电平信号，由于偏置电路的第一公共交点接收电平转换电路的输出信号，则第一公共交点也为低电平信号，又由于偏置电路的第一晶体管的源极端接第二电源信号，第二晶体管的源极端接地，则第一晶体管导通、第二晶体管截止，则偏置电路的第二公共交点输出第一偏置信号为高电平信号，为第二电源信号，经过反相电路后，由于反相电路的第一反相单元的第三公共交点与偏置电路的第二公共交点相连接，由第三公共交点的电平信号与第二公共交点的电平信号相同，为高电平信号；并且第三晶体管的源极端接第一电源信号，第五晶体管的源极端接地，第五晶体管的栅极端输入有第二偏置信号，从而使第一反相单元的第五晶体管导通、第四晶体管导通、第三晶体管截止，则使第一反相单元的第四公共交点输出低电平信号，则经过第二反相单元后输出的控制信号也为低电平信号；此控制信号进入信号产生电路中，使输出的a信号和b信号均为高电平，其目的是为了降低第六晶体管或第七晶体管的漏极端到栅极端的电压差，从而减小了第六晶体管或第七晶体管可能产生的漏电流。此时由于第二公共交点输出的第一偏置信号也为高电平，则使第六晶体管和第七晶体管均不导通，则锁存电路的锁存器输出的第一选择信号和第二选择信号的状态被锁存在前一个电平状态，此时，当锁存器锁存输出的第一选择信号为高电平、第二选择信号为低电平时，所述字线选通信号接通到所述擦除电源信号，所述字线选通信号对应的存储单元中被选中，又由于此时的擦除电源信号的电压值逐渐上升到擦除目标电压值，达到数据擦除的电压标准，故被选中的存储单元执行数据擦除操作；当第一选择信号为低电平、第二选择信号为高电平时，所述字线选通信号接通到所述第一偏置信号，此时，虽然第一偏置信号为高电平信号，但字线选通信号WL对应的存储单元未被选中，而且第二偏置信号电压仅等于第二电源信号，也未达到数据擦除的电压标准；则存储单元不执行数据擦除操作。其中，所述数据擦除的电压标准是指，电荷泵产生的擦除电源信号大于参考电位的电压值，并且逐渐上升到10V－15V的电压范围。
与现有技术相比本发明的有益效果是：本发明数据擦除电路的擦除电源信号大于参考电位，并且逐渐上升到目标电压值，达到数据擦除的电压标准时；偏置电路产生的第一偏置信号为高电平，具体为第二电源信号；
当第一选择信号为高电平信号，第二选择信号为低电平信号时，所述擦除控制电路的字线选通信号接通到大于参考电位的擦除电源信号，所述字线选通信号对应的存储单元中被选中，又由于此时的擦除电源信号的电压值大于参考电位，并且逐渐上升到目标电压值，达到数据擦除的电压标准，故被选中的存储单元执行数据擦除操作；
此时，根据晶体管的导通条件可知，第八晶体管导通、第九晶体管截止，第十晶体管导通，由于第八晶体管导通后，其漏极端为逻辑高电平信号，又由于第九晶体管的漏极端与第八晶体管的漏极端相连接，因此，第九晶体管的漏极端也为逻辑高电平信号；又由于第九晶体管的源极端接通第一偏置信号，而不是地信号，并且此时第一偏置信号为高电平信号，具体为第二电源信号；又由于第九晶体管的栅极端连接第二选择信号，并且第二选择信号为低电平信号；则对于第九晶体管来说，其漏极端与源极端的电压差，漏极端与栅极端的电压差相对较小，则第九晶体管产生的漏电流就会比现有技术的要小的很多，从而使数据擦除电路的整体功耗降低了。
同样的，当第一选择信号为低电平信号，第二选择信号为高电平信号时，根据晶体管的导通条件可知，第八晶体管截止、第九晶体管导通、第十晶体管截止，字线选通信号接通第一偏置信号，此时第一偏置信号为高电平信号，具体为第二电源信号，而不是地信号；对于第十晶体管和第八晶体管来说，其电压差VDS(VD-VS)，VDG(VD-VG)相对较小，与现有技术相比，第十晶体管和第八晶体管产生的漏电流就会小的很多，从而使数据擦除电路的整体功耗降低了。
另外，本发明的第一反相单元采用了工艺宽度长、长度短的第三晶体管，因此第三晶体管的上拉能力强，从而使第一反相单元的第四公共交点由低电平到高电平跳变时，能够快速的输出高电平信号；以使第二反相单元快速输出有效的控制信号，以控制锁存电路的第六晶体管和第七晶体管的导通或截止，使锁存器输出第一选择信号和第二选择信号；第一反相单元还采用了第五晶体管，由于第五晶体管的源极端接地、栅极端连接0.3－0.7V的第二偏置信号，并使第五晶体管导通后，其产生50nA-500nA的固定电流，其固定电流的值较小，因此第五晶体管的下拉能力弱，由于第五晶体管的偏置电流小，从而使第四公共交点由高电平到低电平跳变时，第四公共交点输出的电平信号缓慢下降，即第四公共交点的电平信号跳变时，高电平会缓慢的跳变为低电平，以使第二反相单元延迟一段时间后再输出无效的控制信号，在这段时间内保证锁存电路的第一偏置信号能够稳定的上升为电压等于第二电源信号的高电平信号，以防止第六晶体管和第七晶体管导通。
另外，本发明在信号产生电路中，采用了与非门电路，并引入了控制信号和地址解码信号进入信号产生电路时，使输出的a信号和b信号。当控制信号为低电平时，a信号和b信号均为高电平，其目的是为了降低第六晶体管或第七晶体管的漏极端到栅极端的电压差，从而减小了第六晶体管或第七晶体管可能产生的漏电流。当控制信号为高电平时，a信号和b信号取决于地址解码信号，锁存器将第一选择信号和第二选择信号锁存稳定后，要将a和b都拉成逻辑高电平，也是为了降低第六晶体管或第七晶体管的漏极端到栅极端的电压差，从而减小了第六晶体管或第七晶体管可能产生的漏电流。从而降低了锁存电路的功耗，进而降低了本发明的数据擦除电路的功耗。
附图说明
图1是现有的数据擦除电路的擦除控制电路原理图；
图2是本发明一实施例控制信号产生电路原理图；
图3是本发明一实施例信号产生电路原理图；
图4是本发明一实施例数据擦除电路原理图；
图5是本发明一实施例擦除控制电路原理图。
具体实施方式
下面结合附图对本发明作详细描述：
如图2－5所示，本实施方式的非易失性存储器以闪存为例，其数据擦除电路，包括电荷泵、高压检测电路、电平转换电路、偏置电路、反相电路、信号产生电路、锁存电路、擦除控制电路。
其中，电荷泵，用于产生擦除电源信号V3。
其中，高压检测电路，与所述电荷泵连接，当所述电荷泵上升的擦除电源信号V3大于或等于参考电位时，所述高压检测电路输出逻辑低电平信号；当所述电荷泵上升的擦除电源信号V3小于参考电位时，所述高压检测电路输出逻辑高电平信号。其中，参考电位可以设定为4-7V，例如可以是4V、5V、6V、7V等。其中，电荷泵产生的擦除电源信号V3的电压范围为0－15V。
其中，电平转换电路，与所述高压检测电路连接，当所述高压检测电路为逻辑高电平信号时，所述电平转换电路输出高电平信号，等于第二电源信号V2；当所述高压检测电路为逻辑低电平信号时，所述电平转换电路输出低电平信号，为地信号；
其中，偏置电路，包括第一晶体管T1、第二晶体管T2，所述第一晶体管T1的栅极端与第二晶体管T2的栅极端相连接交于第一公共交点Q1，所述第一晶体管T1的漏极端与所述第二晶体管T2的漏极端相连接交于第二公共交点Q2，所述第一晶体管T1的源极端连接有第二电源信号V2，其中，所述第二电源信号V2的电压范围为2－3V，所述第二电源信号V2的最佳电压为2.5V；所述第二晶体管T2的源极端接地；所述第一公共交点Q1为所述偏置电路的输入端，用于接收所述电平转换电路的输出信号，所述第二公共交点Q2为所述偏置电路的输出端，所述第二公共交点Q2根据第一公共交点Q1的电平信号输出第一偏置信号XDBIAS。
其中，反相电路，包括第一反相单元和第二反相单元。
其中，所述第一反相单元，包括第三晶体管T3、第四晶体管T4、第五晶体管T5，所述第三晶体管T3的工艺宽度长、长度短，其目的是为了提高第三晶体管T3的上拉能力；所述第三晶体管T3的源极端接第一电源信号V1，其中，第一电源信号V1可以是1.2V、1.3V、1.5V、1.8V等；所述第三晶体管T3的栅极端与第四晶体管T4的栅极端相连接交于第三公共交点Q3，所述第三公共交点Q3为所述第一反相单元的输入端，用于接收所述偏置电路的输出信号；所述第三晶体管T3的漏极端与所述第四晶体管T4的漏极端相连接交于第四公共交点Q4，所述第四公共交点（Q4）为所述第一反相单元的输出端；所述第四公共交点Q4为所述第一反相单元的输出端，所述第四晶体管T4的源极端与所述第五晶体管T5的漏极端相连接，所述第五晶体管T5的源极端接地，所述第五晶体管T5的栅极端连接有第二偏置信号VBIAS，其输入的第二偏置信号VBIAS的电压值维持在其导通电压0.3－0.7V，第五晶体管T5在导通时，产生50nA到500nA的偏置电流，因此第五晶体管T5的下拉能力很弱，从而使第一反相单元的第四公共交点Q4由高电平到低电平跳变时，第四公共交点Q4输出的电平信号缓慢下降。
其中，所述第二反相单元的输入端与所述第一反相单元的输出端相连接，即所述第二反相单元的输入端与所述第四公共交点Q4相连接，所述第二反相单元的输出端输出与所述第四公共交点Q4相同电平信号的控制信号XPEN，如图2所示，本实施方式的第二反相单元为两个串接的反相器；即第一反相器U1的输入端与第一反相单元的第四公共交点Q4连接，第一反相器U1的输出端与第二反相器U2的输入端连接，第二反相器U2的输出端为第二反相单元的输出端，输出控制信号XPEN。当然所述第二反相单元也可以是四个、六个、八个等偶数个串接的反相器。目的是增强第一反相单元的输出信号，以使输出的控制信号XPEN更加稳定。
由于本发明的反相电路采用第一反相单元和第二反相单元，并且第二反相单元位于所述第一反相单元的后级，而且第二反相单元输出与所述第一反相单元的第四公共交点Q4相同电平信号的控制信号XPEN；即第二反相单元增强了第一反相单元的输出信号，从而产生了准确、稳定的控制信号XPEN，进而使本发明非易失性存储器的数据擦除电路的工作性能更加稳定。
信号产生电路，包括两个与非门，所述第一个与非门A输入所述控制信号XPEN和地址解码信号（Address Decoder Signal，ADS），所述第一个与非门A的输出端产生a信号；所述第二个与非门B输入所述控制信号XPEN和a信号，所述第二个与非门B的输出端产生b信号；本信号产生电路由于采用两个与非门，因此，只有当反相单元输出的控制信号XPEN为高电平时有效，控制信号XPEN为低电平时无效。当控制信号XPEN为低电平时，a信号和b信号均为高电平，其目的是为了降低第六晶体管T6或第七晶体管T7的漏极端到栅极端的电压差VDG（VD-VG），从而减小了第六晶体管T6或第七晶体管T7可能产生的漏电流。当控制信号XPEN为高电平时，a信号和b信号取决于地址解码信号ADS，锁存器将第一选择信号S1和第二选择信号S2锁存稳定后，要将a和b都拉成逻辑高电平，也是为了降低第六晶体管T6或第七晶体管T7的漏极端到栅极端的电压差VDG（VD-VG），从而减小了第六晶体管T6或第七晶体管T7可能产生的漏电流。从而降低了锁存电路的功耗，进而降低了本发明的数据擦除电路的功耗。
其中，锁存电路，包括第六晶体管T6、第七晶体管T7、锁存器，所述锁存器由所述电荷泵产生的擦除电源信号V3和第一偏置信号XDBIAS提供电源供给，即锁存器正极端连接擦除电源信号V3，锁存器的负极端连接第一偏置信号XDBIAS；所述第六晶体管T6的栅极端输入与所述信号产生电路的a信号连接，所述第六晶体管T6的源极端连接有第一偏置信号XDBIAS，所述第六晶体管T6的漏极端输出第一选通控制信号S1；所述第七晶体管T7的栅极端与所述信号产生电路的b信号连接，所述第七晶体管T7的源极端连接有第一偏置信号XDBIAS，所述第七晶体管T7的漏极端输出第二选通控制信号S2。
当所述信号产生电路输出的a信号为高电平，b信号为低电平时，所述第一选择信号S1输出低电平，所述第二选择信号S2输出高电平，并通过锁存器锁存；
当所述信号产生电路输出的a信号为低电平，b信号为高电平时，所述第一选择信号S1输出高电平，所述第二选择信号S2输出低电平，并通过锁存器锁存。
其中，擦除控制电路，擦除控制电路，输入所述第一选择信号S1、第二选择信号S2，输出字线选通信号WL；
如图5所示，所述擦除控制电路，包括第八晶体管T8、第九晶体管T9、第十晶体管T10，所述第八晶体管T8的栅极端与第九晶体管T9的栅极端相连接后输入第二选择信号S2，所述第八晶体管T8的源极端和所述第十晶体管T10的漏极端分别连接所述擦除电源信号V3，所述第九晶体管T9的源极端连接所述第一偏置信号XDBIAS，所述第十晶体管T10的栅极端连接有第一选择信号S1，所述第八晶体管T8的漏极端与第九晶体管T9的漏极端相连接后与所述第十晶体管T10的源极端相连接的公共交点为所述擦除控制电路的输出端，输出字线选通信号WL。
当第一选择信号S1为高电平、第二选择信号S2为低电平时，所述字线选通信号WL接通到所述擦除电源信号V3，所述字线选通信号WL对应的存储单元被选中，执行数据擦除操作；
当第一选择信号S1为低电平、第二选择信号S2为高电平时，所述字线选通信号WL接通到所述第一偏置信号XDBIAS，所述字线选通信号WL对应的存储单元不选中，不执行数据擦除操作。
如图2、图4、图5所示，所述第一晶体管T1、第三晶体管T3、第八晶体管T8均为PMOS管；所述第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第九晶体管T9、第二晶体管T10均为NMOS管。
本发明的数据擦除原理是：
当电荷泵为初始电位或者随着时间缓慢上升的擦除电源信号小于参考电位时，高压检测电路输出逻辑高电平信号，通过电平转换电路后，输出高电平信号，则偏置电路的第一公共交点Q1的高电平信号，即第一晶体管T1的栅极端和第二晶体管T2的栅极端均为高电平，又由于第一晶体管T1的源极端接第二电源信号V2、第二晶体管T2的源极端接地，则第一晶体管T1截止、第二晶体管T2导通，则偏置电路的第二公共交点Q2输出的第一偏置信号XDBIAS为低电平信号，通过反相电路的第一反相单元时，由于第一反相单元的第三公共交点Q3与偏置电路的第二公共交点Q2相连接，由第三公共交点Q3的电平信号与第二公共交点Q2的电平信号相同，为低电平信号；由于第三晶体管T3的栅极端和第四晶体管T4的栅极端均为低电平信号，又由于第五晶体管T5的源极端接地、栅极端连接第二偏置信号VBIAS，则使第一反相单元的第五晶体管T5导通、第四晶体管T4截止、第三晶体管T3导通，则第一反相单元的第四公共交点Q4输出高电平信号，经过反相电路的第二反相单元后，输出高电平的控制信号XPEN；所述高电平的控制信号XPEN和地址解码信号ADS通过信号产生电路，即高电平的控制信号XPEN和地址解码信号ADS通过第一与非门A后输出a信号，a信号与高电平的控制信号XPEN通过第二个与非门B后输出b信号，由于控制信号XPEN为高电平，则a信号取决于地址解码信号ADS，当地址解码信号ADS为高电平时，a信号为低电平，则b信号为高电平，当地址解码信号ADS为低电平时，a信号为高电平，则b信号为低电平；由此可知，a信号与b信号为相反的两个信号；而当a信号为高电平，b信号为低电平时，第六晶体管T6导通、第七晶体管T7截止，则第一选择信号S1输出低电平，第二选择信号S2输出高电平，并通过锁存器锁存；当a信号为低电平，b信号为高电平时，第六晶体管T6截止、第七晶体管T7导通，则第一选择信号S1为高电平，第二选择信号S2为低电平，并通过锁存器锁存；由此可知，第一选择信号S1与第二选择信号S2也为相反的两个信号；第一选择信号S1、第二选择信号S2作为擦除控制电路的选通信号；当第一选择信号S1为高电平、第二选择信号S2为低电平时，所述字线选通信号接通到所述擦除电源信号V3，所述字线选通信号对应的存储单元中被选中，此时，由于擦除电源信号的电压值小于参考电位，未达到数据擦除电压标准，故存储单元不执行数据擦除操作；当第一选择信号S1为低电平、第二选择信号S2为高电平时，所述字线选通信号接通到所述第一偏置信号XDBIAS，字线选通信号对应的存储单元未被选中，则存储单元不执行数据擦除操作。
当电荷泵随着时间缓慢上升的擦除电源信号V3大于或等于参考电位时，高压检测电路输出逻辑低电平信号，通过电平转换电路输出的也为低电平信号，由于偏置电路的第一公共交点Q1接收电平转换电路的输出信号，则第一公共交点Q1也为低电平信号，又由于偏置电路的第一晶体管T1的源极端接第二电源信号V2，第二晶体管T2的源极端接地，则第一晶体管T1导通、第二晶体管T2截止，则偏置电路的第二公共交点Q2输出第一偏置信号XDBIAS为高电平信号，为第二电源信号V2，经过反相电路后，由于反相电路的第一反相单元的第三公共交点Q3与偏置电路的第二公共交点Q2相连接，由第三公共交点Q3的电平信号与第二公共交点Q2的电平信号相同，为高电平信号；并且第三晶体管T3的源极端接第一电源信号V1，第五晶体管T5的源极端接地，第五晶体管T5的栅极端输入有第二偏置信号VBIAS，则使第一反相单元的第五晶体管T5导通、第四晶体管T4导通、第三晶体管T3截止，则使第一反相单元的第四公共交点Q4输出低电平信号，则经过第二反相单元后输出的控制信号XPEN也为低电平信号；此控制信号XPEN进入信号产生电路中，使输出的a信号和b信号均为高电平，此控制信号进入信号产生电路时，使输出的a信号和b信号均为高电平，其目的是为了降低第六晶体管T6和第七晶体管T7的漏极端到栅极端的电压差VDG(VD-VG)，从而减小了第六晶体管T6或第七晶体管T7可能产生的漏电流。此时由于第二公共交点Q2输出的第一偏置信号XDBIAS也为高电平，则使第六晶体管T6和第七晶体管T7均不导通，则锁存电路的锁存器输出的第一选择信号S1和第二选择信号S2的状态被锁存在前一个电平状态，故不会影响擦除控制电路的字线选通信号WL是接通擦除电源信号V3，还是接通第一偏置信号XDBIAS。此时，当锁存器锁存输出的第一选择信号S1为高电平、第二选择信号S2为低电平时，所述字线选通信号WL接通到所述擦除电源信号V3，所述字线选通信号WL对应的存储单元中被选中，又由于此时的擦除电源信号V3的电压值大于参考电位，并且逐渐上升到擦除目标电压值，达到数据擦除的电压标准，故被选中的存储单元执行数据擦除操作；当第一选择信号S1为低电平、第二选择信号S2为高电平时，所述字线选通信号WL接通到所述第一偏置信号XDBIAS，此时，虽然第一偏置信号XDBIAS为高电平信号，但字线选通信号WL对应的存储单元未被选中，而且第二偏置信号XDBIAS电压仅等于第二电源信号V2，也未达到数据擦除的电压标准，即小于电荷泵的参考电位；则存储单元不执行数据擦除操作。其中，所述数据擦除的电压标准是指，电荷泵产生的擦除电源信号V3大于参考电位的电压值，并且逐渐上升到10V－15V电压范围。
本发明数据擦除电路的擦除电源信号大于参考电位，并且逐渐上升到擦除目标电压值，达到数据擦除的电压标准时；偏置电路产生的第一偏置信号XDBIAS为高电平，具体为第二电源信号V2。
当第一选择信号S1为高电平信号，第二选择信号S2为低电平信号时，所述擦除控制电路的字线选通信号WL接通到大于参考电位的擦除电源信号V3，所述字线选通信号WL对应的存储单元中被选中，又由于此时的擦除电源信号逐渐上升到擦除目标电压值，达到数据擦除的电压标准，故被选中的存储单元执行数据擦除操作。
此时，根据晶体管的导通条件可知，第八晶体管T8导通、第九晶体管T9截止，第十晶体管10导通，由于第八晶体管T8导通后，其漏极端为逻辑高电平信号，又由于第九晶体管T9的漏极端与第八晶体管T8的漏极端相连接，因此，第九晶体管T9的漏极端也为逻辑高电平信号；又由于第九晶体管T9的源极端接通第一偏置信号XDBIAS，而不是地信号，并且此时第一偏置信号XDBIAS为高电平信号，具体为第二电源信号V2；又由于第九晶体管T9的栅极端连接第二选择信号S2，并且第二选择信号S2为低电平信号；则对于第九晶体管T9来说，其漏极端与源极端的电压差VDS(VD-VS)，漏极端与栅极端的电压差VDG(VD-VG)相对较小，则第九晶体管T9产生的漏电流小，从而使数据擦除电路的整体功耗降低了。
同样的，当第一选择信号S1为低电平信号，第二选择信号S2为高电平信号时，根据晶体管的导通条件可知，第八晶体管T8截止、第九晶体管T9导通、第十晶体管T10截止，字线选通信号WL接通第一偏置信号XDBIAS，此时第一偏置信号XDBIAS为高电平信号，为第二电源信号V2，而不是地信号；对于第十晶体管T10和第八晶体管T8来说，其电压差VDS(VD-VS)，VDG(VD-VG)相对较小，则第十晶体管T10和第八晶体管T8产生的漏电流就会很小，从而使数据擦除电路的整体功耗降低了。
另外，本发明的第一反相单元采用了工艺宽度长、长度短第三晶体管T3，因此第三晶体管T3的上拉能力强，从而使第一反相单元的第四公共交点Q4由低电平到高电平跳变时，能够快速的输出高电平信号；以使第二反相单元快速输出有效的控制信号XPEN，以控制锁存电路的第六晶体管T6和第七晶体管T7的导通或截止，使锁存器输出第一选择信号S1和第二选择信号S2；第一反相单元还采用了第五晶体管T5，由于第五晶体管T5的源极端接地、栅极端接0.3V-0.7V第二偏置信号VBIAS，则第五晶体管T5导通后，产生50nA-500nA的固定电流，其固定电流值较小，因此第五晶体管T5的下拉能力弱，由于第五晶体管T5的固定电流小，从而使第四公共交点Q4由高电平到低电平跳变时，第四公共交点Q4输出的电平信号缓慢下降，即第四公共交点Q4的电平信号跳变时，高电平会缓慢的跳变为低电平，以使第二反相单元延迟一段时间后再输出无效的控制信号XPEN，在这段时间内保证锁存电路的第一偏置信号XDBIAS能够稳定的上升为电压等于第二电源信号V2的高电平信号，以防止第六晶体管T6和第七晶体管T7导通。
其中，第一选择信号S1、第二选择信号S2为高电平信号，是指擦除电源信号V3。
其中，第一选择信号S1、第二选择信号S2为低电平信号，是指第一偏置信号XDBIAS。
综上所述，本发明非易失性存储器的数据擦除电路不仅能够擦除存储单元中的数据，而且还具有产生漏电流小、低功耗、性能稳定的优点。
本发明不仅于上述具体实施方式，凡在本权利要求的精神和范围内所作出的各种变化，均在本发明的保护范围之内。
Claims (10)
1.一种非易失性存储器的数据擦除电路，其特征在于，包括
电荷泵，用于产生擦除电源信号(V3)；
高压检测电路，与所述电荷泵连接，当所述电荷泵上升的擦除电源信号(V3)大于或等于参考电位时，所述高压检测电路输出逻辑低电平信号；当所述电荷泵上升的擦除电源信号(V3)小于参考电位时，所述高压检测电路输出逻辑高电平信号；
电平转换电路，与所述高压检测电路连接，当所述高压检测电路为逻辑高电平信号时，所述电平转换电路输出高电平信号，等于第二电源信号(V2)；当所述高压检测电路为逻辑低电平信号时，所述电平转换电路输出低电平信号，为地信号；
偏置电路，包括第一晶体管(T1)、第二晶体管(T2)，所述第一晶体管(T1)的栅极端与第二晶体管(T2)的栅极端相连接交于第一公共交点(Q1)，所述第一晶体管(T1)的漏极端与所述第二晶体管(T2)的漏极端相连接交于第二公共交点(Q2)，所述第一晶体管(T1)的源极端连接有第二电源信号(V2)，所述第二晶体管(T2)的源极端接地；所述第一公共交点(Q1)为所述偏置电路的输入端，用于接收所述电平转换电路的输出信号，所述第二公共交点(Q2)为所述偏置电路的输出端，输出第一偏置信号(XDBIAS)；
反相电路，包括第一反相单元和第二反相单元；
所述第一反相单元，包括第三晶体管(T3)、第四晶体管(T4)、第五晶体管(T5)，所述第三晶体管(T3)的源极端接第一电源信号(V1)，所述第三晶体管(T3)的栅极端与第四晶体管(T4)的栅极端相连接交于第三公共交点(Q3)，所述第三公共交点(Q3)为所述第一反相单元的输入端，用于接收所述偏置电路的输出信号；所述第三晶体管(T3)的漏极端与所述第四晶体管(T4)的漏极端相连接交于第四公共交点(Q4)，所述第四公共交点(Q4)为所述第一反相单元的输出端；所述第四晶体管(T4)的源极端与所述第五晶体管(T5)的漏极端相连接，所述第五晶体管(T5)的源极端接地，所述第五晶体管(T5)的栅极端连接有第二偏置信号(VBIAS)；
所述第二反相单元的输入端与所述第一反相单元的输出端相连接，所述第二反相单元的输出端输出控制信号(XPEN)，所述控制信号(XPEN)与所述第一反相单元的输出端的电平信号相同；
信号产生电路，包括两个与非门为第一个与非门(A)和第二个与非门(B)，所述第一个与非门(A)输入所述控制信号(XPEN)和地址解码信号(ADS)，所述第一个与非门(A)的输出端产生a信号；所述第二个与非门(B)输入所述控制信号(XPEN)和a信号，所述第二个与非门(B)的输出端产生b信号；
锁存电路，包括第六晶体管(T6)、第七晶体管(T7)、锁存器，
所述第六晶体管(T6)的栅极端输入与所述信号产生电路的a信号连接，所述第六晶体管(T6)的源极端连接有第一偏置信号(XDBIAS)，所述第六晶体管(T6)的漏极端输出第一选择信号(S1)；
所述第七晶体管(T7)的栅极端与所述信号产生电路的b信号连接，所述第七晶体管(T7)的源极端连接有第一偏置信号(XDBIAS)，所述第七晶体的漏极端输出第二选择信号(S2)；
所述锁存器由所述电荷泵产生的擦除电源信号(V3)和第一偏置信号(XDBIAS)提供电源供给；
当所述信号产生电路输出的a信号为高电平，b信号为低电平时，所述第一选择信号(S1)输出低电平，所述第二选择信号(S2)输出高电平，并通过锁存器锁存；
当所述信号产生电路输出的a信号为低电平，b信号为高电平时，所述第一选择信号(S1)输出高电平，所述第二选择信号(S2)输出低电平，并通过锁存器锁存；
擦除控制电路，输入所述第一选择信号(S1)、第二选择信号(S2)，输出字线选通信号(WL)；
当第一选择信号(S1)为高电平、第二选择信号(S2)为低电平时，所述字线选通信号(WL)接通到所述擦除电源信号(V3)，所述字线选通信号(WL)对应的存储单元被选中，执行数据擦除操作；
当第一选择信号(S1)为低电平、第二选择信号(S2)为高电平时，所述字线选通信号(WL)接通到所述第一偏置信号(XDBIAS)，所述字线选通信号(WL)对应的存储单元不选中，不执行数据擦除操作。
2.如权利要求1所述的非易失性存储器的数据擦除电路，其特征在于，所述擦除控制电路，包括第八晶体管(T8)、第九晶体管(T9)、第十晶体管(T10)，所述第八晶体管(T8)的栅极端与第九晶体管(T9)的栅极端相连接后输入第二选择信号(S2)，所述第八晶体管(T8)的源极端和所述第十晶体管(T10)的漏极端分别连接所述擦除电源信号(V3)，所述第九晶体管(T9)的源极端连接所述第一偏置信号(XDBIAS)，所述第十晶体管(T10)的栅极端连接有第一选择信号(S1)，所述第八晶体管(T8)的漏极端与第九晶体管(T9)的漏极端相连接后与所述第十晶体管(T10)的源极端相连接的公共交点为所述擦除控制电路的输出端，输出字线选通信号(WL)。
3.如权利要求1所述的非易失性存储器的数据擦除电路，其特征在于，所述第二反相单元为两个串接的反相器。
4.如权利要求1所述的非易失性存储器的数据擦除电路，其特征在于，所述第一电源信号(V1)的电压范围为1.2－1.8V。
5.如权利要求1所述的非易失性存储器的数据擦除电路，其特征在于，所述第二电源信号(V2)的电压范围为2－3V。
6.如权利要求1所述的非易失性存储器的数据擦除电路，其特征在于，所述擦除电源信号(V3)的电压范围为10－15V。
7.如权利要求1所述的非易失性存储器的数据擦除电路，其特征在于，所述第一晶体管(T1)、第三晶体管(T3)均为PMOS管；所述第二晶体管(T2)、第四晶体管(T4)、第五晶体管(T5)、第六晶体管(T6)、第七晶体管(T7)均为NMOS管。
8.如权利要求1所述的非易失性存储器的数据擦除电路，其特征在于，所述第二偏置信号(VBIAS)的电压范围为0.3－0.7V，以使第五晶体管(T5)产生50nA-500nA的固定电流。
9.如权利要求1所述的非易失性存储器的数据擦除电路，其特征在于，所述电荷泵的参考电位为4－7V。
10.如权利要求1所述的非易失性存储器的数据擦除电路，其特征在于，所述第三晶体管(T3)的工艺宽度长、长度短。
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