CN104008774B - 字线驱动器及相关方法 - Google Patents

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Abstract

本发明涉及的是字线驱动器及相关方法，该字线驱动器包括与第一电压供应节点和字线电连接的第一晶体管，与第二电压供应节点和字线电连接的第二晶体管，与第一电压供应节点和第二晶体管的体电极电连接的第一开关，以及与第二电压供应节点和第二晶体管的体电极电连接的第二开关。

Description

字线驱动器及相关方法
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种字线驱动器及相关方法。
背景技术
半导体工业由于多种电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的发展经历了迅速的成长。就绝大部分而言，集成密度方面的这种发展源于半导体工艺节点的缩小(例如，朝着20nm以下的节点缩小工艺节点)。随着器件尺寸的缩小，也缩小了电压节点，同时现代的核心器件电压倾向于小于1伏并且输入/输出(I/O)器件电压低于2伏。
非易失性存储器(NVM)，一种在不供电时仍保有存储的数据的存储器经常被置入到互补金属氧化物半导体(CMOS)逻辑工艺中并且通常需要用于操作的高编程电压。在许多NVM应用中，字线(WL)解码器驱动字线上的高电压来编程NVM单元且驱动字线上的低电压从NVM单元中进行读取。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种字线驱动器，包括：第一晶体管，与第一电压供应节点和字线电连接；第二晶体管，与第二电压供应节点和所述字线电连接；第一开关，与所述第一电压供应节点和所述第二晶体管的体电极电连接；以及第二开关，与所述第二电压供应节点和所述第二晶体管的体电极电连接。
在所述字线驱动器中，进一步包括：负电压泵，与所述第二晶体管的栅电极电连接。
在所述字线驱动器中，所述负电压泵包括：逻辑门，具有输入端和输出端；电容器，具有与所述输入端电连接的第一端和与所述第二晶体管的栅电极电连接的第二端；以及第三晶体管，与所述电容器的所述第二端和第三电压供应节点电连接。
在所述字线驱动器中，所述负电压泵包括：第四晶体管，与所述电容器的所述第二端和所述第三电压供应节点电连接；第五晶体管，与所述第二电压供应节点和所述第四晶体管的栅电极电连接；以及第六晶体管，与所述电容器的所述第二端和所述第四晶体管的栅电极电连接。
在所述字线驱动器中，进一步包括：第三开关，与所述第二晶体管的体电极和所述字线电连接。
在所述字线驱动器中，进一步包括：负电压泵，与所述第二晶体管的栅电极电连接。
在所述字线驱动器中，所述负电压泵包括：逻辑门，具有输入端和输出端；电容器，具有与所述输入端电连接的第一端和与所述第二晶体管的栅电极电连接的第二端；以及第三晶体管，与所述电容器的所述第二端和第三电压供应节点电连接。
在所述字线驱动器中，所述负电压泵包括：第四晶体管，与所述电容器的所述第二端和所述第三电压供应节点电连接；第五晶体管，与所述第二电压供应节点和所述第四晶体管的栅电极电连接；以及第六晶体管，与所述电容器的所述第二端和所述第四晶体管的栅电极电连接。
根据本发明的另一方面，提供了一种字线驱动器，包括：第一晶体管，与第一电压供应节点和字线电连接；第二晶体管，与第二电压供应节点和所述字线电连接；第一开关，与所述第一电压供应节点和所述第二晶体管的体电极电连接；以及第二开关，与所述第二晶体管的体电极和所述字线电连接。
在所述字线驱动器中，进一步包括：负电压泵，与所述第二晶体管的栅电极电连接。
在所述字线驱动器中，所述负电压泵包括：逻辑门，具有输入端和输出端；电容器，具有与所述输入端电连接的第一端和与所述第二晶体管的栅电极电连接的第二端；以及第三晶体管，与所述电容器的所述第二端和第三电压供应节点电连接。
在所述字线驱动器中，所述负电压泵包括：第四晶体管，与所述电容器的所述第二端和所述第三电压供应节点电连接；第五晶体管，与所述第二电压供应节点和所述第四晶体管的栅电极电连接；以及第六晶体管，与所述电容器的所述第二端和所述第四晶体管的栅电极电连接。
根据本发明的又一方面，提供了一种驱动字线的方法，包括：提供与第一电压源和所述字线电连接的第一晶体管；提供与第二电压源和所述字线电连接的第二晶体管；在非读取周期中将所述第二晶体管的体电极与所述第一电压源电连接；以及基本在读取周期开始时将所述第二晶体管的体电极与所述第二电源电连接。
在所述方法中，进一步包括：通过负电荷泵降低所述第二晶体管的栅极电压。
在所述方法中，通过所述负电荷泵降低所述第二晶体管的栅极电压包括：在所述负电荷泵的逻辑门的第一输入端处接收输入脉冲；将所述输入脉冲反相，以生成反相输入脉冲；以及通过与接收所述反相输入脉冲的电容器的电容耦合来拉低所述栅极电压。
在所述方法中，所述逻辑门是NAND门，并且通过所述负电荷泵降低所述第二晶体管的栅极电压包括：在所述逻辑门的第二输入端处接收读取信号。
在所述方法中，进一步包括：基本在所述读取周期开始时将所述第二晶体管的体电极与所述第一电压源断开。
在所述方法中，进一步包括：通过负电荷泵降低所述第二晶体管的栅极电压。
在所述方法中，进一步包括：基本在所述读取周期开始时将所述第二晶体管的体电极与所述字线电连接。
在所述方法中，进一步包括：通过负电荷泵降低所述第二晶体管的栅极电压。
附图说明
为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中：
图1至图4是根据本发明的多个实施例的字线驱动器的电路图；
图5至图7是根据本发明的多个实施例驱动字线的方法的流程图；
图8是根据本发明的多个实施例的具有共享的电压开关的字线驱动段的电路图；以及
图9是根据本发明的多个实施例的负电压泵(negative pump)的电路图。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
将借助具体语境，即，字线驱动电路等来描述实施例。然而，也可以将其他实施例应用于其他类型的存储器电路。
在各个附图和论述中，类似的参考标号涉及了类似的部件。尽管单一的部件也可以在一些附图中进行阐述，但这是为了简化说明和易于讨论。本领域的普通技术人员将容易理解这种论述和阐述通常可以被应用于结构中的许多部件。
多电压通常为电路供电和/或使电路出现偏压。多电压引起电势差，该电势差允许电流流经整个电路从而执行多种功能。通常电路被限定为从高电压流至低电压。也通常根据供应电压和接地(接地代表0伏)来限定电路中的电源。时常根据高电源(VDD，VCC)和低电源(VSS，VEE)来给出其他限定。因此，在1.8伏的电源下工作的电路可以被限定为具有0.9伏的高偏压和-0.9伏的低偏压。在下面的说明中，除了具体地称为“接地”或类似的以外，术语“接地”应该被解释成包括低供应电压，诸如，前面实例中的-0.9伏。相关的电压电平不旨在如此限制本公开的范围，更多地是为了便于说明而作为参考点。
通常根据四个晶体管端：栅极、源极、漏极和体电极来描述金属氧化物半导体(MOS)晶体管。应该理解，大多数MOS晶体管是对称的器件，这使得它的源极和漏极是可互换的，并且为了便于论述，术语“源极”和“漏极”通常代表的是术语。在不必通过使用这些不同的名字来进行区别的情况下，MOS晶体管的端也可以被称为“电极”，“端部”等。通常通过支流(DC)电源和被偏置的端之间的直接的或间接的连接来偏置这些端。接触件可以穿过金属化层、接触通孔、焊盘、凸块和/或类似地形成位于MOS晶体管的器件区域之上或上方的互连结构。
其中包括闪存和浮置栅极类型的非易失性存储电路被设计成通过假定一个不受到非易失性存储电路断电影响的状态(例如，特定的电荷)来存储数据。在许多应用中，字线解码器(或“字线驱动器”)驱动字线上的高电压来对非易失性存储单元进行编程，并且驱动字线上的低电压来读取非易失性存储单元。字线驱动器使用高电压器件来接收高电压。然而，由于高电压器件的高阈值电压(Vth)，高电压器件可能劣化低电压处的读取操作性能。
在下面的公开内容中，介绍了一种新颖的具有双电压操作的字线驱动器结构。该字线驱动器使用切换方案和负电压泵送(negative pumping)来在保持编程性能的同时改进读取性能(例如，速度)。该字线驱动器还具有改进的面积。
图1是根据本发明的多个实施例的字线驱动器10的电路图。字线驱动器10包括晶体管100、110和120，逻辑门141、142，开关131-133以及负泵送电路150。在多个电路节点11、12、13、14处形成字线驱动器10的内连接。在一些实施例中，开关131-133是晶体管、传输门等等。
逻辑门142(在一些实施例中为反相器)和晶体管110被用来将字线(WL)上的电压拉低至低电压(例如，地电位)。在一些实施例中，晶体管110是N型MOS(NMOS)晶体管。晶体管110的栅电极与逻辑门142的输出端电连接。晶体管110的源电极与接地电连接，并且晶体管110的漏电极与字线(例如，在节点12处)电连接。在一些实施例中，晶体管110是高电压器件，它能够在高电压(例如，5伏或更高的)环境中工作。
逻辑门141(在一些实施例中是NAND门)被操作以控制晶体管100的栅电极处的电压。在一些实施例中晶体管100是P型MOS(PMOS)晶体管。晶体管100的源电极与提供第一电压V1的第一电源(例如，在节点11处)电连接。晶体管100的漏极电极与字线(例如，在节点12处)电连接。当逻辑门141在低于第一电压V1的电压下输出逻辑信号时，晶体管100被导通，它将字线上的电压大约升高至第一电压V1。在一些实施例中，晶体管100是高电压器件，它能够在高电压环境(诸如，5伏或更高)中工作。
在一些实施例中，晶体管120是PMOS晶体管。晶体管120的源电极与提供第二电压V2的第二电源(例如，在节点14处)电连接。在一些实施例中，第二电压V2低于第一电压V1。在一些实施例中，第一电压V1约为5伏，而第二电压V2约为3伏。晶体管120的漏极电极与字线(例如，在节点12处)电连接。在一些实施例中，晶体管120是高电压器件，它能够在高电压(例如，5伏或更高的)环境中工作。
晶体管120的体电极(bulk electrode)的电连接由三个开关131、132、133中的任意一个来控制。节点13与晶体管120的体电极电连接。开关131具有与在节点13处与体电极电连接的第一端以及在节点11处与第一电源电连接的第二端。开关132具有在节点13处与体电极电连接的第一端以及在节点14处与第二电源电连接的第二端。开关133具有在节点13处与体电极电连接的第一端以及在节点12处与字线电连接的第二端。
在功能上，当接通(闭合)时开关131在第一电源和晶体管120的体电极之间建立起路径，该路径将晶体管120的体电极处的电压拉至第一电压V1。当导通(闭合)时开关132在第二电源和晶体管120的体电极之间建立起路径，该路径将晶体管120的体电极处的电压拉至第二电压V2。当导通(闭合)时开关133在字线和晶体管120的体电极之间建立起一个路径，该路径将晶体管120的体电极处的电压拉至字线上的电压。
图2是根据本发明的多个实施例的字线驱动器10的电路图。在图2所示的配置中，字线驱动器10不包括开关133。如所示的那样，在一些实施例中开关131是PMOS晶体管。开关131的源电极在节点11处与第一电源电连接。开关131的漏电极在节点13处与晶体管120的体电极电连接。开关131的栅电极接收用于控制开关131的操作的第一控制信号S1。当第一控制信号S1是低于第一电压V1的电压时，开关131导通从而在第一电源和晶体管120的体电极之间建立起一个路径。
在一些实施例中，开关132是PMOS晶体管。开关132的源电极在节点14处与第二电源电连接。开关132的漏电极在节点13处与晶体管120的体电极电连接。开关132的栅电极接收用于控制开关132的操作的第二控制信号S2。当第二控制信号S2是低于第二电压V2的电压时，开关132导通从而在第二电源和晶体管120的体电极之间建立起路径。在一些实施例中，第二控制信号S2是第一控制信号S1的逻辑反相信号。在一些实施例中，不依靠第一控制信号S1地生成第二控制信号S2。在一些实施例中，第一控制信号S1和第二控制信号的低逻辑周期是不重叠的。
在一些实施例中，在非读取周期中，晶体管120被关断，第一控制信号S1(低电压)被认为用于接通开关131，该第一控制信号将晶体管120的体电极拉至第一电压V1，并且在晶体管120上配有正体电极-源极电压VBS，从而通过基体效应增大晶体管120的阈值电压VTH。增大的阈值电压VTH允许晶体管120在不使用(诸如，非读取周期)时更容易保持断开。
在读取周期中，将比编程操作过程中所提供的电压更低的电压施加于字线。例如，当电荷从第二电源流向字线上的负载时，通过晶体管120将第二电压V2输送给字线。电荷的流速极大地取决于晶体管的过驱动电压，该过驱动电压是源极-栅极电压VSG和晶体管120的阈值电压VTH之间的差。阈值电压VTH受到基体效应的影响，该基体效应至少部分地由体电极-源极电压来决定VSG。根据由第二电源决定的源极电压，可以由设计者来调整两个电压：栅极电压和阈值电压。在PMOS晶体管(诸如，晶体管120)的情况下，降低栅极电压增大了源极-栅极电压VSG，而且降低体电极-源极电压VBS则降低了阈值电压VTH，这两种均提供了改善升压时间的更好的驱动能力。
如图2所示，当导通时开关132用于短接晶体管120的源电极和体电极，从而有效地消除了基体效应(VBS＝0)并且由此降低了晶体管120的阈值电压。负电压泵150被用来拉低晶体管120的栅电极处的栅极电压，这增大了源极-栅极电压VSG，并且增大了晶体管120的输出电流。这些动作均用于缩短字线电压的升压时间，可以改进读取速度。应该注意的是负电压泵150是可选的，并且在一些实施例中至少为了节省空间可将其省略。
图3是根据本发明的多个实施例的字线驱动器10的电路图。在图3所示的配置中，字线驱动10不包括开关132。如所示的那样，在一些实施例中开关131是PMOS晶体管。开关131的源电极在节点11处与第一电源电连接。开关131的漏电极在节点13处与体电极电连接。开关131的栅电极接收用于控制开关131的操作的第一控制信号S1。当第一控制信号S1是低于第一电压V1的电压时，开关131导通，以在第一电源和晶体管120的体电极之间建立起路径。
在一些实施例中，开关133是PMOS晶体管。开关133的源电极在节点12处与字线电连接。开关133的漏电极在节点13处与晶体管120的体电极电连接。开关133的栅电极接收用于控制开关132的操作的第三控制信号S3。当第三控制信号S3处在低于体电极电压的逻辑低电压时，开关133导通，以在字线和晶体管120的体电极之间建立起路径。第三控制信号S3在一些实施例中是第一控制信号S1的逻辑反相信号。在一些实施例中，不根据第一控制信号S1产生第三控制信号S3。在一些实施例中，第一控制信号S1和第三控制信号S3的低逻辑周期不重叠。
在一些实施例中，开关133是NMOS晶体管(“NMOS开关133”)且开关133的栅电极与晶体管131的栅电极电连接。在一些实施例中，通过第三控制信号S3来控制NMOS开关133的栅电极。第三控制信号S3在一些实施例中是第一控制信号S1的逻辑反相信号。在一些实施例中，不根据第一控制信号S1生成第三控制信号S3。在一些实施例中，第一控制信号S1和第三控制信号S3的低逻辑周期不重叠。
在一些实施例中，在非读取周期中，晶体管120关断，并且第一控制信号S1(低电压)用于接通开关131，该第一控制信号将晶体管120的体电极拉至第一电压V1，并且在晶体管120上配有正体电极-源极电压VBS，从而通过基体效应增大晶体管120的阈值电压VTH。增大的阈值电压VTH允许晶体管120在不使用(诸如，非读取周期)时更容易保持关断。
在一些实施例中，晶体管120形成在N型阱(N阱)中。该N阱在晶体管120的体电极处产生寄生N阱电容器300。N阱电容器300在非读取周期被充电至第一电压V1。如图3中所示的那样，当读取周期中开关133导通(闭合)时，晶体管120的体电极与字线电连接，这在N阱电容器300的顶板和字线之间建立起电荷共享。该电荷共享用于迅速拉高字线电压。负电压泵150用于拉低晶体管120的栅电极处的栅极电压，这增大了源极-栅极电压VSG且增大了晶体管120的输出电流。这两个动作均有助于缩短字线电压的升压时间，这可以改进读取速度。应该理解的是，负电压泵150是可选的，并且在一些实施例中至少为了节省空间可将其省略。
图4是根据本发明的多个实施例的字线驱动器10的电路图。在图4中所示的配置中，所有三个开关131、132、133都被利用。开关131、132、133由第一、第二和第三控制信号S1、S2、S3控制。如上所述，开关131用来增大体电极-源极电压VBS和在非读取周期中为N阱电容器300充电。如上所述，开关133用于在N阱电容器300的顶板和字线之间建立起电荷共享。开关132用于同时将晶体管120的体电极和源电极短接在一起，从而消除体效应并且降低晶体管120的阈值电压VTH。
图5是根据本发明的多个实施例驱动字线的方法50的流程图。在一些实施例中，使用方法50来操作图2所示的字线驱动器10。在方法50的步骤500中，驱动晶体管的体电极(诸如，晶体管120的体电极)在非读取周期(诸如，编程周期或休眠周期)中通过开关131与第一电源电连接。在一些实施例中，在读取周期之前，晶体管120的体电极通过开关131断开与第一电源的电连接(步骤510)。在一些实施例中，晶体管120的体电极通过开关131在读取周期开始时或读取周期开始以后与第一电源断开电连接。与步骤510同时或在其后，晶体管120的体电极通过开关132与第二电源电连接(步骤520)，从而将体电极与晶体管120的电源断开并消除体效应。在一些实施例中，执行步骤530通过负电压泵150来降低晶体管120的栅电极处的栅极电压。在一些实施例中，通过向晶体管120的栅电极施加固定的偏压(没有负电压泵)来降低栅极电压。由于步骤530拉低栅极电压，晶体管120导通，从而将字线电压拉高至读取电压，诸如第二电压V2。
图6是根据本发明的多个实施例驱动字线的方法60的流程图。在一些实施例中，使用方法60来操作图3中所示的字线驱动器10。在方法60的步骤600中，驱动晶体管的体电极(诸如，晶体管120的体电极)通过开关131在非读取周期(诸如，编程周期或休眠周期)中与第一电源电连接。在一些实施例中，在读取周期之前，晶体管120的体电极通过开关131断开与第一电源的电连接(步骤610)。在一些实施例中，晶体管120的体电极通过开关131在读取周期开始时或读取周期开始以后与第一电源断开电连接。与步骤610同时或在其后，晶体管120的体电极通过开关133与字线电连接(步骤620)从而在N阱电容器300的顶板和字线之间建立起电荷共享。在一些实施例中，执行步骤630通过负电压泵150来降低晶体管120的栅电极处的栅极电压。在一些实施例中，通过向晶体管120的栅电极施加固定的偏压(没有负电压泵)来降低栅极电压。随着步骤630拉低栅极电压，晶体管120导通，从而将字线电压拉高至读取电压，诸如第二电压V2。
图7是根据本发明的多个实施例驱动字线的方法70的流程图。在一些实施例中，使用方法70来操作图4中所示的字线驱动器10。在方法70的步骤700中，驱动晶体管的体电极(诸如，晶体管120的体电极)通过开关131在非读取周期(诸如，编程周期或休眠周期)中与第一电源电连接。在一些实施例中，在读取周期之前，晶体管120的体电极通过开关131断开与第一电源的电连接(步骤710)。在一些实施例中，晶体管120的体电极通过开关131在读取周期开始时或读取周期开始以后与第一电源断开电连接。与步骤710同时或在其后，晶体管120的体电极通过开关133与字线电连接(步骤720)从而在N阱电容器300的顶板和字线之间建立起电荷共享。与步骤710同时或在其后通过开关132电连接晶体管120的体电极和第二电源从而将晶体管120的体电极与源电极断开并消除基体效应。在一些实施例中，执行步骤740通过负电压泵150来降低晶体管120的栅电极处的栅极电压。在一些实施例中，通过向晶体管120的栅电极施加固定的偏压(没有负电压泵)来降低栅极电压。随着步骤730拉低栅极电压，晶体管120被导通从而将字线电压拉高至读取电压，诸如第二电压V2。
在方法70中，步骤720、730和740的时间设置可以被配置成允许电荷共享，消除基体效应以及负泵送来改进字线电压的拉高速度。在字线驱动器10的一些电路配置中，在电荷共享之前或期间，从N阱电容器300到字线的电荷共享将受到体电极和第二电源的短接的负面影响。因此，在一些实施例中，步骤720在步骤730之前开始并完成。在一些实施例中，第三控制信号S3是在第二控制信号S2的即将到来的下降沿之前开始和结束的脉冲。在一些实施例中，与几乎同时开始的步骤720和730相对应，第三控制信号S3的下降沿和第二控制信号S2的上升沿相交叉。在一些实施例中，第二控制信号S2的脉冲宽度短于第三控制信号S3的脉冲宽度，例如，短五倍至十倍。
图8是根据本发明的多个实施例的具有共享电压开关810的字线驱动器阵列80的电路图。在一些实施例中，共享电压开关810与图1至图4的字线驱动器10类似，并且类似的参考标号涉及了类似的部件。字线驱动器阵列80的字线驱动器段800驱动字线WL1。大量与字线驱动器段800类似的字线驱动器段被包括在字线驱动器阵列80中，并且字线驱动段分享共享的电压开关810。例如，字线驱动器阵列80可以包括1024个与字线驱动器段800类似的字线驱动器段。分享共享的电压开关810使得字线驱动器段800的设计更为简单并且节省空间，同时保留了电荷共享和负电压泵送的优点。
字线驱动器段的说明参考了图8中所示的字线驱动器段800。字线驱动器段800的晶体管820在一些实施例中是PMOS晶体管，并且具有与晶体管120的漏电极电连接的源电极。晶体管820的漏电极与字线WL1电连接。晶体管830在一些实施例中是NMOS晶体管且具有与字线WL1电连接的漏电极。晶体管830的源电极与低电压电源(例如，接地)电连接。晶体管830的栅电极与晶体管820的栅电极电连接。
字线驱动器段800的解码器逻辑840具有与晶体管820、830的栅电极电连接的输出端。解码器逻辑840被配置成接收处理信号并且将低电压信号(逻辑低)输出给晶体管820、830来关断晶体管830，并且在处理信号指出字线驱动器段800将被激活时通过导通晶体管820将字线WL1上的字线电压拉高。
当字线驱动器段800被激活时，在读取周期中，在共享电压开关810的晶体管100处接收逻辑高电平上的读取信号RD，并且在共享电压开关810的晶体管120处接收逻辑低电平上的反相读取信号RDB。读取信号RD被用来断开晶体管100，从而将第一电源的高电压与节点12断开。读取信号RDB被用来导通晶体管120，将节点12处的电压拉高至第二电压V2。在一些实施例中，晶体管120的栅电极与负电压泵(诸如，负电荷泵150)电连接。基本在接收到读取信号RD和反相读取信号RDB时，通过第一控制信号S1断开开关131，留下在第一电压V1下充电的N阱电容器300(节点13)。在一些实施例中，在断开开关131之后，通过第三控制信号S3接通第三开关133，开始从节点13到节点12的电荷共享，这有助于拉高节点12处的从字线WL1经过晶体管820传输的电压。在一些实施例中，第三开关133被接通而开关131被关断。
图9是根据本发明的多个实施例的负电压泵150的电路图。逻辑门950，诸如，反相器或NAND门(如图9中所示)接收输入脉冲。根据(由于)或直接从在读取操作中激活字线WL(或字线WL1)的解码器信号中产生该输入脉冲。在一些实施例中，逻辑门950是NAND门，并且在逻辑门950的两个输入端在高电压下偏置时逻辑门950输出低电压(在节点92处)。在一些实施例中，逻辑门950是反相器，并且在逻辑门950的输入端在高电压下偏置时逻辑门950输出低电压(在节点92处)且在输入端在低电压处偏置时输出高电压。当标记为“RD”的输入端处的偏压为低(相应于非读取周期)时，节点92处的电压被逻辑门950拉高。
电容器940具有与节点92电连接的顶板以及与相应于负电压泵150的输出端的节点90电连接的底板。在一些实施例中，电容器940是MOS电容器。在一些实施例中，电容器940是MOM电容器。在一些实施例中，电容器940是金属氧化物金属(MOM)电容器、金属绝缘体金属(MIM)电容器，另一种集成的电容器等等。
在非读取周期中，晶体管930与电容器940和接地电连接，从而将节点90处的电压拉低至地电位(或另一个低电压电平)。在一些实施例中，晶体管930是NMOS晶体管。晶体管930的栅电极接收反相读取信号RDB。当反相的读取信号RDB是逻辑电平高(相应于非读取周期)时，晶体管被导通且电荷可以从晶体管930(节点90)的漏电极流至晶体管930(接地)的源电极。在读取周期中，通过反相读取信号RDB断开晶体管930。
晶体管900、910和920形成了用于改善负电压泵150的性能的路径。晶体管910和920在一些实施例中是NMOS晶体管，而晶体管900在一些实施例中是PMOS。在非读取周期中且在接受输入脉冲之前，逻辑门950的第二输入端(被标记为“IN”)在与逻辑低相应的低电压下。在晶体管900的栅电极在低电压下而晶体管900的源电极在第二电压V2下时，晶体管900被导通，该晶体管在与晶体管920的栅电极相应的节点92处引入第二电压V2。因此，在非读取周期中和接收输入脉冲之前(在读取周期之前)晶体管920被导通。
当读取周期(RD＝高)中输入脉冲到达时，负电压泵150在与输出端相应的节点90处拉低电压。在字线驱动器10中，负电压泵150的输出端相应于晶体管120的栅电极。当逻辑门950的输入端处在逻辑高时，逻辑门950将节点92处的电压拉低至逻辑低(低电压)。因此，节点90由于电容器940的电容连接被从低电压(例如，0伏)拉低至更低的电压。由于出现在晶体管910的栅电极处的高电压，晶体管910被导通，并且由于处在晶体管900的栅电极处的高电压(VSG＝0伏)，晶体管900被关断。低电压通过晶体管910传输给晶体管920的栅电极，从而使得晶体管920被关断(VSG<0伏)。通过晶体管900、910和920改进负电压泵150的性能，从而防止低电压被地电位通过晶体管920拉高。
实施例可以提供多个优点。字线驱动器10的开关131和132使得晶体管120在非读取周期(开关131)中更难以导通而在读取周期(开关132)中更易导通。开关133引起电荷共享从而迅速地拉高字线电压。具有上述改进性能的负电压泵150被用来增大晶体管的源极-栅极电压，这增大了晶体管120的电流通过量，并且缩短了字线WL的升压时间。因此，晶体管129改善了用于驱动字线WL上的高电压和低电压的字线速度。在低电压操作中，PMOS阈值被降低，由此可以减小PMOS的尺寸从而节省空间。
根据本发明的多个实施例，一种字线驱动器包括与第一电压供应节点和字线电连接的第一晶体管，与第二电压供应节点和字线电连接的第二晶体管，与第一电压供应节点和第二晶体管的体电极电连接的第一开关，以及与第二电压供应节点和第二晶体管的体电极电连接的第二开关。
根据本发明的多个实施例，一种字线驱动器包括与第一电压供应节点和字线电连接的第一晶体管，与第二电压供应节点和字线电连接的第二晶体管，与第一电压供应节点和第二晶体管的体电极电连接的第一开关，以及与第二晶体管的体电极和字线电连接的第二开关。
根据本发明的多个实施例，一种驱动字线的方法包括提供与第一电源和字线电连接的第一晶体管，提供与第二电源和字线电连接的第二晶体管，在非读取周期中将第二晶体管的体电极与第一电源电连接，以及基本(around)在读取周期开始时将第二晶体管的体电极与第二电源电连接。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (20)

1.一种字线驱动器，包括：
第一晶体管，与第一电压供应节点和字线电连接；
第二晶体管，与第二电压供应节点和所述字线电连接；
第一开关，与所述第一电压供应节点和所述第二晶体管的体电极电连接；以及
第二开关，与所述第二电压供应节点和所述第二晶体管的体电极电连接。
2.根据权利要求1所述的字线驱动器，进一步包括：
负电压泵，与所述第二晶体管的栅电极电连接。
3.根据权利要求2所述的字线驱动器，其中，所述负电压泵包括：
逻辑门，具有输入端和输出端；
电容器，具有与所述输出端电连接的第一端和与所述第二晶体管的栅电极电连接的第二端；以及
第三晶体管，与所述电容器的所述第二端和第三电压供应节点电连接。
4.根据权利要求3所述的字线驱动器，其中，所述负电压泵包括：
第四晶体管，与所述电容器的所述第二端和所述第三电压供应节点电连接；
第五晶体管，与所述第二电压供应节点和所述第四晶体管的栅电极电连接；以及
第六晶体管，与所述电容器的所述第二端和所述第四晶体管的栅电极电连接。
5.根据权利要求1所述的字线驱动器，进一步包括：
第三开关，与所述第二晶体管的体电极和所述字线电连接。
6.根据权利要求5所述的字线驱动器，进一步包括：
负电压泵，与所述第二晶体管的栅电极电连接。
7.根据权利要求6所述的字线驱动器，其中，所述负电压泵包括：
逻辑门，具有输入端和输出端；
电容器，具有与所述输出端电连接的第一端和与所述第二晶体管的栅电极电连接的第二端；以及
第三晶体管，与所述电容器的所述第二端和第三电压供应节点电连接。
8.根据权利要求7所述的字线驱动器，其中，所述负电压泵包括：
第四晶体管，与所述电容器的所述第二端和所述第三电压供应节点电连接；
第五晶体管，与所述第二电压供应节点和所述第四晶体管的栅电极电连接；以及
第六晶体管，与所述电容器的所述第二端和所述第四晶体管的栅电极电连接。
9.一种字线驱动器，包括：
第一晶体管，与第一电压供应节点和字线电连接；
第二晶体管，与第二电压供应节点和所述字线电连接；
第一开关，与所述第一电压供应节点和所述第二晶体管的体电极电连接；以及
第二开关，与所述第二晶体管的体电极和所述字线电连接。
10.根据权利要求9所述的字线驱动器，进一步包括：
负电压泵，与所述第二晶体管的栅电极电连接。
11.根据权利要求10所述的字线驱动器，其中，所述负电压泵包括：
逻辑门，具有输入端和输出端；
电容器，具有与所述输出端电连接的第一端和与所述第二晶体管的栅电极电连接的第二端；以及
第三晶体管，与所述电容器的所述第二端和第三电压供应节点电连接。
12.根据权利要求11所述的字线驱动器，其中，所述负电压泵包括：
第四晶体管，与所述电容器的所述第二端和所述第三电压供应节点电连接；
第五晶体管，与所述第二电压供应节点和所述第四晶体管的栅电极电连接；以及
第六晶体管，与所述电容器的所述第二端和所述第四晶体管的栅电极电连接。
13.一种驱动字线的方法，包括：
提供与第一电压源和所述字线电连接的第一晶体管；
提供与第二电压源和所述字线电连接的第二晶体管；
在非读取周期中将所述第二晶体管的体电极与所述第一电压源电连接；以及
在读取周期开始时将所述第二晶体管的体电极与所述第二电源电连接。
14.根据权利要求13所述的驱动字线的方法，进一步包括：
通过负电荷泵降低所述第二晶体管的栅极电压。
15.根据权利要求14所述的驱动字线的方法，其中，通过所述负电荷泵降低所述第二晶体管的栅极电压包括：
在所述负电荷泵的逻辑门的第一输入端处接收输入脉冲；
将所述输入脉冲反相，以生成反相输入脉冲；以及
通过与接收所述反相输入脉冲的电容器的电容耦合来拉低所述栅极电压。
16.根据权利要求15所述的驱动字线的方法，其中，所述逻辑门是NAND门，并且通过所述负电荷泵降低所述第二晶体管的栅极电压包括：
在所述逻辑门的第二输入端处接收读取信号。
17.根据权利要求13所述的驱动字线的方法，进一步包括：
在所述读取周期开始时将所述第二晶体管的体电极与所述第一电压源断开。
18.根据权利要求17所述的驱动字线的方法，进一步包括：
通过负电荷泵降低所述第二晶体管的栅极电压。
19.根据权利要求13所述的驱动字线的方法，进一步包括：
在所述读取周期开始时将所述第二晶体管的体电极与所述字线电连接。
20.根据权利要求13所述的驱动字线的方法，进一步包括：
通过负电荷泵降低所述第二晶体管的栅极电压。
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