CN206097927U - 一种应用于静态随机存储器的锁存型流水结构高速地址译码器 - Google Patents

Abstract

本实用新型公开了一种应用于静态随机存储器的锁存型流水结构高速地址译码器，能够消除预译码模块造成的译码时间损耗，同时其第二级译码模块采用本实用新型中提出的受时钟控制的新型译码电路结构能够有效的提高第二级译码模块的译码速度，进而提高整个地址译码器的性能。特别适用于对译码速度有特殊要求的电路中，例如高性能SRAM。

Description

一种应用于静态随机存储器的锁存型流水结构高速地址译 码器

技术领域

本实用新型涉及集成电路(IC)设计领域，尤其涉及一种应用于静态随机存储器的锁存型流水结构高速地址译码器。

背景技术

随着科技的发展，对高速低功耗集成电路的需求与日俱增。在处理器和系统集成芯片(SoC)中SRAM的工作频率成为制约性能的主要因素。SRAM存储单元的性能主要取决于制造工艺，这已经超出了电路设计者的控制范围。因此，提高SRAM性能的方法主要集中在对SRAM外围电路的改进。地址译码器是SRAM最重要的外围电路之一，高速、稳定的地址译码器能够极大的提高SRAM的性能和可靠性。

二级译码结构是SRAM设计中经常采用的结构。其基本思想是：在使能信号的控制下，地址信号输入预译码模块(即第一级译码电路)中进行译码；之后，把第一级译码的结果通过排列组合输入到第二级译码模块进行译码，最终输出字线或位线信号。采用这种结构相比于单级译码器，其极大的减少了使用的晶体管数，同时也减小了它的传输延时。

现有的译码电路结构可以分为静态译码器和动态译码器，其具体结构如下：

1)如图1中所示为2-4静态译码器，它是由反相器以及逻辑门组成。其缺陷在于，当输入端口超过5个时，逻辑门的寄生电容变得非常大，严重影响了译码速度。

2)如图2中所示为2-4动态NOR译码器，它由预充管与下拉求值网络组成，由时钟控制预充或求值操作：当时钟下降沿来临时，将输出节点充电至高电位；当时钟上升沿来临时，预充管截止，求值网络开始工作，输出最终的译码结果。其缺陷在于，采用这种结构的动态译码器容易在输出产生毛刺从而影响译码的准确性。

3)如图3中所示为3-8多米诺缓冲器结构动态或非门译码电路结构，它由动态或非门与多米诺缓冲器结合构成。当使能信号EN为低电平时，译码器不工作，这时输出节点Q为低电平。当使能信号EN为高电平时，译码器开始工作：这时若控制时钟为低电平，节点Y被充电至高电平，输出节点Q为低电平；若控制时钟为高电平，电路开始译码，输出最终译码结果。其缺陷在于，动态功耗较大同时对控制时序的要求较高这增加了设计的复杂度。

实用新型内容

本实用新型的目的是提供一种应用于静态随机存储器的锁存型流水结构高速地址译码器，该译码器的译码速度十分的快速并且在二级译码模块工作时地址信号不再影响预译码模块的输出，该译码器能够极大的提高SRAM字线的打开速度从而提高SRAM的工作速度并且可以避免由于地址信号受到干扰而导致的误操作。

本实用新型的目的是通过以下技术方案实现的：

一种应用于静态随机存储器的锁存型流水结构高速地址译码器，包括：

相互连接的受时钟控制的预译码模块与受时钟控制的二级译码模块；

其中，所述受时钟控制的二级译码模块中包含了若干个受时钟控制的新型译码电路；

所述受时钟控制的新型译码电路包括：4个输入端口：PA，PB，PC，FLOAT；1个输出端口Q；1个二输入或非门NOR0；1个二输入与非门NAND0；6个反相器：INV0，INV1，INV2，INV3，INV4，INV5；2个PMOS管：P0，P1；1个NMOS管N0；

输入端PA与PB接到二输入或非门NOR0的输入端输出Y；Y接到反相器INV0的输入端输出Y’；Y’接到反相器INV1的输入端输出Y_delay，同时Y’接到NMOS管N0的源极；Y_delay接到PMOS管P1的栅极；输入端PC接到反相器INV4的输入端输出PCB；输入端FLOAT接到反相器INV3输入端输出FLOATB；PCB，FLOATB输入到二输入与非门NAND0的输入端输出Z；Z连接到反相器INV5输入端输出ZB；ZB接到NMOS管N0与PMOS管P0的栅极；PMOS管P0的源极接到电源VDD；PMOS管P0的漏极与NMOS管N0的漏极以及PMOS管P1的漏极连接在X节点，之后连接到反相器INV2的输入端输出Q；PMOS管P1的源极接到电源VDD。

所述受时钟控制的预译码模块包括：输入端FLOAT，以及A<6:0>；输出端PC<1:0>、PB<7:0>，以及PA<7:0>；1个受时钟控制的地址输入模块ARD0；2个受时钟控制的3-8译码模块DEC0与DEC1；其中：

输入端FLOAT连接到受时钟控制的地址输入模块ADR0、受时钟控制的3-8译码模块DEC1与DEC0的输入端FLOAT；

输入端A<6:0>中的A<6>端口连接到受时钟控制的地址输入模块ADR0的输入端口A；

输入端A<6:0>中的A<5:3>端口分别连接到受时钟控制的3-8译码模块DEC0的输入端口A<2:0>；输入端A<6:0>中的A<2:0>端口分别连接到受时钟控制的3-8译码模块DEC1的输入端口A<2:0>；

输出端PC<1:0>中的PC<1>端口连接到受时钟控制的地址输入模块ADR0的输出端口AT；输出端PC<1:0>中的PC<0>端口连接到受时钟控制的地址输入模块ADR0的输出端口AB；输出端PB<7:0>分别对应连接受时钟控制的3-8译码模块DEC0的输出端口QB<7:0>；输出端PA<7:0>分别对应连接受时钟控制的3-8译码模块DEC1的输出端口QB<7:0>。

所述受时钟控制的地址输入模块包括：输入端A与FLOAT；输出端AB与AT；反相器INV0与INV1；受控反向器CINV0；NMOS管N0与N1；PMOS管P0与P1；其中：

输入端A接到PMOS管P1与NMOS管N0的栅极；输入端FLOAT接到反相器INV0的输入端输出FLOATB，同时输入端FLOAT接到NMOS管N1的栅极与受控反向器CINV0的使能端；FLOATB接到PMOS管P0的栅极；PMOS管P0的源极接到电源VDD，PMOS管P0的漏极接到PMOS管P1的源极；NMOS管N1的源极接到地VSS，NMOS管N1的漏极接到NMOS管N0的源极；PMOS管P1的漏极与NMOS管N0的漏极接在一起作为输出端AB，输出端AB接到受控反向器CINV0的输出端，输出端AB接到反相器IINV1的输入端输出AT；输出端AT还接到受控反向器CINV0的输入端。

所述受时钟控制的3-8译码模块包括：输入端FLOAT，以及A<2:0>；输出端口QB<7:0>；3个受时钟控制的地址输入模块：ARD0、ARD1与ARD2；8个三输入与非门：NAND0、NAND1、NAND2、NAND3、NAND4、NAND5、NAND6与NAND7；其中：

输入端A<2:0>中的A<2>端口接到受时钟控制的地址输入模块ADR2的输入端A；输入端A<2:0>中的A<1>端口接到受时钟控制的地址输入模块ADR1的输入端A；输入端A<2:0>中的A<0>端口接到受时钟控制的地址输入模块ADR0的输入端A；输入端FLOAT分别连接到受时钟控制的地址输入模块ADR2、ADR1与ADR0的输入端FLOAT；

受时钟控制的地址输入模块ADR2输出AT<2>，AB<2>；受时钟控制的地址输入模块ADR1输出AT<1>，AB<1>；受时钟控制的地址输入模块ADR0输出AT<0>，AB<0>；

其中的AT<2>，AT<1>，AT<0>输入到三输入与非门NAND7后输出QB<7>；

其中的AT<2>，AT<1>，AB<0>输入到三输入与非门NAND6后输出QB<6>；

其中的AT<2>，AB<1>，AT<0>输入到三输入与非门NAND5后输出QB<5>；

其中的AT<2>，AB<1>，AB<0>输入到三输入与非门NAND4后输出QB<4>；

其中的AB<2>，AT<1>，AT<0>输入到三输入与非门NAND3后输出QB<3>；

其中的AB<2>，AT<1>，AB<0>输入到三输入与非门NAND2后输出QB<2>；

其中的AB<2>，AB<1>，AT<0>输入到三输入与非门NAND1后输出QB<1>；

其中的AB<2>，AB<1>，AB<0>输入到三输入与非门NAND0后输出QB<0>；

输出的QB<0>～QB<7>即为相应输出端口的名称，最终构成受时钟控制的3-8译码模块的输出端口QB<7:0>。

所述受时钟控制的二级译码模块包括：

输入端口FLOAT、PA<7:0>、PB<7:0>，以及PC<1:0>；128个受时钟控制的新型译码电路，每一受时钟控制的新型译码电路均有一输出端口，则构成了受时钟控制的二级译码模块的128个输出端口WL<127:0>；

每一受时钟控制的新型译码电路均有四种类型的输入端口：FLOAT、PA、PB与PC；由所述输入端口FLOAT、PA<7:0>、PB<7:0>，以及PC<1:0>通过排列组合的方式形成128组包含FLOAT、PA、PB，以及PC这四种类型的输入端口并分别输入至每一受时钟控制的新型译码电路。

由上述本实用新型提供的技术方案可以看出，能够消除预译码模块造成的译码时间损耗，同时其第二级译码模块采用本实用新型中提出的受时钟控制的新型译码电路结构能够有效的提高第二级译码模块的译码速度，进而提高整个地址译码器的性能。特别适用于对译码速度有特殊要求的电路中，例如高性能SRAM。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本实用新型背景技术提供的传统2-4静态译码器电路结构示意图；

图2为本实用新型背景技术提供的传统2-4动态NOR译码器电路的结构示意图；

图3为本实用新型背景技术提供的传统3-8多米诺缓冲器结构动态或非门译码电路的结构示意图；

图4为本实用新型实施例提供的受时钟控制的新型译码电路的结构示意图；

图5为本实用新型实施例提供的受时钟控制的预译码模块的结构示意图；

图6为本实用新型实施例提供的受时钟控制的地址输入模块的结构示意图；

图7为本实用新型实施例提供的受时钟控制的3-8译码模块的结构示意图；

图8为本实用新型实施例提供的受时钟控制的二级译码模块的结构示意图；

图9为本实用新型实施例提供的应用于静态随机存储器的锁存型流水结构高速地址译码器结构及其工作过程示意图；

图10为本实用新型实施例提供的受时钟控制的新型译码电路的放电模型与传统CMOS受控译码电路的放电模型示意图；

图11为本实用新型实施例提供的受时钟控制的新型译码电路与传统受控CMOS译码电路的译码速度对比示意图；

图12为本实用新型实施例提供的应用于静态随机存储器的锁存型流水结构高速地址译码器与传统译码器的译码速度对比示意图。

具体实施方式

下面结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型的保护范围。

本实用新型实施例提供一种应用于静态随机存储器的锁存型流水结构高速地址译码器，包括：

相互连接的受时钟控制的预译码模块与受时钟控制的二级译码模块；

其中，所述受时钟控制的二级译码模块中包含了若干个受时钟控制的新型译码电路；

所述受时钟控制的新型译码电路如图4所示，主要包括：4个输入端口：PA，PB，PC，FLOAT；1个输出端口Q；1个二输入或非门NOR0；1个二输入与非门NAND0；6个反相器：INV0，INV1，INV2，INV3，INV4，INV5；2个PMOS管：P0，P1；1个NMOS管N0；

输入端PA与PB接到二输入或非门NOR0的输入端输出Y；Y接到反相器INV0的输入端输出Y’；Y’接到反相器INV1的输入端输出Y_delay，同时Y’接到NMOS管N0的源极；Y_delay接到PMOS管P1的栅极；输入端PC接到反相器INV4的输入端输出PCB；输入端FLOAT接到反相器INV3输入端输出FLOATB；PCB，FLOATB输入到二输入与非门NAND0的输入端输出Z；Z连接到反相器INV5输入端输出ZB；ZB接到NMOS管N0与PMOS管P0的栅极；PMOS管P0的源极接到电源VDD；PMOS管P0的漏极与NMOS管N0的漏极以及PMOS管P1的漏极连接在X节点，之后连接到反相器INV2的输入端输出Q；PMOS管P1的源极接到电源VDD。

本实用新型实施提供的受时钟控制的新型译码电路的工作原理为：当输入端口PA，PB，PC，FLOAT的信号都为低电平时，其输出端Q为高电平。当时钟信号CLK为高电平时信号就已经输入PA，PB，PC端口(时钟信号CLK输入FLOAT端口)，这时只要CLK信号降为低电平，受时钟控制的新型译码电路即开始工作。对于被选中的译码电路，输入其端口PA，PB，PC的信号为低电平，这时P1管被关断，节点Y’被拉至低电平，当CLK跳变为低电平时译码电路节点X开始放电。

本实用新型实施例中，所述受时钟控制的预译码模块如图5所示，其主要包括：输入端FLOAT，以及A<6:0>；输出端PC<1:0>、PB<7:0>，以及PA<7:0>；1个受时钟控制的地址输入模块ARD0；2个受时钟控制的3-8译码模块DEC0与DEC1；其中：

输入端FLOAT连接到受时钟控制的地址输入模块ADR0、受时钟控制的3-8译码模块DEC1与DEC0的输入端FLOAT；

输入端A<6:0>中的A<6>端口连接到受时钟控制的地址输入模块ADR0的输入端口A；

输入端A<6:0>中的A<5:3>端口分别连接到受时钟控制的3-8译码模块DEC0的输入端口A<2:0>；输入端A<6:0>中的A<2:0>端口分别连接到受时钟控制的3-8译码模块DEC1的输入端口A<2:0>；

输出端PC<1:0>中的PC<1>端口连接到受时钟控制的地址输入模块ADR0的输出端口AT；输出端PC<1:0>中的PC<0>端口连接到受时钟控制的地址输入模块ADR0的输出端口AB；输出端PB<7:0>分别对应连接受时钟控制的3-8译码模块DEC0的输出端口Q<7:0>；输出端PA<7:0>分别对应连接受时钟控制的3-8译码模块DEC1的输出端口Q<7:0>。

本领域技术人员可以理解，输入端A<6:0>包含7个端口：A<0>、A<1>、...、A<5>、A<6>。同理，端口A<5:3>包含：A<3>、A<4>、A<5>；端口A<2:0>包含：A<0>、A<1>、A<2>。此外，输出端PB<7:0>、PA<7:0>、Q<7:0>均包含8个端口，具体端口名称与输入端A<6:0>类似，不再赘述。总而言之，本发明实施例所涉及的各个端口上述写法为本领域内的通用写法，本领域技术人员可以清楚的得知其含义。

本实用新型实施例中，所述受时钟控制的地址输入模块如图6所示，其主要包括：输入端A与FLOAT；输出端AB与AT；反相器INV0与INV1；受控反向器CINV0；NMOS管N0与N1；PMOS管P0与P1；其中：

输入端A接到PMOS管P1与NMOS管N0的栅极；输入端FLOAT接到反相器INV0的输入端输出FLOATB，同时输入端FLOAT接到NMOS管N1的栅极与受控反向器CINV0的使能端；FLOATB接到PMOS管P0的栅极；PMOS管P0的源极接到电源VDD，PMOS管P0的漏极接到PMOS管P1的源极；NMOS管N1的源极接到地VSS，NMOS管N1的漏极接到NMOS管N0的源极；PMOS管P1的漏极与NMOS管N0的漏极接在一起作为输出端AB，输出端AB接到受控反向器CINV0的输出端，输出端AB接到反相器IINV1的输入端输出AT；输出端AT还接到受控反向器CINV0的输入端。

本实用新型实施例中，所述受时钟控制的3-8译码模块如图7所示，主要包括：输入端FLOAT，以及A<2:0>；输出端口QB<7:0>；3个受时钟控制的地址输入模块：ARD0、ARD1与ARD2；8个三输入与非门：NAND0、NAND1、NAND2、NAND3、NAND4、NAND5、NAND6与NAND7；其中：

输入端A<2:0>中的A<2>端口接到受时钟控制的地址输入模块ADR2的输入端A；输入端A<2:0>中的A<1>端口接到受时钟控制的地址输入模块ADR1的输入端A；输入端A<2:0>中的A<0>端口接到受时钟控制的地址输入模块ADR0的输入端A；输入端FLOAT分别连接到受时钟控制的地址输入模块ADR2、ADR1与ADR0的输入端FLOAT；

受时钟控制的地址输入模块ADR2输出AT<2>，AB<2>；受时钟控制的地址输入模块ADR1输出AT<1>，AB<1>；受时钟控制的地址输入模块ADR0输出AT<0>，AB<0>；

其中的AT<2>，AT<1>，AT<0>输入到三输入与非门NAND7后输出QB<7>；

其中的AT<2>，AT<1>，AB<0>输入到三输入与非门NAND6后输出QB<6>；

其中的AT<2>，AB<1>，AT<0>输入到三输入与非门NAND5后输出QB<5>；

其中的AT<2>，AB<1>，AB<0>输入到三输入与非门NAND4后输出QB<4>；

其中的AB<2>，AT<1>，AT<0>输入到三输入与非门NAND3后输出QB<3>；

其中的AB<2>，AT<1>，AB<0>输入到三输入与非门NAND2后输出QB<2>；

其中的AB<2>，AB<1>，AT<0>输入到三输入与非门NAND1后输出QB<1>；

其中的AB<2>，AB<1>，AB<0>输入到三输入与非门NAND0后输出QB<0>；

输出的QB<0>～QB<7>即为相应输出端口的名称，最终构成受时钟控制的3-8译码模块的输出端口QB<7:0>。

在实际工作中，可以根据需要来确定所述受时钟控制的二级译码模块中受时钟控制的新型译码电路的具体数量，本实用新型实施例中设定受时钟控制的新型译码电路的数量为128，相应的受时钟控制的二级译码模块结构如图8所示，其主要包括：输入端口FLOAT、PA<7:0>、PB<7:0>，以及PC<1:0>；128个受时钟控制的新型译码电路HSXDEC<127:0>，每一受时钟控制的新型译码电路均有一输出端口，则构成了受时钟控制的二级译码模块的128个输出端口WL<127:0>；

每一受时钟控制的新型译码电路均有四种类型的输入端口：FLOAT、PA、PB与PC；由所述输入端口FLOAT、PA<7:0>、PB<7:0>，以及PC<1:0>通过排列组合的方式形成128组包含FLOAT、PA、PB，以及PC这四种类型的输入端口并分别输入至每一受时钟控制的新型译码电路。

以上为本实用新型实施例提供的一种应用于静态随机存储器的锁存型流水结构高速地址译码器主要组成结构，下面针对其工作过程及原理做详细说明。

在本实用新型实施例提供的一种应用于静态随机存储器的锁存型流水结构高速地址译码器中，如图9所示，当SRAM工作在保持状态时(即FLOAT为高电平时)地址信号输入预译码模块，之后输出预译码结果即PC<1:0>、PB<7:0>、PA<7:0>，而此时由于FLOAT为高电平二级译码模块的输出被锁定为低电平(二级译码模块在FLOAT为低电平时工作)；当SRAM工作在读写状态的时候(即FLOAT为低电平时)在FLOAT跳变为低电平之前输入的地址信号被锁存，这时地址输入端与预译码器模块的译码部分断开使地址信号的变化不再影响预译码结果从而提高了译码器的抗干扰能力，此时二级译码模块开始译码并输出译码结果。

上述二级译码模块的译码电路采用本实用新型提供的受时钟控制的新型译码电路结构，该电路结构具有较快的译码速度。因而，采用该项技术能够消除预译码阶段所消耗的时间从而提高SRAM的工作速度，同时也可以减少由于地址信号受到干扰而引起的误操作。所述受时钟控制的新型译码电路的放电模型与传统CMOS受控译码电路的放电模型对比如图10所示。假设每个NMOS管的等效电阻都为R_N，受时钟控制的新型译码电路的放电时间常数τ＜2·R_N·C_X，而传统CMOS受控译码电路的放电时间常数τ＝4·R_N·C_X，其中C_X为字线的负载电容。图11为两种译码电路的译码速度对比，其中Q_new为受时钟控制的新型译码电路的输出端电压，Q_tran为传统CMOS受控译码电路的输出端电压，H1的电压为供电电压的一半，当字线电压超过H1时，认为产生译码结果。

所述应用于静态随机存储器的锁存型流水结构高速地址译码器的原理如下：当时钟信号CLK为高电平时，SRAM工作在保持状态，地址信号输入至受时钟控制的预译码模块，所述受时钟控制的预译码模块将预译码结果输送到受时钟控制的二级译码模块，此时受时钟控制的二级译码模块不工作；当时钟信号CLK跳变为低电平时，SRAM工作在读写状态，地址信号与受时钟控制的预译码模块断开并锁存在CLK跳变之前输入的地址信号(即锁存了预译码结果)，同时受时钟控制的二级译码模块开始工作并输出译码结果。其与传统2级译码器的译码速度对比如图12所示，其中Q_new为锁存型流水结构高速地址译码器的输出电压，Q_tran为传统2级译码器的输出电压。从对比中可以看出锁存型流水结构高速地址译码器消除了预译码模块消耗的时间的影响并且其二级译码模块具有较快的译码速度。

以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求书的保护范围为准。

Claims (5)

1.一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，包括：

相互连接的受时钟控制的预译码模块与受时钟控制的二级译码模块；

其中，所述受时钟控制的二级译码模块中包含了若干个受时钟控制的新型译码电路；

所述受时钟控制的新型译码电路包括：4个输入端口：PA，PB，PC，FLOAT；1个输出端口Q；1个二输入或非门NOR0；1个二输入与非门NAND0；6个反相器：INV0，INV1，INV2，INV3，INV4，INV5；2个PMOS管：P0，P1；1个NMOS管N0；

输入端PA与PB接到二输入或非门NOR0的输入端输出Y；Y接到反相器INV0的输入端输出Y’；Y’接到反相器INV1的输入端输出Y_delay，同时Y’接到NMOS管N0的源极；Y_delay接到PMOS管P1的栅极；输入端PC接到反相器INV4的输入端输出PCB；输入端FLOAT接到反相器INV3输入端输出FLOATB；PCB，FLOATB输入到二输入与非门NAND0的输入端输出Z；Z连接到反相器INV5输入端输出ZB；ZB接到NMOS管N0与PMOS管P0的栅极；PMOS管P0的源极接到电源VDD；PMOS管P0的漏极与NMOS管N0的漏极以及PMOS管P1的漏极连接在X节点，之后连接到反相器INV2的输入端输出Q；PMOS管P1的源极接到电源VDD。

2.根据权利要求1所述的一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，所述受时钟控制的预译码模块包括：输入端FLOAT，以及A<6:0>；输出端PC<1:0>、PB<7:0>，以及PA<7:0>；1个受时钟控制的地址输入模块ARD0；2个受时钟控制的3-8译码模块DEC0与DEC1；其中：

输入端FLOAT连接到受时钟控制的地址输入模块ADR0、受时钟控制的3-8译码模块DEC1与DEC0的输入端FLOAT；

输入端A<6:0>中的A<6>端口连接到受时钟控制的地址输入模块ADR0的输入端口A；

输入端A<6:0>中的A<5:3>端口分别连接到受时钟控制的3-8译码模块DEC0的输入端口A<2:0>；输入端A<6:0>中的A<2:0>端口分别连接到受时钟控制的3-8译码模块DEC1的输入端口A<2:0>；

输出端PC<1:0>中的PC<1>端口连接到受时钟控制的地址输入模块ADR0的输出端口AT；输出端PC<1:0>中的PC<0>端口连接到受时钟控制的地址输入模块ADR0的输出端口AB；输出端PB<7:0>分别对应连接受时钟控制的3-8译码模块DEC0的输出端口QB<7:0>；输出端PA<7:0>分别对应连接受时钟控制的3-8译码模块DEC1的输出端口QB<7:0>。

3.根据权利要求2所述的一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，所述受时钟控制的地址输入模块包括：输入端A与FLOAT；输出端AB与AT；反相器INV0与INV1；受控反向器CINV0；NMOS管N0与N1；PMOS管P0与P1；其中：

输入端A接到PMOS管P1与NMOS管N0的栅极；输入端FLOAT接到反相器INV0的输入端输出FLOATB，同时输入端FLOAT接到NMOS管N1的栅极与受控反向器CINV0的使能端；FLOATB接到PMOS管P0的栅极；PMOS管P0的源极接到电源VDD，PMOS管P0的漏极接到PMOS管P1的源极；NMOS管N1的源极接到地VSS，NMOS管N1的漏极接到NMOS管N0的源极；PMOS管P1的漏极与NMOS管N0的漏极接在一起作为输出端AB，输出端AB接到受控反向器CINV0的输出端，输出端AB接到反相器IINV1的输入端输出AT；输出端AT还接到受控反向器CINV0的输入端。

4.根据权利要求2或3所述的一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，所述受时钟控制的3-8译码模块包括：输入端FLOAT，以及A<2:0>；输出端口QB<7:0>；3个受时钟控制的地址输入模块：ARD0、ARD1与ARD2；8个三输入与非门：NAND0、NAND1、NAND2、NAND3、NAND4、NAND5、NAND6与NAND7；其中：

输入端A<2:0>中的A<2>端口接到受时钟控制的地址输入模块ADR2的输入端A；输入端A<2:0>中的A<1>端口接到受时钟控制的地址输入模块ADR1的输入端A；输入端A<2:0>中的A<0>端口接到受时钟控制的地址输入模块ADR0的输入端A；输入端FLOAT分别连接到受时钟控制的地址输入模块ADR2、ADR1与ADR0的输入端FLOAT；

受时钟控制的地址输入模块ADR2输出AT<2>，AB<2>；受时钟控制的地址输入模块ADR1输出AT<1>，AB<1>；受时钟控制的地址输入模块ADR0输出AT<0>，AB<0>；

其中的AT<2>，AT<1>，AT<0>输入到三输入与非门NAND7后输出QB<7>；

其中的AT<2>，AT<1>，AB<0>输入到三输入与非门NAND6后输出QB<6>；

其中的AT<2>，AB<1>，AT<0>输入到三输入与非门NAND5后输出QB<5>；

其中的AT<2>，AB<1>，AB<0>输入到三输入与非门NAND4后输出QB<4>；

其中的AB<2>，AT<1>，AT<0>输入到三输入与非门NAND3后输出QB<3>；

其中的AB<2>，AT<1>，AB<0>输入到三输入与非门NAND2后输出QB<2>；

其中的AB<2>，AB<1>，AT<0>输入到三输入与非门NAND1后输出QB<1>；

其中的AB<2>，AB<1>，AB<0>输入到三输入与非门NAND0后输出QB<0>；

输出的QB<0>～QB<7>即为相应输出端口的名称，最终构成受时钟控制的3-8译码模块的输出端口QB<7:0>。

5.根据权利要求1或2所述的一种应用于静态随机存储器的锁存型流水结构高速地址译码器，其特征在于，所述受时钟控制的二级译码模块包括：

输入端口FLOAT、PA<7:0>、PB<7:0>，以及PC<1:0>；128个受时钟控制的新型译码电路，每一受时钟控制的新型译码电路均有一输出端口，则构成了受时钟控制的二级译码模块的128个输出端口WL<127:0>；

每一受时钟控制的新型译码电路均有四种类型的输入端口：FLOAT、PA、PB与PC；由所述输入端口FLOAT、PA<7:0>、PB<7:0>，以及PC<1:0>通过排列组合的方式形成128组包含FLOAT、PA、PB，以及PC这四种类型的输入端口并分别输入至每一受时钟控制的新型译码电路。