CN101034585B - 一种无需灵敏放大器的sram体系电路 - Google Patents

Abstract

本发明提供一种无需灵敏放大器的SRAM体系电路，并且提供内部时序电路。SRAM单元采用经典的6管结构，由于预充电电路在读写交替时将位数据线充电到高电位，该SRAM电路的单元的尺寸在读出数据时只需满足能够有效的将一边的电平拉低到地即可，设计尺寸能够同时满足读和写的要求。SRAM工作的时序被由电路中的时序模块来提供。时序电路的输出决定了读写速度，在电路中满足存储器工作所需的时序。

Description

一种无需灵敏放大器的SRAM体系电路

技术领域

SRAM电路是一种以阵列方式存储数据，并能够随时改写，随时读出的存储电路。通常SRAM电路包括了存储单元，预充电电路，灵敏放大器，二选一电路以及基本逻辑门组成的译码电路。其中，最核心的部分是存储单元以及驱动该单元的周围的电路。一般说来，以6管结构的SRAM作为单元阵列最为常见，图1所示为基本的6管结构的存储单元。这种结构的SRAM电路具有很低的静态功耗，很高的抗噪容余以及高速的读写速度和比较容易的实现高集成度的SRAM阵列结构。  每一个存储单元存储一位的数据，我们共需要96×64×16个基本单元来实现96×64×16位的读写。

背景技术

半导体存储器电路通常由核心部分(单位存储单元阵列)和外围电路(地址译码逻辑电路和与外界信号的接口电路)构成。图2为一个典型的存储器芯片的框图，图中的存储单元阵列通常使用正方形的结构以减少外部译码电路的规模。通过以我们的芯片中的SRAM为例，含有96×64×16位的存储单元，其中用8列8位的译码器来选择行，用4列8位译码器来选择列。这样的结构使得地址译码器所占芯片面积最少。

大多数芯片工作时采用行地址使能信号在选中行地址的同时，这些单元的列地址也被选中。被选中的数据位用来驱动存储器的输出。有些存储器设计位n位数据可两项竞选出来。对这些存储器，从n个列选中的数据连续驱动n个数据输出。另外一些附加电路，包括灵敏放大器、控制逻辑电路和三态输入/输出缓冲器等，主要用来实现存储器的读写功能。然而存储器存储单元的数量和存储单元阵列的结构则是决定存储器芯片规模的主要方面。

发明内容

本发明的目的是提供一种无需灵敏放大器的SRAM体系电路，并且提供内部时序电路。本发明是通过如下方案实现的：

一种无需灵敏放大器的SRAM体系电路，其特征在于：包括基本单元存储阵列、预充电电路、译码器和时序控制电路，所述基本单元存储阵列共包含96×64×16个基本存储单元；所述预充电电路在读写交替时将位数据线充电到高电位；所述译码器包含行、列地址译码电路；所述时序控制电路为SRAM的读写操作提供时序控制信号，行、列地址译码电路需要时序控制电路提供的触发信号，该触发信号作为读写请求的响应信号实现对基本存储单元的数据的写入或读出。

所述基本单元存储阵列分为区间0-区间2三个区间，每个地址单元是16位；所述三个区间的物理结构是按64行×32列排列存储单元，这些区间对SRAM体系电路外围的MPU(微处理控制器)提供16位的访问接口，对SRAM体系电路外围的显示模块提供512位的读数据接口，共提供1536位的显示数据接口；所述基本存储单元的规格采用0.35um工艺的6管结构。

所述预充电电路在读写请求无效时才进行预充电操作，该操作起到数据线的清零以及读出数据的修复作用。

所述译码器中的行、列地址译码电路输出级的与非门结构使用伪NMOS结构。

由于预充电电路在读写交替时将位数据线充电到高电位，SRAM单元的尺寸在读出数据时只需满足能够有效的将一边的电平拉低为0即可。时序电路为SRAM提供工作时序，包括读写控制信号，区间选择信号等。时序电路中，通过延迟单元来产生恒定的word line宽度(约为10ns)，延迟单元通过RC结构产生。SRAM单元采用经典的6管结构，设计尺寸上能够同时满足读和写的要求。设计尺寸对读写速度的影响能够满足所需的结果。

SRAM由3个区间组成，共有98304位的容量，每个地址单元是16位。这三个区间共提供1536位的显示数据接口。SRAM包含了时序电路，预充电电路，存储单元和输出缓冲级电路。

为了应对复杂的读写操作，比如在读写冲突或读冲突的情况，确保SRAM能够独立完成相应操作，或能够忽略某些操作，在SRAM中加入了仲裁模块来确保中断操作的完成。

附图说明

图1为6管结构的存储单元；

图2为SRAM的整体框图；

图3为预充电电路；

图4为3->8位的译码器；

图5为伪NMOS与非门；

图6为32位输出的列译码器；

图7为时序控制电路；

图8为时序模块的时序仿真波形；

图9为读写操作时序图；

具体实施方式

在阅读以下各方面的详细描述，还包括附图的说明后，本发明的这些和其他优点将显现无疑。下面结合附图对本发明作详细说明。

2.1概述

1、SRAM的组织结构

SRAM由3个区间组成，共有98304位的容量，每个地址单元是16位。区间0-区间2的物理结构是按64行×32列排列存储单元，逻辑结构也是按64行×32列排列地址单元。这些区间对MPU则提供16位的访问接口，对显示模块则提供512位的读数据接口。这三个区间共提供1536位的显示数据接口。SRAM包含了时序电路，预充电电路，存储单元和输出缓冲级。SRAM的接口信号有读写请求信号(read_req，write_req)，地址及数据总线，MPU读指示信号(Mpu_read)。

2.2总体结构

SRAM采用如下结构，如图2。需要说明的是，列译码电路<23>在MPU进行读访问时才进行译码，来选择某一个地址的16位的输出。

2.3SRAM单元

存储阵列的基本单元为经典的6管结构。这种结构在保证可靠性的前提下将面积减到最小。由于存储器要求既有好的写入能力，又有强的读出能力，这就要求在设计上要有技巧，单元的尺寸也要保证适应这种矛盾的关系。要将SRAM用作读写存储器，就必须对每一个存储单元进行选择处理，存储阵列的每一行只有一条选择线，该选择线(word line)为高电平时，选中该行上的所有存储单元，对应每一列都有一对数据线以便对所选中的单元进行读写操作。当存储器读出时，该对数据线将所选存储单元的内容被置为互不电平，从逻辑的观点出发，每个存储单元进需一条数据线即可。但是，存储器在写入时，所选中单元的数据线对必须置为互补电平以存储需要的数据。

全CMOS晶体管的存储单元作为SRAM阵列的基本结构，如图1所示，两个交叉耦合的反相器连接两个N沟道MOS管<12>、<13>，<12>、<13>的一端与bit line<16>、<17>相连，N沟道MOS管<13>将数据保存在该单元中，MOS管12将相反的数据写入该单元中。控制信号<14>为word line信号，由列译码产生，来打开<12>和<13>进行读或写的操作。为了确定基本单元的尺寸，一个简单的宽长比的推导可以得出合理的存储单元的尺寸，经过仿真得出最终结构。

2.4预充电电路

预充电结构的作用在于将bit line<39>以及反相的bit line，即信号<40>上的数据清零。

时序电路的预充电信号输出后经过一级缓冲与图3的预充电使能端<31>相连。P沟道MOS管<37>、<38>作为充电电阻要取最小尺寸。信号<31>在读写交替之间有效，为低时将<39>与<40>充到高电位，即实现清零作用。写使能<32>与<31>类似，经过缓冲级后与上图相连。当写请求(write_req)来临时，<32>打开，此时一对相反的数据<33>和<34>通过N沟道MOS管<35>和<36>写到<39>和<40>上。等读请求(read_req)到来时，<39>上的数据直接传递到输出。

使能端32作为写使能信号，其宽度与写请求信号一致。信号在<32>打开后传递到<39>和<40>上。当然，N沟道MOS管开关对高电平的传递很差，但预充电电路的在写请求到来前已经将<39>和<40>上的电平预充到高电位，从而弥补了N沟道MOS管开关的缺陷。在读操作时，读出信号可以依赖<39>、<40>两边的寄生电容来保持。这种结构使得我们无需灵敏放大器来增强或保持读出信号。在进行写操作时，<39>上的数据会通过一个反相器传到下一级锁存电路的输入，但这时读请求没有来，所以锁存电路不会打开，也不会出现误读的情况。

2.5译码器

如图4所示，这是一个3->8的简单译码器示意图，每一个区间所用的8->132行译码器和5->32列译码器都是以这种结构的译码器为基础设计的。组成译码器的基本元件是与非门和反相器。行译码器中的反相器用来驱动使能端<14>。<14>在一个区间中要驱动64级栅级电容，所以信号<14>驱动存储单元阵列之前，应增加缓冲来提高译码器的驱动栅极的能力。同时在每一列也要加入反相缓冲，一个区间共插入32个反相缓冲，而行译码器则需要64个反相缓冲。因此，译码电路将占用很大的芯片面积。为节省面积，我们在列译码和行译码的输出级的与非门结构使用伪NMOS结构，如图5所示。其中，使能端为写信号脉冲或读信号脉冲。图5中的P沟道MOS管<51>的导通电阻很大，以便使其下拉电平能够接近0。图6为列译码器的基本结构，图中的<61>、<62>为图5所示的3->8译码器。该列译码有5位编码输入，写信号脉冲pulse1和读信号脉冲pulse2分别接时序电路的写使能信号<73>和信号<74>。信号<74>为CPU读出的锁存电路的触发信号，从而实现MPU读访问按列输出。Y0～Y31，Z0～Z31分别为写操作和读操作时的列译码输出。

2.6时序控制电路

时序电路模块的输出信号随写请求和读请求来实现SRAM读写的操作。预充电信号<71>经过一级缓冲后就是信号<31>，该信号在读写没有到来时为低，实现信号<39>、<40>的清零。word line信号<72>在读或写到来之后有效，但延迟10ns，写使能信号<73>在写到来时打开，作为写入信号的触发脉冲，经译码后将写数据经<39>、<40>写入存储单元。读请求到来时，锁存信号<74>作为第一级锁存起的触发信号，将读出数据锁存起来；信号<75>与<73>一样作为列译码其的触发脉冲，但是作为列读出的选择信号的触发脉冲。

图8和图9分别示出了时序电路的输出经过译码后的时序图。该图所示为MPU写/读操作的情况，显示数据模式与此类似。图8所示，在<72>打开前<73>就已经打开了，信号<721>在读请求来时才打开，信号<722>在写请求来时才打开；<72>经译码器后将第1行置为高；图9所示，<72>使得第0行的word line打开后将某一列中的存储单元的数据改写；bit line信号通过MOS管<35>、<36>与存储单元相连，信号<31>则在读写之间有效，信号<71>关闭后写数据被写到数据线<39>、<40>上；而信号<721>有效后，存储单元的数据又被读到数据线<39>、<40>上。锁存电路将读出数据采样并保持，锁存电路采样后输出的存储单元里的值。由于显示数据的输出要经过较长的走线，所以每一位的输出还要经过输出缓冲电路来提高数据的输出能力。

Claims (4)

1.一种无需灵敏放大器的SRAM体系电路，其特征在于：包括基本单元存储阵列、预充电电路、译码器和时序控制电路，所述基本单元存储阵列共包含96×64×16个基本存储单元；所述预充电电路在读写交替时将位数据线充电到高电位；所述译码器包含行、列地址译码电路；所述时序控制电路为SRAM的读写操作提供时序控制信号，行、列地址译码电路需要时序控制电路提供的触发信号，该触发信号作为读写请求的响应信号实现对基本存储单元的数据的写入或读出。

2.如权利要求1所述的一种无需灵敏放大器的SRAM体系电路，其特征在于：所述基本单元存储阵列分为区间0-区间2三个区间，每个地址单元是16位；所述三个区间的物理结构是按64行×32列排列存储单元，这些区间对SRAM体系电路外围的MPU(微处理控制器)提供16位的访问接口，对SRAM体系电路外围的显示模块提供512位的读数据接口，共提供1536位的显示数据接口；所述基本存储单元的规格采用0.35um工艺的6管结构。

3.如权利要求1所述的一种无需灵敏放大器的SRAM体系电路，其特征在于：所述预充电电路在读写请求无效时才进行预充电操作，该操作起到数据线的清零以及读出数据的修复作用。

4.如权利要求1所述的一种无需灵敏放大器的SRAM体系电路，其特征在于：所述译码器中的行、列地址译码电路输出级的与非门结构使用伪NMOS结构。

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