CN203085184U

CN203085184U - 一种使用单端口存储单元的两端口静态随机存储器

Info

Publication number: CN203085184U
Application number: CN 201220719826
Authority: CN
Inventors: 熊保玉; 拜福君
Original assignee: Xian Sinochip Semiconductors Co Ltd
Current assignee: Xian Sinochip Semiconductors Co Ltd
Priority date: 2012-12-24
Filing date: 2012-12-24
Publication date: 2013-07-24
Anticipated expiration: 2022-12-24

Abstract

本实用新型提供一种使用单端口存储单元的两端口静态随机存储器，该设计主要由写驱动器、写位线选择器、写列译码器、写控制电路、写自定时模块、灵敏放大器、读位线选择器与位线预充、读列译码器、读控制电路、读自定时模块，行译码器和存储单元阵列组成。根据输入读写行地址，行译码器在一个周期内，先后产生读写字线信号。根据读写列地址，读写列译码器分别产生读写位线选择信号。读写控制电路分别产生读写操作所需要的控制信号。本设计利用读写端口复用技术，使用传统的6管存储单元，实现了两端口存储单元的功能。与传统的基于双端口存储单元的设计相比，本设计面积下降近50%。

Description

一种使用单端口存储单元的两端口静态随机存储器

【技术领域】

本实用新型涉及静态随机存储器设计领域，特别涉及一种两端口静态随机存储器。

【背景技术】

随着移动终端，如智能手机和平板电脑市场的快速增长，视频处理引擎的性能（例如运行速度，数字图像的精度）得到显著改善。在这些处理器中，两端口静态随机存储器（2P-SRAM）被广泛使用。这种存储器允许在一个时钟周期内，对一个读端口和一个写端口同时操作。

根据国际半导体技术蓝图（ITRS）预测，静态随机存储器的面积将越来越大，到2013年，将占到整个片上系统（SOC）面积的90%以上。对于实时的视频处理SOC，这种趋势更加明显。一个用于高清数字电视解码的H.264解码器，需要至少500k-bits的静态随机存储器作为搜索窗口缓冲区。而2P-SRAM的存储单元与传统的6管存储单元（6T SRAM）相比，面积增加了近两倍。

同时，2P-SRAM通常位于视频处理器的关键路径，因此快速的读访问时间是必需的。基于2P-SRAM存储单元的设计，存储单元版图的宽度（字线方向）是6管存储单元版图宽度的近两倍，因此字线的长度也将翻倍。字线长度的翻倍，将导致由字线寄生所导致的时间常数（RC）增加四倍，从而增加了字线由于寄生而导致的延时。而字线通常处于静态存储器读访问操作的关键路径上，因此字线延时的增加，也就增加了读访问时间。

因此，设计面积效率高，同时具有快速读访问时间的两端口静态随机存储器充满了挑战。

【实用新型内容】

本实用新型的目的在于提出一种使用单端口存储单元的两端口静态随机存储器，用以减小存储阵列面积，减小字线的长度，降低读操作访问时间。

为了实现上述目的，本实用新型采用如下技术方案：

一种使用单端口存储单元的两端口静态随机存储器，包括写驱动器、写位线选择器、写列译码器、写控制电路、写自定时模块、灵敏放大器、读位线选择器与位线预充、读列译码器、读控制电路、读自定时模块，行译码器和存储单元阵列；

写位线选择器阵列包括多个，每个写位线选择器通过一对位线连接对应的一列存储单元；读位线选择器与位线预充阵列包括多个，每个读位线选择器与位线预充通过一对位线连接对应的一列存储单元；写驱动器通过写位线选择器阵列连接存储单元阵列，灵敏放大器通过读位线选择器与位线预充阵列连接存储单元阵列；

行译码器通过多条字线连接写复制单元、读复制单元和对应行的存储单元，行译码器还连接读控制电路和写控制电路；

读控制电路连接读位线选择器与位线预充阵列中每一个位线预充、读复制电路、写复制电路、灵敏放大器，行译码器和读列译码器；

写控制电路连接写复制电路、写列译码器，读复制电路和行译码器；

读列译码器通过多条读译码线连接对应列的读位线选择器；

写列译码器通过多条写译码线连接对应列的写位线选择器；

所述写复制电路连接写复制单元，读复制电路连接读复制单元。

本实用新型进一步的改进在于：所述存储单元为6管存储单元。

本实用新型进一步的改进在于：读控制电路用于：为静态随机存储器产生内部时钟信号CLK_INT，为行译码器产生读字线使能信号RWL_EN，为读列译码器产生读位线选择使能信号MUX_RD_N_EN，为读位线选择器与位线预冲产生位线预充电信号PRE_N，为灵敏放大器产生使能信号SAE，为读自定时模块产生读复制字线RD_DWL；所述读自定时模块包括读复制单元和读复制电路。

本实用新型进一步的改进在于：写控制电路用于：为行译码器产生写/读译码使能信号WE/REN和写字线使能信号WWL_EN，为写列译码器产生写位线选择使能信号MUX_WR_EN，为写自定时模块产生写复制字线信号WR_DWL；所述写自定时电路包括写复制电路和写复制单元。

相对于现有技术，本实用新型具有以下优点：本实用新型提出一种使用单端口存储单元的两端口静态随机存储器，根据输入读写行地址，行译码器在一个周期内，先后产生读写字线信号；根据读写列地址，读写列译码器分别产生读写位线选择信号。读写控制电路分别产生读写操作所需要的控制信号；本实用新型利用端口复用技术，采用传统的6管存储单元，实现了两端口存储单元的功能，降低了存储阵列的面积。本实用新型中行译码器的字线译码使能与驱动器被读写译码共用，从降低了行译码器的面积。与传统的基于双端口存储单元的设计相比，本实用新型存储器的面积下降近50%。

【附图说明】

图1为根据本实用新型实施的一个两端口静态随机存储器实例图。

图2为静态随机存储器的一个存储单元实例图。

图3为行译码器电路设计原理图。

图4为读控制电路设计原理图。

图5为写控制电路设计原理图。

图6为读列译码器电路设计原理图。

图7为写列译码器电路设计原理图。

图8为所示实例中主要信号的波形图。

【具体实施方式】

下面结合附图对本实用新型的实施方式做进一步描述。

请参阅图1所示，本实用新型一种使用单端口存储单元的两端口静态随机存储器图，包括存储单元阵列、行译码器S0、读列译码器S3、读控制电路S1、写列译码器S4、写控制电路S2、写驱动器、写位线选择器阵列、写自定时模块、读位线选择器与位线预充阵列、灵敏放大器和读自定时模块。

写位线选择器阵列包括多个，每个写位线选择器通过一对位线BL/BLB连接对应的一列存储单元。读位线选择器与位线预充阵列包括多个，每个读位线选择器与位线预充通过一对位线BL/BLB连接对应的一列存储单元。写驱动器通过写位线选择器阵列连接存储单元阵列，灵敏放大器通过读位线选择器与位线预充阵列连接存储单元阵列。

行译码器S0通过多条字线连接写复制单元、读复制单元和对应行的存储单元S5，行译码器S0还连接读控制电路S1和写控制电路S2。

读控制电路S1连接读位线选择器与位线预充阵列中每一个位线预充、读复制电路、写复制电路、灵敏放大器，行译码器S0和读列译码器S3。

写控制电路S2连接写复制电路、写列译码器S4，读复制电路和行译码器S0。

读列译码器S3通过多条读译码线连接对应列的读位线选择器。

写列译码器S4通过多条写译码线连接对应列的写位线选择器。

如图2所示，图2为两端口静态随机存储器的一个存储单元S5实例，每个存储单元含有一对存储节点BIT/BITB，一个字线WL，一对位线BL/BLB。本实用新型存储单元采用传统的6管存储单元。如图1所示，对于读操作，其原理如下：首先行译码器S0根据译码结果WL[0]，…,WL[N]驱动被选中的字线，将被选中存储单元的开关晶体管打开，存储单元中存储“0”的节点，对该侧通过传输管相连的已预冲到电源电压的位线放电。读位线选择器根据读列译码器S3译码结果MUX_RD_N[0]，…，MUX_RD_N[M]将被选中的位线RD_BL/RD_BLB与灵敏放大器的输入连通。当RD_BL/RD_BLB上的电压差达到灵敏放大器可正确工作的电压差ΔV时，读控制电路S1控制灵敏放大器使能信号SAE有效，灵敏放大器工作，将读位线RD_BL/RD_BLB上的差分小信号放大至全摆幅信号，并输出至Q。读自定时模块为读操作提供自定时，确定读字线的关闭时间。此后字线关闭，灵敏放大器使能信号无效，读操作完成。对于写操作，其原理如下：首先，写驱动器在写使能WEN（低电平有效）有效时工作，否则输出为高阻态。写位线选择器根据写列译码器S4译码结果MUX_WR[0]，…，MUX_WR[M]将写驱动器的输出写位线WR_BL/WR_BLB与被选中的位线连通，数据由写驱动器传输至位线。同时行译码器S0跟据译码结果WL[0]，…,WL[N]，驱动被选中的字线，将被选中存储单元的开关晶体管打开，位线上的数据将覆盖存储节点上原有的数据。写自定时模块为写操作提供自定时，确定写字线的关闭时间。此后字线关闭，写操作完成。

请参阅图3所示，图3为行译码器S0电路设计原理图。该电路主要为存储单元，写复制单元，读复制单元提供字线信号。行译码器S0由预译码器、选择器，字线译码使能与驱动器三部分组成。预译码器由读预译码器和写预译码器组成。读预译码器包括地址锁存器和译码器。地址锁存器由负电平锁存器LN构成，使用本地时钟信号CLK_INT对读行地址RD_ROW_ADDR锁存。译码器由静态与门构成，根据锁存后的读地址RA译码得到读预译码结果R_PRE_DEC。由于负电平锁存器LN在CLK_INT为低电平时对读行地址RD_ROW_ADDR透明，因此允许读预译码借用上一周期的时间，从而提高读译码速度，降低读访问延时；写预译码器包括地址寄存器和译码器。地址寄存器由上升沿采样的D触发器DFF构成，使用本地时钟信号CLK_INT对写行地址WR_ROW_ADDR寄存。译码器由静态与门构成，根据DFF采样后的写地址WA译码得到写预译码结果W_PRE_DEC。由于D触发器DFF在CLK_INT的上升沿对写行地址WR_ROW_ADDR采样，因此可以保证写地址WA在整个时钟周期内保持稳定。行译码器的第二部分选择器由两输入选择器2：1MUX和驱动器组成。2：1MUX根据写/读译码使能信号WE/REN对读写预译码结果R_PRE_DEC和W_PRE_DEC进行选择，当WE/REN为高电平时，写译码有效，选择器选通W_PRE_DEC；当WE/REN为低电平时，读译码有效，选择器选通R_PRE_DEC。选择器的输出经过驱动后得到预译码结果PRE_DEC。行译码器第三部分字线译码使能与驱动器由字线译码器，字线使能和驱动器组成。字线译码器由静态与门构成，根据预译码结果PRE_DEC译码得到字线电平信号WL_L。字线使能和驱动器由静态或门、与门及输出驱动器构成。读字线使能信号RWL_EN和写字线使能信号WWL_EN经过或门后得到字线使能信号WL_EN，WL_EN和WL_L经过与门后得到字线脉冲信号WL_P，WL_P经过驱动得到最终的字线信号WL。对于整个行译码器来说，当WE/REN为高电平时，译码结果为写字线，当WE/REN为低电平时，译码结果为读字线。RWL_EN决定读字线信号的上升沿与脉冲宽度，WWL_EN决定写字线信号的上升沿与脉冲宽度。由于行译码器第三部分字线译码使能和驱动器是读写共用的，因而降低了行译码器的面积。

请参阅图4所示，图4为读控制电路S1设计原理图。读控制电路S1由门控时钟，读复制字线产生器，位线预冲信号产生器组成。门控时钟由反相器，负电平锁存器LN和与门构成。时钟使能信号CEN经过反相器反相得到CE信号，CE经过由时钟信号CLK控制的负电平锁存器LN锁存后再与CLK相与得到本地时钟信号CLK_INT。读复制字线信号产生器主要由一对交叉耦合的或非门组成的RS-触发器和驱动器构成。CLK_INT为置位信号，低电平时置RS-触发器输出Q0为高电平，读复制位线信号RD_DBL为复位信号，低电平时将Q0复位为低电平。Q0和CLK_INT相与后得到读复制字线信号RD_DWL。RD_DWL经过驱动器产生读字线使能信号RWL_EN。RD_DWL经过反相器产生读位线选择使能信号MUX_RD_N_EN。RD_DWL经过延时单元delay0后驱动，产生灵敏放大器使能信号SAE。Delay0保证读位线电压差到达灵敏放大器正确工作时所需ΔV时，SAE才开始有效，确保灵敏放大器正确工作。位线预冲信号产生器主要由RS-触发器和驱动器构成。CLK_INT为置位信号，低电平时置RS-触发器输出Q1为高电平，写复制位线信号WR_DBL经过延时delay2单元后的信号为复位信号，低电平时将Q1复位为低电平。Q1和CLK_INT相与并经过驱动器后产生位线预冲信号PRE_N。Delay2确保写操作完成后，即写驱动器将位线完全释放后，位线预冲信号PRE_N才开始预冲位线（低电平有效），避免因写驱动器与位线预充同时驱动位线而造成的写失败。

请参阅图5所示，图5为写控制电路S2设计原理图。写控制电路S2由写复制字线信号产生器和写/读译码使能信号产生器组成。写复制字线信号产生器主要由RS-触发器和驱动构成。读复制位线RD_DBL经过延时单元delay1后的信号为置位信号，低电平时置RS-触发器输出Q2为高电平，写复制位线信号WR_DBL为复位信号，低电平时将Q2复位为低电平。Q2经过驱动后产生写复制字线信号WR_DWL。WR_DWL经过驱动后分别产生写字线使能信号WWL_EN和写位线选择使能信号MUX_WR_EN。Delay1确保读操作完成后，才可以开始写操作。写/读译码使能信号产生器主要由RS-触发器和驱动器构成。读复制位线RD_DBL为置位信号，低电平时置RS-触发器输出Q3为高电平，写复制位线信号WR_DBL经过延时单元delay2后的信号为复位信号，低电平时将Q2复位为低电平。Q3经过驱动后产生写/读译码使能信号WE/REN。Delay2确保写操作结束后，才可以开始读译码。

请参阅图6所示，图6为读列译码器S3的电路设计原理图。读列译码器S3由预译码器和译码使能与驱动器组成。预译码器包括地址锁存器和译码器。地址锁存器由负电平锁存器LN构成，使用本地时钟信号CLK_INT对读列地址RD_COL_ADDR锁存。译码器由静态与门构成，根据锁存后的读地址RCA译码得到预译码结果R_COL_PRE_DEC。由于负电平锁存器LN在CLK_INT为低电平时对读行地址RD_COL_ADDR透明，因此允许读预译码借用上一周期的时间。译码使能与驱动器由译码器，使能和驱动器组成。译码器由静态与门构成，根据预译码结果R_COL_PRE_DEC译码产生读位线选择电平信号MUX_RD_N_L。读位线选择使能信号MUX_RD_N_EN和MUX_RD_N_L经过与门后产生读位线选择脉冲信号MUX_RD_N_P，MUX_RD_N_P经过驱动后产生读位线选择信号MUX_RD_N。

请参阅图7所示，图7为写列译码器S4电路设计原理图。写列译码器S4由预译码器和译码使能与驱动器组成。预译码器包括地址寄存器和译码器。地址寄存器由上升沿采样的D触发器DFF构成，使用本地时钟信号CLK_INT对写列地址WR_COL_ADDR寄存。译码器由静态与门构成，根据DFF采样后的写地址WCA译码产生预译码结果W_COL_PRE_DEC。由于D触发器DFF在CLK_INT的上升沿对写行地址WR_ROW_ADDR采样，因此可以保证写地址WCA在整个时钟周期内保持稳定。译码使能与驱动器由译码器，使能和驱动器组成。译码器由静态与门构成，根据预译码结果W_COL_PRE_DEC译码产生写位线选择电平信号MUX_WR_L。写位线选择使能信号MUX_WR_EN和MUX_WR_L经过与门后产生写位线选择脉冲信号MUX_WR_P，MUX_WR_P经过驱动后产生写位线选择信号MUX_WR。

请参阅图8所示，图8为本实例关键信号的时序波形图。其中带箭头的线表示信号的转换关系。在CLK的上升沿到达时，读操作READ开始。在READ开始之前，位线预冲信号PRE_N（低电平有效）在CLK上升沿时为高，将位线BL释放。读复制字线信号RD_DWL为读自定时模块的字线信号，在CLK的上升沿有效。控制读复制电路对已经预冲为高电平的读复制位线信号RD_DBL放电，RD_DBL下降，反馈给读控制电路，控制RD_DWL信号下降。RD_DWL为读操作提供参考信号，所有的读控制信号都由RD_DWL产生。RD_DWL的上升沿表示READ开始占用字线WL和位线BL，下降沿表示READ开始释放WL与BL，此时可被写操作WRITE占用。因而可使用RD_DWL的下降沿作为WRITE开始的触发信号。RD_DWL的下降沿又是由RD_DBL下降沿决定，所以可用RD_DBL下降沿作为WRITE开始的触发信号。RD_DBL的下降沿触发WE/REN为高电平，行译码器中的选择器选通写行预译码结果，译码产生写字线信号。同时RD_DBL经过延时单元delay1后的下降沿触发写复制字线信号WR_DWL有效。WR_DWL的上升沿决定了写字线的上升沿，由于行译码器的字线译码使能与驱动器被读和写共用，为了保证读字线和写字线之间有足够的时间间隔，确保READ完成后才开始WRITE，因而加入了延时单元delay1。与读自定时原理相似，WR_DWL有效时对已经预冲为高电平的写复制位线信号WR_DBL放电，WR_DBL下降，反馈给写控制电路，控制WR_DWL下降。和READ相似，WR_DWL的上升沿表示WRITE开始占用WL和BL，下降沿表示WRITE开始释放WL和BL。因此，WR_DWL的下降沿可作为位线预冲操作PRE_C开始的触发信号。WR_DWL的下降沿又是由WR_DBL的下降沿决定，所以可用WR_DBL下降沿作为位线预冲操作PRE_C开始的触发信号。为了保证WRITE完全释放位线，将WR_DBL经过延时单元delay2后的信号的下降沿作为触发信号，触发位线预冲信号PRE_N（低电平有效）有效，PRE_N将位线BL预冲至高电平，为下一周期的读写操作做好准备。PRE_N的下降沿表示PRE_C开始占用BL，上升沿表示PRE_C开始释放BL。WR_DBL经过延时单元delay2后的信号的下降沿同时将写/读译码使能信号WE/REN信号复位，此后写操作结束，读译码有效。

Claims

1.一种使用单端口存储单元的两端口静态随机存储器，其特征在于，包括写驱动器、写位线选择器、写列译码器、写控制电路、写自定时模块、灵敏放大器、读位线选择器与位线预充、读列译码器、读控制电路、读自定时模块，行译码器和存储单元阵列；

读列译码器通过多条读译码线连接对应列的读位线选择器；

写列译码器通过多条写译码线连接对应列的写位线选择器；

2.根据权利要求1所述的一种使用单端口存储单元的两端口静态随机存储器，其特征在于，所述存储单元为6管存储单元。

3.根据权利要求1所述的一种使用单端口存储单元的两端口静态随机存储器，其特征在于，读控制电路用于：为静态随机存储器产生内部时钟信号CLK_INT，为行译码器产生读字线使能信号RWL_EN，为读列译码器产生读位线选择使能信号MUX_RD_N_EN，为读位线选择器与位线预冲产生位线预充电信号PRE_N，为灵敏放大器产生使能信号SAE，为读自定时模块产生读复制字线RD_DWL；所述读自定时模块包括读复制单元和读复制电路。

4.根据权利要求1所述的一种使用单端口存储单元的两端口静态随机存储器，其特征在于，写控制电路用于：为行译码器产生写/读译码使能信号WE/REN和写字线使能信号WWL_EN，为写列译码器产生写位线选择使能信号MUX_WR_EN，为写自定时模块产生写复制字线信号WR_DWL；所述写自定时电路包括写复制电路和写复制单元。