JPH07182878A

JPH07182878A - 半導体記憶装置

Info

Publication number: JPH07182878A
Application number: JP32497593A
Authority: JP
Inventors: Masakazu Amauchi; 正和天内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-12-22
Filing date: 1993-12-22
Publication date: 1995-07-21
Anticipated expiration: 2012-02-12
Also published as: KR950020746A; US5499212A; JP2581430B2; KR0147240B1

Abstract

(57)【要約】【目的】書込み用電圧阻止用のトランジスタ及び消去用
電圧阻止用のトランジスタのゲート酸化膜の膜厚を薄く
してその電流駆動能力を高め、読出し動作速度の向上を
はかる。【構成】書込み動作時における選択行線と接続する消去
用電圧阻止用のトランジスタＱ３のゲートバイアス電圧
Ｖｇｂを、行線非選択時より書込み用電圧Ｖｐｐ側に偏
った電圧とするバイアス制御回路４を設ける。この結
果、トランジスタＱ３のゲートとソース，ドレインとの
間の電圧が低くなり、その分、トランジスタＱ３及びこ
のトランジスタと同一工程で形成されるゲート酸化膜の
膜厚を薄くすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に電気的書込み消去可能なメモリセルに対する書込み
用電圧の行選択回路側への伝達阻止用のトランジスタ及
び消去用電圧の前記トランジスタへの伝達阻止用のトラ
ンジスタを備えたフラッシュメモリ等の半導体記憶装置
に関する。

【０００２】

【従来の技術】フローティングゲートを有する電界効果
トランジスタを電気的に書込み消去可能なメモリセルと
する半導体記憶装置の一つの代表的な書込み，消去方法
としては、このメモリセルを形成するトランジスタの制
御ゲートに高電圧を印加して書込みが行われ、書込み時
とは逆の極性の電圧を印加して消去が行われる。書込み
用の電圧は、行選択回路を含む内部回路の電源電圧より
高く、これら内部回路に書込み用の高電圧が印加されな
いように、書込み電圧阻止用のトランジスタが設けられ
る（内部回路に書込み用の高電圧が印加されるとその分
耐電圧を高くする必要が生じ、絶縁膜の膜厚増大等によ
る動作速度の低下、チップ面積の増大を招く）。また、
消去時には、書込み時とは逆の極性の電圧が書込み用電
圧阻止用のトランジスタに伝達されないように（伝達さ
れるとこのトランジスタのＰＮ接合部が順方向にバイア
スされ、消費電流の増大や消去電圧の低下等を招く）、
消去用電圧阻止用のトランジスタが設けられる。

【０００３】書込み用電圧阻止用のトランジスタ及び消
去用電圧阻止用のトランジスタを備えたＥＥＰＲＯＭ型
の半導体記憶装置の一例を図５に示す。

【０００４】この半導体記憶装置は、フローティングゲ
ートを備えた電界効果トランジスタを電気的に書込み消
去可能なメモリセルＭＣとしてこのメモリセルを複数
個、行方向，列方向にマトリクス状に配列（図５では１
個のみ表示）したメモリセルアレイ１と、これら複数個
のメモリセルを行単位で選択し対応する行のメモリセル
を形成する電界効果トランジスタの制御ゲートに所定の
電圧を供給する複数の行線ＷＬ（図５には１本のみ表
示）と、Ｎチャネル型のトランジスタＱ２１及びＰチャ
ネル型のトランジスタＱ２２を備え行デコーダ（図示省
略）からの行選択信号ＲＳ＊（＊は低レベルがアクティ
ブレベルであることを示す）をレベル反転するＣＭＯＳ
型のインバータ２と、ゲートに行選択信号ＲＳ＊を受け
書込み動作時、ソースに書込み用電圧Ｖｐｐを、読出し
動作時には読出し電圧（Ｖｃｃ）を受けて行選択信号Ｒ
Ｓ＊がアクティブレベルのとき対応する行線（ＷＬ）に
書込み用電圧Ｖｐｐ，読出し用電圧（Ｖｃｃ）を供給す
るためのＰチャネル型のトランジスタＱ２と、ソースを
インバータ２の出力端にドレインをトランジスタＱ２の
ドレインにそれぞれ接続しゲートに所定のレベルのバイ
アス電圧Ｖｂ１を受けて書込み動作時、書込み用電圧Ｖ
ｐｐがインバータ２及び行デコーダを含む行選択回路側
へ伝達されるのを阻止する書込み用電圧阻止用のトラン
ジスタＱ１ａと、ソースをトランジスタＱ１ａ，Ｑ２の
ドレインにドレインを対応する行線（ＷＬ）にそれぞれ
接続しゲートに所定のレベルのバイアス電圧Ｖｂ２ａを
受けて書込み動作時及び読出し動作時には常に導通しト
ランジスタＱ２のドレイン（以下節点Ｎ１という）のレ
ベルを対応する行線ＷＬに伝達し消去動作時には非導通
となり行線ＷＬに供給される消去用電圧のトランジスタ
Ｑ１ａへの伝達を阻止する消去用電圧阻止用のＰチャネ
ル型のトランジスタＱ３ａと、消去動作時、所定の行線
（ＷＬ）に消去用の負の電圧を供給する消去用負電圧発
生回路３とを有する構成となっている。

【０００５】次にこの半導体記憶装置の動作について説
明する。図６はこの半導体記憶装置の動作を説明するた
めの各部の電圧波形図である。

【０００６】最初に、書込み動作時における行線ＷＬが
非選択の場合について説明する。

【０００７】今、時間ｔ＝ｔ０の時、行選択信号ＲＳ＊
がインアクティブレベルの電源電圧Ｖｃｃレベルとなっ
ているので、トランジスタＱ２２はオフ状態、トランジ
スタＱ２１はオン状態である。また、書込み期間中、ト
ランジスタＱ２のソースには書込み用電圧Ｖｐｐが印加
されており、Ｖｐｐ−Ｖｃｃ＞Ｖｔ（Ｑ２）（Ｖｔ（Ｑ
２）はトランジスタＱ２のしきい値を表す）と設定され
ているので、トランジスタＱ２はオン状態となってお
り、またトランジスタＱ１ａのゲートには、このトラン
ジスタＱ１ａがオン状態となるようなバイアス電圧ｂ１
が印加されており、従って書込み用電源から接地電位点
に向って、トラジスタＱ２，Ｑ１ａ，Ｑ２１経由で一定
電流が流れ、節点Ｎ１及びインバータ２の出力端の電位
Ｖｉｏがある一定の値となる。この時の節点Ｎ１の電位
はほぼ接地電位レベルになるように設定される。更に書
込み期間中、トランジスタＱ３ａのゲートには、このト
ランジスタＱ３ａが常にオン状態になるようにＶｂ２ａ
＜−｜Ｖｔ（Ｑ３ａ）｜（Ｖｔ（Ｑ３ａ）はＱ３ａのし
きい値）を満たす負のバイアス電圧Ｖｂ２ａが印加され
ているため、行線ＷＬの電位は節点Ｎ１の電位と同じほ
ぼ接地電位レベルとなる。

【０００８】時間が経過して、時間ｔ＝ｔ１になって
も、行選択信号ＲＳ＊は変化せず、従って各接点の電位
も時間ｔ＝ｔ０のまま変化しない。

【０００９】次に、行線ＷＬが選択された場合について
説明する。

【００１０】時間ｔがｔ１から過ぎ、行選択信号ＲＳ＊
が電源電圧Ｖｃｃレベルからアクティブレベルの接地電
位レベルへ変化すると、トランジスタＱ２１がオフ状
態、Ｑ２２がオン状態になるので、インバータ２の出力
端（Ｖｉｏ）は電源電圧Ｖｃｃレベルまで充電される。
また、トランジスタＱ２がオン状態であるから、接点Ｎ
１は書込み用電圧Ｖｐｐレベルまで充電される。この
時、Ｖｂ１−Ｖｃｃ＜Ｖｔ（Ｑ１ａ）（Ｖｔ（Ｑ１ａ）
はトランジスタＱ１ａのしきい値）となるようにバイア
ス電圧Ｖｂ１が設定されているので、トランジスタＱ１
ａはカットオフ状態となっており、インバータ２の出力
端の電位Ｖｉｏが電源電圧Ｖｃｃレベルより上昇するこ
とはない。すなわち、書込み期間中、トランジスタＱ１
ａは、Ｖｃｃ系回路とＶｐｐ系回路とを電気的に分離す
る機能を果たす。続いて、ゲートが負のバイアス電圧Ｖ
ｂ２ａでバイアスされていて書込み期間中常時オン状態
にあるトランジスタＱ３ａを通じて、行線ＷＬの電位が
書込み用電圧Ｖｐｐレベルまで上昇する。

【００１１】尚、書込み期間及び読出し期間中、消去用
負電圧発生回路３は動作せず、行選択回路側の動作には
何んら影響を与えない。

【００１２】消去用負電圧発生回路３は、メモリセルＭ
Ｃの記憶データを消去する期間に動作し、行線ＷＬに負
電圧を供給する。この時、もし、トランジスタＱ３ａが
オン状態で負電圧が節点Ｎ１に伝導されてしまうと、節
点Ｎ１に接続されたトランジスタＱ１ａの拡散層とＰ型
ウエルもしくはＰ基板との間のＰＮ接合部が順方向にバ
イアスされて消去用負電圧発生回路３の出力電流が増大
し負電圧が変動してしまうため、トランジスタＱ３ａを
オフ状態にするべく、バイアス電圧Ｖｂ２ａは、Ｖｂ２
ａ＞−｜Ｖｔ（Ｑ３ａ）｜を満たすように設定される
（行選択信号ＲＳ＊は全て非選択レベル）。すなわち、
消去期間中、トランジスタＱ３ａは、トランジスタＱ１
ａから負電圧を電気的に分離するための消去用負電圧分
離用（消去用電圧阻止用）として機能する。

【００１３】このトランジスタＱ３ａのゲートは、全て
一括してバイアス電圧Ｖｂ２ａでバイアスされている。
そのため、書込み期間中、選択された行線に接続された
トランジスタＱ３ａのゲート・ソース間およびゲート・
ドレイン間には非常に大きな電圧が印加される。

【００１４】具体的数値を挙げて説明をすると、書込み
電圧Ｖｐｐは１２Ｖであり、書込み期間中バイアス電圧
Ｖｂ２ａは−５Ｖである。このとき、選択された行線に
接続されたトランジスタＱ３ａのゲート・ソース間電圧
およびゲート・ドレイン間電圧、すなわちゲート酸化膜
に印加される電圧は１７Ｖにも及んでしまう。一般にＭ
ＯＳトランジスタのゲート酸化膜に印加される最大の電
界値Ｅｍａｘは４ＭＶ／ｃｍが限界と言われており、そ
の電界値Ｅは、Ｅ＝｜Ｖｇｓ｜／ｔｏｘ＝｜Ｖｇｄ｜／ｔｏｘ……（１）（ｔｏｘはゲート酸化膜厚）で表されるため、ゲート酸
化膜への過剰な電界の印加を防ぐために必要なゲート酸
化膜厚の最小値ｔｏｘｍｉｎは、ｔｏｘｍｉｎ＝｜Ｖｇｓ｜／Ｅｍａｘ＝｜Ｖｇｄ｜／Ｅ
ｍａｘ＝１７（Ｖ）／４（ＭＶ／ｃｍ）＝４２．５ｎｍとなる。ゲート酸化膜厚ｔｏｘの値をこれ以下にするこ
とは、ゲート酸化膜の破壊を招く。また、ゲート・ソー
ス間電圧ゲート・ドレイン間電圧の最大値が６Ｖ程度で
あるＶｃｃ系トランジスタに要求されるゲート酸化膜厚
は同様の計算を行うと１５ｎｍ程度になるため、ゲート
酸化膜厚４２．５ｎｍという数字がいかに大きな値であ
るかがわかる。そして、これはＶｃｃ系トランジスタに
対し、トランジスタＱ３ａの電流駆動能力が圧倒的に劣
ることを意味する。

【００１５】更に、Ｖｃｃ系／Ｖｐｐ系分離用（書込み
電圧阻止用）のトランジスタＱ１ａのゲート酸化膜にも
高電圧が印加される。例えばＶｂ１＝３（Ｖ），Ｖｃｃ
＝６（Ｖ），Ｖｐｐ＝１２（Ｖ）の時、行線ＷＬが選択
されていると、トランジスタＱ１ａのゲート酸化膜には
最大９Ｖの高電圧が印加される。この値は、消去用電圧
阻止用のトランジスタＱ３ａのゲート酸化膜に印加され
る最大電圧の１７Ｖよりは低いが、最大電圧６Ｖで設定
されたＶｃｃ系トランジスタの薄いゲート酸化膜は使え
ないため、トランジスタＱ３ａと同じ厚いゲート酸化膜
を使うか、または新たな工程を追加して、別の厚さのゲ
ート酸化膜を作るかのどちらかになってしまうが、工程
追加は製造コストの増加を招くため、通常、Ｖｃｃ系／
Ｖｐｐ系分離用（書込み電圧阻止用）のトランジスタＱ
１ａのゲート酸化膜は、消去電圧使用のトランジスタＱ
３ａと同一厚のゲート酸化膜としていた。

【００１６】

【発明が解決しようとする課題】この従来の半導体記憶
装置では、消去用電圧阻止用のトランジスタＱ３ａのゲ
ートに一括制御されたバイアス電圧Ｖｂ２が供給される
構成となっているので、書込み期間中、選択された行線
に接続された消去用電圧阻止用のトランジスタＱ３ａの
ゲート・ソース間及びゲート・ドレイン間に、例えば１
７Ｖ程度の高電圧が印加され、従ってトランジスタＱ３
ａのゲート酸化膜の膜厚をＶｃｃ系トランジスタのほぼ
３倍程度に厚くする必要があり、また、書込み用電圧阻
止用のトランジスタＱ１ａのゲート・ドレイン間にも、
１７Ｖより低いものの９Ｖ程度の電圧が印加され、Ｖｃ
ｃ系トランジスタより高くなるため、ゲート酸化膜の膜
厚をＶｃｃ系トランジスタより厚くする必要があるが、
製造工程を増加させないために、そのゲート酸化膜の膜
厚を消去用電圧阻止用のトランジスタと同一厚にしてい
た。従ってこれらトランジスタＱ１ａ，Ｑ３ａの電流駆
動能力が低下して行線ＷＬの充放電時間が長くなり、そ
の結果、記憶データの読出し速度が低下するという問題
点があった。

【００１７】本発明の目的は、書込み電圧阻止用のトラ
ンジスタ及び消去用電圧阻止用のトランジスタのゲート
酸化膜の膜厚を薄くしてその電流駆動能大を増大させ、
記憶データの読出し速度を向上させることができる半導
体記憶装置を提供することにある。

【００１８】

【課題を解決するための手段】本発明の半導体記憶装置
は、書込み動作時には制御ゲートに所定のレベルの書込
み用電圧を受けて所定の情報を記憶し消去動作時には前
記制御ゲートに前記書込み用電圧とは逆極性の消去用電
圧を受けて記憶情報を消去する電界効果トランジスタで
形成され電気的に書込み消去可能な複数のメモリセルを
行方向，列方向にマトリクス状に配列したメモリセルア
レイと、このメモリセルアレイのメモリセルを行単位で
選択し対応する行のメモリセルの電界効果トランジスタ
の制御ゲートに所定の電圧を供給する複数の行線と、対
応する行選択信号を受けてそのレベルを反転するインバ
ータ回路と、ソースに書込み用電圧，読出し用電圧を受
けゲートに伝達された前記行選択信号の選択レベルに応
答してオン状態となる第１のトランジスタと、ソース及
びドレインを対応する前記インバータ回路の出力端及び
前記第１のトランジスタのドレイン間に接続しゲートに
所定のレベルの第１のバイアス電圧を受けて対応する前
記行選択信号が選択レベルのときはオフ状態、非選択レ
ベルのときはオン状態となる第２のトランジスタと、消
去動作時、所定のレベルの消去用電圧を発生し前記複数
の行線に供給する消去用電圧発生回路と、ソース及びド
レインを対応する前記第１のトランジスタのドレイン及
び前記行線間に接続しゲートに供給されるゲートバイア
ス電圧に応答してオン状態，オフ状態となる第３のトラ
ンジスタと、書込み動作時及び読出し動作時には第２の
バイアス電圧を受けて前記第３のトランジスタを常にオ
ン状態にすると共に対応する前記行選択信号の選択レベ
ル時には非選択レベル時より前記書込み用電圧側に偏っ
た前記ゲートバイアス電圧を発生し、消去時には第３の
バイアス電圧を受けて前記第３のトランジスタをオフ状
態とする前記ゲートバイアス電圧を発生するバイアス制
御回路とを有している。

【００１９】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２０】図１は本発明の第１の実施例を示す回路図
である。

【００２１】この実施例は、フローティングゲートを備
え書込み動作時には制御ゲートに所定のレベルの書込み
用電圧を受けて所定の情報を記憶し消去動作時には前記
制御ゲートに前記書込み用電圧とは逆極性の消去用電圧
を受けて記憶情報を消去する電界効果トランジスタで形
成され電気的に書込み消去可能な複数のメモリセルＭＣ
（図１では１個のみ表示）を行方向，列方向にマトリク
ス状に配列したメモリセルアレイ１と、このメモリセル
アレイ１のメモリセルＭＣを行単位で選択し対応する行
のメモリセルの電界効果トランジスタの制御ゲートに所
定の電圧を供給する複数の行線ＷＬ（図１では１本のみ
表示）と、トランジスタＱ２１，Ｑ２２を備え対応する
行選択信号ＲＳ＊を受けてそのレベルを反転するＣＭＯ
Ｓ型のインバータと、ソースに書込み用電圧Ｖｐｐ，読
出し用電圧（Ｖｃｃ）を受けゲートに伝達された行選択
信号ＲＳ＊の選択レベル（低レベル）に応答してオン状
態となるＰチャネル型のトランジスタＱ２と、ソース及
びドレインを対応するインバータ２の出力端及びトラン
ジスタＱ２のドレイン間に接続しゲートに所定のレベル
の第１のバイアス電圧Ｖｂ１を受けて対応する行選択信
号ＲＳ＊が選択レベルのときはオフ状態、非選択レベル
のときはオン状態となるＮチャネル型のトランジスタＱ
１と、消去動作時、所定のレベルの消去用負電圧を発生
し複数の行線ＷＬに供給する消去用負電圧発生回路３
と、ソース及びドレインを対応するトランジスタＱ２の
ドレイン及び行線ＷＬ間に接続しゲートに供給されるゲ
ートバイアス電圧Ｖｇｂに応答してオン状態，オフ状態
となるＰチャネル型のトランジスタＱ３と、ゲート及び
ドレインに第２のバイアス電圧Ｖｂ２，第３のバイアス
電圧Ｖｂ３を受けて所定のしきい値をもつトランジスタ
Ｑ４２、及びソースをトランジスタＱ４２のドレインに
接続しドレインに電源電圧Ｖｃｃを受けゲートに対応す
る行選択信号ＲＳ＊を受けてオン状態，オフ状態となる
Ｐチャネル型のトランジスタＱ４１を備え書込み動作時
及び読出し動作時には第２のバイアス電圧Ｖｂ２を受け
てトランジスタＱ３を常にオン状態にすると共に対応す
る行選択信号ＲＳ＊の選択レベル時には非選択レベル時
より書込み用電圧Ｖｐｐ側に偏ったゲートバイアス電圧
Ｖｇｂを発生し、消去時には第３のバイアス電圧Ｖｂ３
を受けてトランジスタＱ３をオフ状態とするゲートバイ
アス電圧Ｖｇｂを発生するバイアス制御回路４とを有す
る構成となっている。

【００２２】次に、この実施例の動作について説明す
る。図２は、この実施例の動作を説明するための書込み
動作時の各部の電圧波形図である。

【００２３】最初に、書込み動作時における行線ＷＬが
非選択の場合についつ説明する。

【００２４】今、時間ｔ＝ｔ０の時、行選択信号ＲＳ＊
が電源電圧Ｖｃｃレベルとなっており、トランジスタＱ
１，Ｑ２，Ｑ２１，Ｑ２２の状態は従来例の書込み期間
の行線非選択の場合の対応するトランジスタと同様にな
るため、節点Ｎ１およびインバータ２の出力端の電位Ｖ
ｉｏはある一定値となる。この時、節点Ｎ１の電位はほ
ぼ接地電位レベルになるように設定される。また、トラ
ンジスタＱ４１はオフ状態であるので、バイアス制御回
路４の出力端の電位（Ｖｇｂ）はＶｂ２＋｜Ｖｔ（Ｑ４
２）｜（Ｖｔ（Ｑ４２）はトランジスタＱ４２のしきい
値となる。尚、この値は、従来例の書込み期間中のバイ
アス電圧Ｖｂ２ａとほぼ等しく設定される。従って、ト
ランジスタＱ３はオン状態となり、行線ＷＬの電位は節
点Ｎ１の電位と同じほぼ接地電位レベルとなる。

【００２５】時間が経過して、時間ｔ＝ｔ１になっても
行選択信号ＲＳ＊は変化せず従って各節点の電位も時間
ｔ＝ｔ０の時のまま変化しない。

【００２６】次に、行線ＷＬが選択された場合について
説明する。

【００２７】時間ｔがｔ１から過ぎ、行選択信号ＲＳ＊
が電源電圧Ｖｃｃレベルから接地電位レベルへ変化する
と、トランジスタＱ２１がオフ状態、Ｑ２２がオン状態
になるので、インバータ２の出力端（Ｖｉｏ）は、電源
電圧Ｖｃｃレベルまで充電される。またトランジスタＱ
２がオン状態であるから、節点Ｎ１は書込み用電圧Ｖｐ
ｐレベルまで充電される。この時、トランジスタＱ１は
オフ状態となり、従来例と同様Ｖｃｃ系回路とＶｐｐ系
回路とを電気的に分離する機能を果たす。従ってインバ
ータ２の出力端の電位（Ｖｉｏ）は電源電圧Ｖｃｃレベ
ルよりも上昇することはない。トランジスタＱ４１は、
行選択信号ＲＳ＊が接地電位レベルになることによりオ
ン状態となり、電源電圧Ｖｃｃとバイアス電圧Ｖｂ２と
の間にトランジスタＱ４１，Ｑ４２を介して電流が流
れ、バイアス回路４の出力端の電位（Ｖｇｂ）はある一
定の値になる。この実施例では、この時の電位（Ｖｇ
ｂ）がほぼ接地電位レベルになるように設定している。
従って、トランジスタＱ３はオン状態を保ち続け、行線
ＷＬの電位は書込み用電圧Ｖｐｐレベルまで上昇する。

【００２８】時間ｔ＝ｔ２となり、行線ＷＬの充電が完
了した時、トランジスタＱ３のゲート電位Ｖｇｂはほぼ
接地電位（０Ｖ）レベル、ドレインおよびソース電位は
ともに書込み用電圧Ｖｐｐレベルとなる。従来例と同様
に書込み用電圧Ｖｐｐを１２Ｖとすると、消去電圧阻止
用のトランジスタＱ３のゲート・ソース間およびゲート
・ドレイン間の電圧は約１２Ｖになる。この時、（１）
式を用いてゲート酸化膜への過剰な電界の印加を防ぐた
めに必要なゲート酸化膜厚の最小値ｔｏｘｍｉｎを求め
ると、ｔｏｘｍｉｎ＝３０．０となる。この値は従来例のｔｏｘｍｉｎの１２／１７
倍、にあたる。また、Ｖｃｃ系分離用すなわち書込み用
電圧阻止用のトランジスタＱ１のゲート酸化膜も同一工
程で形成されるので、同様に従来例の１２／１７倍にな
る。従って、トランジスタＱ１，Ｑ３ともその電流駆動
能力を従来例の１７／１２倍、すなわち約１．４倍にす
ることができ、読出し動作時の充放電時間が短縮され、
読出し速度の速い半導体記憶装置を得ることができる。

【００２９】なお、読出し動作時には、トランジスタＱ
２のソースに供給される電圧がＶｃｃとなることを除
き、他はすべて書込み動作時と同様である。また、消去
動作時には、Ｖｂ３＋｜Ｖｔ（Ｑ４２）｜が従来例の消
去動作時のＶｂ２ａと等しく設定される。

【００３０】図３は本発明の第２の実施例の回路図であ
る。

【００３１】この第２の実施例が図１に示された第１の
実施例と異なる点は、トランジスタＱ４１のゲートに、
一方の入力端にライト・リードモード信号ＷＲが入力さ
れ、もう一方の入力端にインバータ２の出力信号が入力
されたＮＡＮＤゲートＧ１の出力信号を供給している点
にある。

【００３２】次にこの実施例の動作について説明する。
図４はこの実施例の動作を説明するための書込み動作時
における各部の電圧波形図である。

【００３３】書込み動作時には、ライト・リードモード
信号ＷＲは常に電源電圧Ｖｃｃレベルとなっているの
で、各部の電圧波形は、図４に示すように、図２に示さ
れた第１の実施例とほぼ等しく、その基本的な動作も同
一である。

【００３４】読出し動作時には、ライト・リードモード
信号ＷＲが接地電位レベルとなるので、トランジスタＱ
４１が常にオフ状態となり、トランジスタＱ３のゲート
バイアス電圧ＶｇｂはＶｂ２＋｜Ｖｔ（Ｑ４２）｜（書
込み動作時の非選択時のレベル）となる。

【００３５】また、消去動作時には、行選択信号ＲＳ＊
は常に非選択レベル（Ｖｃｃレベル）となるので、トラ
ンジスタＱ４１が常にオフ状態となり、ゲートバイアス
電圧ＶｇｂはＶｂ３＋｜Ｖｔ（Ｑ４２）｜となる。その
ほかの基本的な動作及び効果は第１の実施例と同様であ
るので、これ以上の説明は省略する。

【００３６】

【発明の効果】以上説明したように本発明は、書込み動
作時における選択された行線に接続された消去用電圧阻
止用のトランジスタのゲートバイアス電圧を、行線非選
択時より書込み用電圧側に偏った電圧とするバイアス制
御回路を設けた構成とすることにより、書込み動作時行
線選択時の上記トランジスタのゲート・ソース間及びゲ
ート・ドレイン間の電圧を従来例より低くすることがで
きるので、上記トランジスタ及び同一工程で形成される
書込み用電圧阻止用のトランジスタのゲート酸化膜の膜
厚を薄くすることができ、従ってこれらトランジスタの
電流駆動能力が向上し、読出し動作速度を向上させるこ
とができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の動作を説明するための
書込み動作時の各部の電圧波形図である。

【図３】本発明の第２の実施例を示す回路図である。

【図４】図３に示された実施例の動作を説明するための
書込み動作時の各部の電圧波形図である。

【図５】従来の半導体記憶装置の一例を示す回路図であ
る。

【図６】図５に示された半導体記憶装置の動作を説明す
るための書込み動作時の各部の電圧波形図である。

【符号の説明】

１メモリセルアレイ２インバータ３消去用負電圧発生回路４，４ａバイアス制御回路Ｇ１ＮＡＮＤゲートＭＣメモリセルＱ１〜Ｑ３，Ｑ２１，Ｑ２２，Ｑ４１，Ｑ４２，Ｑ１
ａ，Ｑ３ａトランジスタＷＬワード線

Claims

【特許請求の範囲】

【請求項１】書込み動作時には制御ゲートに所定のレ
ベルの書込み用電圧を受けて所定の情報を記憶し消去動
作時には前記制御ゲートに前記書込み用電圧とは逆極性
の消去用電圧を受けて記憶情報を消去する電界効果トラ
ンジスタで形成され電気的に書込み消去可能な複数のメ
モリセルを行方向，列方向にマトリクス状に配列したメ
モリセルアレイと、このメモリセルアレイのメモリセル
を行単位で選択し対応する行のメモリセルの電界効果ト
ランジスタの制御ゲートに所定の電圧を供給する複数の
行線と、対応する行選択信号を受けてそのレベルを反転
するインバータ回路と、ソースに書込み用電圧，読出し
用電圧を受けゲートに伝達された前記行選択信号の選択
レベルに応答してオン状態となる第１のトランジスタ
と、ソース及びドレインを対応する前記インバータ回路
の出力端及び前記第１のトランジスタのドレイン間に接
続しゲートに所定のレベルの第１のバイアス電圧を受け
て対応する前記行選択信号が選択レベルのときはオフ状
態、非選択レベルのときはオン状態となる第２のトラン
ジスタと、消去動作時、所定のレベルの消去用電圧を発
生し前記複数の行線に供給する消去用電圧発生回路と、
ソース及びドレインを対応する前記第１のトランジスタ
のドレイン及び前記行線間に接続しゲートに供給される
ゲートバイアス電圧に応答してオン状態，オフ状態とな
る第３のトランジスタと、書込み動作時及び読出し動作
時には第２のバイアス電圧を受けて前記第３のトランジ
スタを常にオン状態にすると共に対応する前記行選択信
号の選択レベル時には非選択レベル時より前記書込み用
電圧側に偏った前記ゲートバイアス電圧を発生し、消去
時には第３のバイアス電圧を受けて前記第３のトランジ
スタをオフ状態とする前記ゲートバイアス電圧を発生す
るバイアス制御回路とを有することを特徴とする半導体
記憶装置。
【請求項２】第１のトランジスタがＰチャネル型に形
成されてそのゲートに選択レベルが低レベル非選択レベ
ルが高レベルの行選択信号を受けソースに正の書込み用
電圧，読出し用電圧を受け、消去用電圧発生回路により
負の消去用電圧を発生し、第３のトランジスタがＰチャ
ネル型に形成され、バイアス制御回路が、ゲート及びド
レインに第２のバイアス電圧，第３のバイアス電圧を受
けて所定のしきい値をもつ第４のトランジスタと、ソー
スを前記第４のトランジスタのドレインに接続しドレイ
ンに所定のレベルの電圧を受けゲートに前記行選択信号
を受けてオン状態，オフ状態となるＰチャネル型の第５
のトランジスタとを備えて構成された請求項１記載の半
導体記憶装置。
【請求項３】第２及び第３のトランジスタのゲート酸
化膜の膜厚を同一寸法に形成した請求項１記載の半導体
記憶装置。