JPH08273358A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08273358A JPH08273358A JP7073280A JP7328095A JPH08273358A JP H08273358 A JPH08273358 A JP H08273358A JP 7073280 A JP7073280 A JP 7073280A JP 7328095 A JP7328095 A JP 7328095A JP H08273358 A JPH08273358 A JP H08273358A
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- Japan
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- data
- semiconductor memory
- signal
- memory device
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Abstract
(57)【要約】
【目的】 同期型の半導体記憶装置における消費電力を
低減する。 【構成】 外部から与えられた制御信号ＲＡＭＥのレベ
ルが“１”の時、プリチャージ信号φが“１”となると
ＰＭＯＳ７がオンし、ビット線ＢＬがプリチャージされ
る。例えば、選択されたワード線ＷＬ1 に接続されたＲ
ＡＭセル１に保持する“０”のデータがビット線ＢＬに
読出され、該ビット線ＢＬがディスチャージする。信号
ＲＡＭＥが“０”の場合、プリチャージ信号φが“１”
となっても、ＰＭＯＳ７がオンせず、ワード線ＷＬ1 が
選択されてもディスチャージしない。必要なとき以外、
信号ＲＡＭＥを“１”とすることで、ビット線ＢＬでの
電流消費量を低減できる。
低減する。 【構成】 外部から与えられた制御信号ＲＡＭＥのレベ
ルが“１”の時、プリチャージ信号φが“１”となると
ＰＭＯＳ７がオンし、ビット線ＢＬがプリチャージされ
る。例えば、選択されたワード線ＷＬ1 に接続されたＲ
ＡＭセル１に保持する“０”のデータがビット線ＢＬに
読出され、該ビット線ＢＬがディスチャージする。信号
ＲＡＭＥが“０”の場合、プリチャージ信号φが“１”
となっても、ＰＭＯＳ７がオンせず、ワード線ＷＬ1 が
選択されてもディスチャージしない。必要なとき以外、
信号ＲＡＭＥを“１”とすることで、ビット線ＢＬでの
電流消費量を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、レジスタファイル、キ
ャッシュＲＡＭ、命令メモリ、データメモリ等の半導体
記憶装置に関するものである。
ャッシュＲＡＭ、命令メモリ、データメモリ等の半導体
記憶装置に関するものである。
【０００２】
【従来の技術】一般的に、半導体記憶装置には非同期型
のものと同期型のものとがある。非同期型の半導体記憶
装置では、アドレスを与えるとそのアドレスに対応した
データを常に出力する構成となっている。近年、高速化
の要求が高まり、同期型が広く用いられるようになって
いる。非同期型の半導体記憶装置では、ＲＡＭセル内部
のトランジスタを介してビット線のチャージアップを行
っていたが、同期型の半導体記憶装置では、チャージア
ップ用のトランジスタにその動作を肩代わりさせて、読
出し動作の前にビット線を高速にプリチャージしてい
る。このプリチャージ動作の制御を行うプリチャージ信
号φには、クロック等が用いられている。
のものと同期型のものとがある。非同期型の半導体記憶
装置では、アドレスを与えるとそのアドレスに対応した
データを常に出力する構成となっている。近年、高速化
の要求が高まり、同期型が広く用いられるようになって
いる。非同期型の半導体記憶装置では、ＲＡＭセル内部
のトランジスタを介してビット線のチャージアップを行
っていたが、同期型の半導体記憶装置では、チャージア
ップ用のトランジスタにその動作を肩代わりさせて、読
出し動作の前にビット線を高速にプリチャージしてい
る。このプリチャージ動作の制御を行うプリチャージ信
号φには、クロック等が用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、次のような課題があった。即ち、
同期型の半導体記憶装置では、例えばプリチャージ信号
φのサイクル毎にチャージアップを行うため、メモリセ
ルに格納しているデータによっては、高周波になるに従
い消費電力が膨大なものになってしまう。例えば、ＲＡ
Ｍセルが“０”を格納している状態では、毎クロックサ
イクルごとにビット線がチャージアップされ、“０”が
読出されてディスチャージが行われる。よって、高周波
になるに従い消費電力が増加する。
半導体記憶装置では、次のような課題があった。即ち、
同期型の半導体記憶装置では、例えばプリチャージ信号
φのサイクル毎にチャージアップを行うため、メモリセ
ルに格納しているデータによっては、高周波になるに従
い消費電力が膨大なものになってしまう。例えば、ＲＡ
Ｍセルが“０”を格納している状態では、毎クロックサ
イクルごとにビット線がチャージアップされ、“０”が
読出されてディスチャージが行われる。よって、高周波
になるに従い消費電力が増加する。
【０００４】
【課題を解決するための手段】第１及び第２の発明は、
前記課題を解決するために、ワード線とビット線の交点
に接続されたメモリセルと、活性化したワード線で選択
されたメモリセルからデータを読出す際にそのビット線
をプリチャージ信号に基づき予めチャージアップするプ
リチャージ手段とを備えた同期型の半導体記憶装置にお
いて、次のような構成を講じている。即ち、第１の発明
では、制御信号に基づきプリチャージ手段におけるチャ
ージアップ動作を制御する論理手段を設けている。第２
の発明では、ワード線を必要なときだけ活性化する論理
手段を設けている。第３及び第４の発明は、ワード線と
ビット線の交点に接続された複数のメモリセルと、活性
化したワード線で選択された複数のメモリセルからデー
タを読出す際にそのビット線をプリチャージ信号に基づ
き予めチャージアップするプリチャージ手段とを備えた
同期型の半導体記憶装置において、次の構成を講じてい
る。即ち、制御信号に基づいた選択を行い複数の入力デ
ータの反転データまたは非反転データを各メモリセルに
それぞれ書込む書込み手段と、その制御信号に基づいた
選択を行い各メモリセルから読出されたデータの反転デ
ータまたは非反転データをそれぞれ出力する読出し手段
とを、設けている。
前記課題を解決するために、ワード線とビット線の交点
に接続されたメモリセルと、活性化したワード線で選択
されたメモリセルからデータを読出す際にそのビット線
をプリチャージ信号に基づき予めチャージアップするプ
リチャージ手段とを備えた同期型の半導体記憶装置にお
いて、次のような構成を講じている。即ち、第１の発明
では、制御信号に基づきプリチャージ手段におけるチャ
ージアップ動作を制御する論理手段を設けている。第２
の発明では、ワード線を必要なときだけ活性化する論理
手段を設けている。第３及び第４の発明は、ワード線と
ビット線の交点に接続された複数のメモリセルと、活性
化したワード線で選択された複数のメモリセルからデー
タを読出す際にそのビット線をプリチャージ信号に基づ
き予めチャージアップするプリチャージ手段とを備えた
同期型の半導体記憶装置において、次の構成を講じてい
る。即ち、制御信号に基づいた選択を行い複数の入力デ
ータの反転データまたは非反転データを各メモリセルに
それぞれ書込む書込み手段と、その制御信号に基づいた
選択を行い各メモリセルから読出されたデータの反転デ
ータまたは非反転データをそれぞれ出力する読出し手段
とを、設けている。
【０００５】第５及び第６の発明は、複数のワード線及
びビット線の交点に接続された複数のメモリセルと、活
性化したワード線で選択された複数のメモリセルからデ
ータを読出す際にそれらビット線をプリチャージ信号に
基づき予めチャージアップするプリチャージ手段とを備
えた同期型の半導体記憶装置において、次の構成を講じ
ている。即ち、選択されたワード線に接続された複数の
メモリから複数のビット線を介して読出された１ロー分
のデータを格納するデータ格納手段と、複数のビット線
上の１ロー分のデータとデータ格納手段の格納している
１ロー分のデータとを選択する選択手段と、選択手段の
出力する１ロー分のデータをアドレスに基づき選択して
出力する出力手段と、選択手段における選択条件をアド
レスから作成するとともに、各メモリセルに対するチャ
ージアップ動作または読出動作を停止させる制御手段と
を設けている。
びビット線の交点に接続された複数のメモリセルと、活
性化したワード線で選択された複数のメモリセルからデ
ータを読出す際にそれらビット線をプリチャージ信号に
基づき予めチャージアップするプリチャージ手段とを備
えた同期型の半導体記憶装置において、次の構成を講じ
ている。即ち、選択されたワード線に接続された複数の
メモリから複数のビット線を介して読出された１ロー分
のデータを格納するデータ格納手段と、複数のビット線
上の１ロー分のデータとデータ格納手段の格納している
１ロー分のデータとを選択する選択手段と、選択手段の
出力する１ロー分のデータをアドレスに基づき選択して
出力する出力手段と、選択手段における選択条件をアド
レスから作成するとともに、各メモリセルに対するチャ
ージアップ動作または読出動作を停止させる制御手段と
を設けている。
【０００６】
【作用】第１の発明によれば、以上のように半導体記憶
装置を構成したので、メモリセルからデータを読出すた
めに必要なビット線のチャージアップがプリチャージ手
段で行われるが、論理手段がそのチャージアップ動作を
制御する。よって、例えば必要のない時のビット線のチ
ャージアップが行われない。第２の発明によれば、メモ
リセルの接続されたワード線に対して、論理手段が必要
なとき以外は活性化をしない。よって、チャージアップ
されたビット線のディスチャージが、必要以上に発生し
ない。第３及び第４の発明によれば、例えば、複数の入
力データに“０”が多い場合、制御信号を与えることに
より、複数の入力データが書込み手段で反転されて各メ
モリセルに書込まれる。よって、書込まれたデータを各
メモリセルからビット線に読出すときには、“１”が多
くなる。ビット線上に読出されたデータが、読出し手段
で反転されて出力される。第５及び第６の発明によれ
ば、選択されたワード線に接続されたメモリセルから複
数のビット線を介して１ロー分のデータが読出される。
データ格納手段によって、その１ロー分のデータが格納
される。選択手段によって、それら１ロー分のデータの
うちいずれか一方が選択され、選択された１ロー分のデ
ータの中から、アドレスに対応するデータが出力手段で
選択されて出力される。ここで、与えられたアドレスに
よっては、ビット線のチャージアップ動作またはメモリ
セルの読出し動作が制御手段によって停止され、選択手
段はデータ格納手段の格納しているデータを選択する。
そのデータの中から、出力手段で選択されたデータが出
力される。従って、前記課題を解決できるのである。
装置を構成したので、メモリセルからデータを読出すた
めに必要なビット線のチャージアップがプリチャージ手
段で行われるが、論理手段がそのチャージアップ動作を
制御する。よって、例えば必要のない時のビット線のチ
ャージアップが行われない。第２の発明によれば、メモ
リセルの接続されたワード線に対して、論理手段が必要
なとき以外は活性化をしない。よって、チャージアップ
されたビット線のディスチャージが、必要以上に発生し
ない。第３及び第４の発明によれば、例えば、複数の入
力データに“０”が多い場合、制御信号を与えることに
より、複数の入力データが書込み手段で反転されて各メ
モリセルに書込まれる。よって、書込まれたデータを各
メモリセルからビット線に読出すときには、“１”が多
くなる。ビット線上に読出されたデータが、読出し手段
で反転されて出力される。第５及び第６の発明によれ
ば、選択されたワード線に接続されたメモリセルから複
数のビット線を介して１ロー分のデータが読出される。
データ格納手段によって、その１ロー分のデータが格納
される。選択手段によって、それら１ロー分のデータの
うちいずれか一方が選択され、選択された１ロー分のデ
ータの中から、アドレスに対応するデータが出力手段で
選択されて出力される。ここで、与えられたアドレスに
よっては、ビット線のチャージアップ動作またはメモリ
セルの読出し動作が制御手段によって停止され、選択手
段はデータ格納手段の格納しているデータを選択する。
そのデータの中から、出力手段で選択されたデータが出
力される。従って、前記課題を解決できるのである。
【０００７】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示す半導体記憶装置の
回路図である。図１には半導体記憶装置中のメモリセル
のＲＡＭセル１，２と、それらＲＡＭセル１，２をビッ
ト線ＢＬにそれぞれ接続するＮＭＯＳ３，４とが、示さ
れている。ＮＭＯＳ３のゲート電極はワード線ＷＬ1 に
接続され、ＮＭＯＳ４のゲート電極はワード線ＷＬ2 に
接続されている。各ワード線ＷＬ1 ，ＷＬ2 の入力側に
は、ゲート５，６がそれぞれ接続されている。各ゲート
５，６は、プリチャージ信号φが“０”の時に、各ワー
ド線選択信号のアドレスのレベルをワード線ＷＬ1 ，Ｗ
Ｌ2 にそれぞれ伝えるものである。また、ビット線ＢＬ
と電源の間には、該ビット線ＢＬをチャージアップする
プリチャージ手段であるＰＭＯＳ７が備えられている。
なお、ＲＡＭセル１，２の内部では、１対のＣＭＯＳイ
ンバータの出力が襷がけ接続されており、書込まれたデ
ータを保持する構成となっている。以上は従来の半導体
記憶装置と同様の構成でるが、本実施例の半導体記憶装
置には、さらに、チャージアップ動作を制御する論理手
段である２入力ＮＡＮＤゲート１０が、設けられてい
る。ＮＡＮＤゲート１０には、プリチャージ信号φとイ
ネーブル信号ＲＡＭＥが入力される構成であり、ビット
線ＢＬのチャージアップの条件に、プリチャージ信号φ
が“１”であるという条件の他に、信号ＲＡＭＥのレベ
ルが“１”であるという条件が加わったことになる。
回路図である。図１には半導体記憶装置中のメモリセル
のＲＡＭセル１，２と、それらＲＡＭセル１，２をビッ
ト線ＢＬにそれぞれ接続するＮＭＯＳ３，４とが、示さ
れている。ＮＭＯＳ３のゲート電極はワード線ＷＬ1 に
接続され、ＮＭＯＳ４のゲート電極はワード線ＷＬ2 に
接続されている。各ワード線ＷＬ1 ，ＷＬ2 の入力側に
は、ゲート５，６がそれぞれ接続されている。各ゲート
５，６は、プリチャージ信号φが“０”の時に、各ワー
ド線選択信号のアドレスのレベルをワード線ＷＬ1 ，Ｗ
Ｌ2 にそれぞれ伝えるものである。また、ビット線ＢＬ
と電源の間には、該ビット線ＢＬをチャージアップする
プリチャージ手段であるＰＭＯＳ７が備えられている。
なお、ＲＡＭセル１，２の内部では、１対のＣＭＯＳイ
ンバータの出力が襷がけ接続されており、書込まれたデ
ータを保持する構成となっている。以上は従来の半導体
記憶装置と同様の構成でるが、本実施例の半導体記憶装
置には、さらに、チャージアップ動作を制御する論理手
段である２入力ＮＡＮＤゲート１０が、設けられてい
る。ＮＡＮＤゲート１０には、プリチャージ信号φとイ
ネーブル信号ＲＡＭＥが入力される構成であり、ビット
線ＢＬのチャージアップの条件に、プリチャージ信号φ
が“１”であるという条件の他に、信号ＲＡＭＥのレベ
ルが“１”であるという条件が加わったことになる。
【０００８】図２は、図１の動作を説明する波形図であ
り、この図２を参照しつつ、図１の動作を説明する。ワ
ード線ＷＬ1 に接続されたＲＡＭセル１には“０”、ワ
ード線ＷＬ2 に接続されたＲＡＭセル２には“１”のデ
ータが保持されているものとする。信号ＲＡＭＥは、読
出し動作を指示するとき“１”となって与えられる。図
２に示されたサイクルCy１及びサイクルCy３の期間、信
号ＲＡＭＥは“１”であり、読出し動作中である。サイ
クルCy２では、信号ＲＡＭＥが“０”であるので、外部
に読出しは行われない。ワード線ＷＬ1 を選択するアド
レスを活性化してＲＡＭセル１のデータを読出す場合、
図２のサイクルCy１及びサイクルCy３の期間では、プリ
チャージ信号φが“１”のとき、ビット線ＢＬのチャー
ジアップが行われる。ただし、サイクルCy１の前のビッ
ト線ＢＬのレベルが、“１”である場合は、その“１”
のレベルが維持される。その後、プリチャージ信号φが
“０”に変化するとＮＭＯＳ３がオンし、ＲＡＭセル１
とビット線ＢＬが接続される。ＲＡＭセル１に保持して
いるデータが“０”なので、ビット線ＢＬはディスチャ
ージされる。サイクルCy２においては信号ＲＡＭＥが
“０”であり、ＰＭＯＳ７がオフ状態となって、ビット
線ＢＬは、信号φが“１”となってもチャージアップさ
れない。ワード線ＷＬ2 が活性化されてＲＡＭセル２の
データが読出される場合、ＲＡＭセル２の保持している
データが“１”であるので、ビット線ＢＬは一度もディ
スチャージされない。つまり、ディスチャージによる電
流消費がない。以上のように、本実施例では、従来の同
期型半導体記憶装置にＮＡＮＤゲート１０を設けている
ので、ビット線ＢＬのチャージアップ条件に信号ＲＡＭ
Ｅの論理条件を加える構成となっている。そのため、デ
ータの読出しが不要なときに、信号ＲＡＭＥを“０”と
することで、ビット線ＢＬのチャージアップを行わなく
てよくなる。即ち、少ないハードウエアの追加で、無駄
なプリチャージ電流を削減することができる。
り、この図２を参照しつつ、図１の動作を説明する。ワ
ード線ＷＬ1 に接続されたＲＡＭセル１には“０”、ワ
ード線ＷＬ2 に接続されたＲＡＭセル２には“１”のデ
ータが保持されているものとする。信号ＲＡＭＥは、読
出し動作を指示するとき“１”となって与えられる。図
２に示されたサイクルCy１及びサイクルCy３の期間、信
号ＲＡＭＥは“１”であり、読出し動作中である。サイ
クルCy２では、信号ＲＡＭＥが“０”であるので、外部
に読出しは行われない。ワード線ＷＬ1 を選択するアド
レスを活性化してＲＡＭセル１のデータを読出す場合、
図２のサイクルCy１及びサイクルCy３の期間では、プリ
チャージ信号φが“１”のとき、ビット線ＢＬのチャー
ジアップが行われる。ただし、サイクルCy１の前のビッ
ト線ＢＬのレベルが、“１”である場合は、その“１”
のレベルが維持される。その後、プリチャージ信号φが
“０”に変化するとＮＭＯＳ３がオンし、ＲＡＭセル１
とビット線ＢＬが接続される。ＲＡＭセル１に保持して
いるデータが“０”なので、ビット線ＢＬはディスチャ
ージされる。サイクルCy２においては信号ＲＡＭＥが
“０”であり、ＰＭＯＳ７がオフ状態となって、ビット
線ＢＬは、信号φが“１”となってもチャージアップさ
れない。ワード線ＷＬ2 が活性化されてＲＡＭセル２の
データが読出される場合、ＲＡＭセル２の保持している
データが“１”であるので、ビット線ＢＬは一度もディ
スチャージされない。つまり、ディスチャージによる電
流消費がない。以上のように、本実施例では、従来の同
期型半導体記憶装置にＮＡＮＤゲート１０を設けている
ので、ビット線ＢＬのチャージアップ条件に信号ＲＡＭ
Ｅの論理条件を加える構成となっている。そのため、デ
ータの読出しが不要なときに、信号ＲＡＭＥを“０”と
することで、ビット線ＢＬのチャージアップを行わなく
てよくなる。即ち、少ないハードウエアの追加で、無駄
なプリチャージ電流を削減することができる。
【０００９】第２の実施例 図３は、本発明の第２の実施例を示す半導体記憶装置の
回路図であり、図１と共通する要素には、共通の符号が
付されている。この半導体記憶装置は、第１の実施例と
同様に、ＲＡＭセル１，２と、それらＲＡＭセル１，２
をビット線ＢＬにそれぞれ接続するＮＭＯＳ３，４と
を、備えている。ＮＭＯＳ３のゲート電極はワード線Ｗ
Ｌ1 に接続され、ＮＭＯＳ４のゲート電極がワード線Ｗ
Ｌ2 に接続されている。ビット線ＢＬと電源の間には、
該ビット線ＢＬをチャージアップするプリチャージ手段
のＮＭＯＳ８が接続されている。本実施例は第１の実施
例とは異なり、ＮＭＯＳ８のゲート電極には、プリチャ
ージ信号φが直接入力される構成である。また、各ワー
ド線ＷＬ1 ，ＷＬ2 には、該ワード線ＷＬ1 ，ＷＬ2 を
必要なときだけ活性化する論理手段である３入力ゲート
１１，１２の出力側が、それぞれ接続されている。各ゲ
ート１１，１２の一つの入力端子には、ワード線選択信
号であるアドレスがそれぞれ入力されている。各ゲート
１１，１２の他の入力端子には、プリチャージ信号φと
信号ＲＡＭＥが共通にそれぞれ入力されている。即ち、
各ゲート１１，１２は、プリチャージ信号φが“０”
で、信号ＲＡＭＥが“１”で、かつアドレスが“１”の
とき、ワード線ＷＬ1 ，ＷＬ2 のレベルを“１”にする
ように機能する構成である。
回路図であり、図１と共通する要素には、共通の符号が
付されている。この半導体記憶装置は、第１の実施例と
同様に、ＲＡＭセル１，２と、それらＲＡＭセル１，２
をビット線ＢＬにそれぞれ接続するＮＭＯＳ３，４と
を、備えている。ＮＭＯＳ３のゲート電極はワード線Ｗ
Ｌ1 に接続され、ＮＭＯＳ４のゲート電極がワード線Ｗ
Ｌ2 に接続されている。ビット線ＢＬと電源の間には、
該ビット線ＢＬをチャージアップするプリチャージ手段
のＮＭＯＳ８が接続されている。本実施例は第１の実施
例とは異なり、ＮＭＯＳ８のゲート電極には、プリチャ
ージ信号φが直接入力される構成である。また、各ワー
ド線ＷＬ1 ，ＷＬ2 には、該ワード線ＷＬ1 ，ＷＬ2 を
必要なときだけ活性化する論理手段である３入力ゲート
１１，１２の出力側が、それぞれ接続されている。各ゲ
ート１１，１２の一つの入力端子には、ワード線選択信
号であるアドレスがそれぞれ入力されている。各ゲート
１１，１２の他の入力端子には、プリチャージ信号φと
信号ＲＡＭＥが共通にそれぞれ入力されている。即ち、
各ゲート１１，１２は、プリチャージ信号φが“０”
で、信号ＲＡＭＥが“１”で、かつアドレスが“１”の
とき、ワード線ＷＬ1 ，ＷＬ2 のレベルを“１”にする
ように機能する構成である。
【００１０】図４は、図３の動作を説明する波形図であ
り、この図４を参照しつつ、図３の半導体記憶装置の動
作を説明する。ワード線ＷＬ1 に接続されたＲＡＭセル
１には“０”、ワード線ＷＬ2 に接続されたＲＡＭセル
２には“１”のデータが保持されているものとする。本
実施例の半導体記憶装置は第１の実施例と異なり、プリ
チャージ信号φが“１”のとき、必ずＮＭＯＳ８がオン
してビット線ＢＬがチャージアップされる。ワード線Ｗ
Ｌ1 に接続されたＲＡＭセル１の保持したデータの
“０”を読出す場合、ワード線ＷＬ1 に対応するアドレ
スが活性化されると共に、図４のサイクルCy１１でプリ
チャージ信号φが“１”のとき、ビット線ＢＬのチャー
ジアップが行われる。そして、プリチャージ信号φが
“０”で信号ＲＡＭＥが“１”となると、ワード線ＷＬ
1 が活性化されて“１”となる。その結果、ＮＭＯＳ３
がオンする。ＮＭＯＳ３がオンすると、保持データの
“０”のため、ビット線ＢＬがディスチャージされる。
サイクルCy１２の期間で、ビット線ＢＬが一度プリチャ
ージされるが、ワード線ＷＬ1 が活性化されないので、
該ビット線ＢＬがディスチャージされない。続くサイク
ルCy１３では、プリチャージ信号φが“１”となって
も、すでに、ビット線ＢＬのレベルは“１”となってい
るので、新たなチャージアップが行われずに、データの
“０”が読出される。
り、この図４を参照しつつ、図３の半導体記憶装置の動
作を説明する。ワード線ＷＬ1 に接続されたＲＡＭセル
１には“０”、ワード線ＷＬ2 に接続されたＲＡＭセル
２には“１”のデータが保持されているものとする。本
実施例の半導体記憶装置は第１の実施例と異なり、プリ
チャージ信号φが“１”のとき、必ずＮＭＯＳ８がオン
してビット線ＢＬがチャージアップされる。ワード線Ｗ
Ｌ1 に接続されたＲＡＭセル１の保持したデータの
“０”を読出す場合、ワード線ＷＬ1 に対応するアドレ
スが活性化されると共に、図４のサイクルCy１１でプリ
チャージ信号φが“１”のとき、ビット線ＢＬのチャー
ジアップが行われる。そして、プリチャージ信号φが
“０”で信号ＲＡＭＥが“１”となると、ワード線ＷＬ
1 が活性化されて“１”となる。その結果、ＮＭＯＳ３
がオンする。ＮＭＯＳ３がオンすると、保持データの
“０”のため、ビット線ＢＬがディスチャージされる。
サイクルCy１２の期間で、ビット線ＢＬが一度プリチャ
ージされるが、ワード線ＷＬ1 が活性化されないので、
該ビット線ＢＬがディスチャージされない。続くサイク
ルCy１３では、プリチャージ信号φが“１”となって
も、すでに、ビット線ＢＬのレベルは“１”となってい
るので、新たなチャージアップが行われずに、データの
“０”が読出される。
【００１１】ワード線ＷＬ2 に対応するアドレスが活性
化されてＲＡＭセル２のデータが読出される場合、ＲＡ
Ｍセル２の保持しているデータが“１”であるので、ビ
ット線ＢＬは一度もディスチャージされない。つまり、
ディスチャージによる電流消費がない。以上のように、
この第２の実施例ではゲート１１，１２を設け、必要で
ないときに、ワード線ＷＬ1 及びワード線ＷＬ2 の活性
化させないようにしている。そのため、ビット線ＢＬに
おける不要なディスチャージがなくなり、電流の消費が
少なくなる。また、プリチャージ信号φが立ち下がるま
でに、信号ＲＡＭＥが“１”となれば読出しが可能であ
り、信号ＲＡＭＥを生成する回路の精度を緩くすること
ができる。
化されてＲＡＭセル２のデータが読出される場合、ＲＡ
Ｍセル２の保持しているデータが“１”であるので、ビ
ット線ＢＬは一度もディスチャージされない。つまり、
ディスチャージによる電流消費がない。以上のように、
この第２の実施例ではゲート１１，１２を設け、必要で
ないときに、ワード線ＷＬ1 及びワード線ＷＬ2 の活性
化させないようにしている。そのため、ビット線ＢＬに
おける不要なディスチャージがなくなり、電流の消費が
少なくなる。また、プリチャージ信号φが立ち下がるま
でに、信号ＲＡＭＥが“１”となれば読出しが可能であ
り、信号ＲＡＭＥを生成する回路の精度を緩くすること
ができる。
【００１２】第３の実施例 図５は、本発明の第３の実施例を示す半導体記憶装置の
回路図である。この半導体記憶装置は、レジスタファイ
ル等に用いられる多ビット長のＲＡＭであり、同一構成
の複数のＲＡＭセル２０1 〜２０n を備えている。ＲＡ
Ｍセル２０1 〜２０n は、ビット線対ＢＬw ，ＢＬr
と、ワード線対ＷＬw ，ＷＬr 間に接続されている。各
ＲＡＭセル２０1 〜２０n は、７トランジスタ構成でさ
れ、リードポートＲとライトポートＷをそれぞれ有した
ものとなっている。各ＲＡＭセル２０1 〜２０n におい
て、書込み用のビット線ＢＬw にはＮＭＯＳ２１が接続
されている。ＮＭＯＳ２１の出力側には、２個のインバ
ータ２２，２３が襷がけ接続されたフリップフロップが
接続され、そのフリップフロップの出力側が、ＮＭＯＳ
２４のゲート電極に接続されている。ＮＭＯＳ２４の出
力側がＮＭＯＳ２５を介して読出し用のビット線ＢＬr
に接続されている。ＮＭＯＳ２１のゲート電極はワード
線ＷＬw に接続され、ＮＭＯＳ２５のゲート電極がワー
ド線ＷＬr に接続されている。各ビット線ＢＬr と電源
との間には、該ビット線ＢＬrをチャージアップするプ
リチャージ手段のＰＭＯＳ３０1 〜３０n が接続されて
いる。
回路図である。この半導体記憶装置は、レジスタファイ
ル等に用いられる多ビット長のＲＡＭであり、同一構成
の複数のＲＡＭセル２０1 〜２０n を備えている。ＲＡ
Ｍセル２０1 〜２０n は、ビット線対ＢＬw ，ＢＬr
と、ワード線対ＷＬw ，ＷＬr 間に接続されている。各
ＲＡＭセル２０1 〜２０n は、７トランジスタ構成でさ
れ、リードポートＲとライトポートＷをそれぞれ有した
ものとなっている。各ＲＡＭセル２０1 〜２０n におい
て、書込み用のビット線ＢＬw にはＮＭＯＳ２１が接続
されている。ＮＭＯＳ２１の出力側には、２個のインバ
ータ２２，２３が襷がけ接続されたフリップフロップが
接続され、そのフリップフロップの出力側が、ＮＭＯＳ
２４のゲート電極に接続されている。ＮＭＯＳ２４の出
力側がＮＭＯＳ２５を介して読出し用のビット線ＢＬr
に接続されている。ＮＭＯＳ２１のゲート電極はワード
線ＷＬw に接続され、ＮＭＯＳ２５のゲート電極がワー
ド線ＷＬr に接続されている。各ビット線ＢＬr と電源
との間には、該ビット線ＢＬrをチャージアップするプ
リチャージ手段のＰＭＯＳ３０1 〜３０n が接続されて
いる。
【００１３】このような構成の半導体記憶装置では、各
ＲＡＭセル２０1 〜２０n の保持するデータがすべて
“０”の場合、そのデータを読出すと消費電力が大きく
なる。そこで、本実施例の半導体記憶装置では、書込み
用の各ビット線ＢＬw に与えられた入力データＤｉ０〜
Ｄｉｎを選択信号Ｓによってそれぞれ反転する書込み手
段であるゲート４１と、読出し用の各ビット線ＢＬr に
読出された出力データＤｏ０〜Ｄｏｎを信号Ｓによって
それぞれ反転する読出し手段であるゲート４２とを、設
けている。
ＲＡＭセル２０1 〜２０n の保持するデータがすべて
“０”の場合、そのデータを読出すと消費電力が大きく
なる。そこで、本実施例の半導体記憶装置では、書込み
用の各ビット線ＢＬw に与えられた入力データＤｉ０〜
Ｄｉｎを選択信号Ｓによってそれぞれ反転する書込み手
段であるゲート４１と、読出し用の各ビット線ＢＬr に
読出された出力データＤｏ０〜Ｄｏｎを信号Ｓによって
それぞれ反転する読出し手段であるゲート４２とを、設
けている。
【００１４】次に、図５の半導体記憶装置の動作を説明
する。実行するアプリレケーションによって、統計的に
データに“０”が多いか、“１”が多いかを予め調べて
おく。この調査結果から、書込むデータに“０”が多い
場合、信号Ｓのレベルを“１”にする。データの書込み
時に、書込みデータとなる入力データＤｉ０〜Ｄｉｎの
レベルを信号Ｓによって反転してＲＡＭセル２０1 〜２
０n に書込む。これにより、ＲＡＭセル２０1 〜２０n
に書込まれたデータは“１”が多くなる。データ読出し
の時、同様に信号Ｓによって読出したデータを反転し、
各ゲート４２から出力データＤｏ０〜Ｄｏｎを反転して
出力する。これによって、本来読出されるべきデータが
出力される。以上のように、この第３の実施例では、ゲ
ート４１，４２を設けているので、ＲＡＭセル２０1 〜
２０n に入力データＤｉ０〜Ｄｉｎを反転して書込むこ
とができる。よって、各ＲＡＭセル２０1 〜２０n の保
持データは、“１”が多くなり、それらを読出すときの
デイスチャージ量を削減できる。即ち、消費電流を少な
くすることができる。
する。実行するアプリレケーションによって、統計的に
データに“０”が多いか、“１”が多いかを予め調べて
おく。この調査結果から、書込むデータに“０”が多い
場合、信号Ｓのレベルを“１”にする。データの書込み
時に、書込みデータとなる入力データＤｉ０〜Ｄｉｎの
レベルを信号Ｓによって反転してＲＡＭセル２０1 〜２
０n に書込む。これにより、ＲＡＭセル２０1 〜２０n
に書込まれたデータは“１”が多くなる。データ読出し
の時、同様に信号Ｓによって読出したデータを反転し、
各ゲート４２から出力データＤｏ０〜Ｄｏｎを反転して
出力する。これによって、本来読出されるべきデータが
出力される。以上のように、この第３の実施例では、ゲ
ート４１，４２を設けているので、ＲＡＭセル２０1 〜
２０n に入力データＤｉ０〜Ｄｉｎを反転して書込むこ
とができる。よって、各ＲＡＭセル２０1 〜２０n の保
持データは、“１”が多くなり、それらを読出すときの
デイスチャージ量を削減できる。即ち、消費電流を少な
くすることができる。
【００１５】第４の実施例 図６は、本発明の第４の実施例を示す半導体記憶装置の
回路図であり、図５と共通する要素には、共通の符号が
付されている。この半導体記憶装置は、第３の実施例に
おける半導体記憶装置に、データＤｉ０〜Ｄｉｎを判定
し、判定結果に対応するレベルの選択信号Ｓを生成する
データ判定手段であるＳ信号発生回路５０と、該Ｓ信号
発生回路５０の出力を格納するＲＡＭセル５１を設けて
いる。Ｓ信号発生回路５０には、入力データＤｉ０〜Ｄ
ｉｎが入力される接続である。Ｓ信号発生回路５０は図
示しない例えば多数決回路等を備え、入力データＤｉ０
〜Ｄｉｎに“１”が多ければ信号Ｓに非反転を示す
“１”を発生し、“０”が多ければ反転を示す“０”を
発生する機能を有している。Ｓ信号発生回路５０の出力
側が、記憶手段であるＲＡＭセル５１のライトポートＷ
に接続されている。ＲＡＭセル５１の内部構成は他のＲ
ＡＭセル２０1〜２０n と同様の構成であり、該ＲＡＭ
５１もワード線対ＷＬw ，ＷＬr に接続されている。Ｒ
ＡＭ５１のリードポートＲは、ＰＭＯＳ５２を介して電
源に接続され、また、出力データＤｏ０〜Ｄｏｎを出力
するゲート４２の入力側にも共通接続されている。
回路図であり、図５と共通する要素には、共通の符号が
付されている。この半導体記憶装置は、第３の実施例に
おける半導体記憶装置に、データＤｉ０〜Ｄｉｎを判定
し、判定結果に対応するレベルの選択信号Ｓを生成する
データ判定手段であるＳ信号発生回路５０と、該Ｓ信号
発生回路５０の出力を格納するＲＡＭセル５１を設けて
いる。Ｓ信号発生回路５０には、入力データＤｉ０〜Ｄ
ｉｎが入力される接続である。Ｓ信号発生回路５０は図
示しない例えば多数決回路等を備え、入力データＤｉ０
〜Ｄｉｎに“１”が多ければ信号Ｓに非反転を示す
“１”を発生し、“０”が多ければ反転を示す“０”を
発生する機能を有している。Ｓ信号発生回路５０の出力
側が、記憶手段であるＲＡＭセル５１のライトポートＷ
に接続されている。ＲＡＭセル５１の内部構成は他のＲ
ＡＭセル２０1〜２０n と同様の構成であり、該ＲＡＭ
５１もワード線対ＷＬw ，ＷＬr に接続されている。Ｒ
ＡＭ５１のリードポートＲは、ＰＭＯＳ５２を介して電
源に接続され、また、出力データＤｏ０〜Ｄｏｎを出力
するゲート４２の入力側にも共通接続されている。
【００１６】次に、図６の半導体記憶装置の動作を説明
する。データの書込み時に、Ｓ信号発生回路５０は入力
データＤｉ０〜Ｄｉｎに“１”が多いか“０”が多いか
を判定する。判定結果で“１”が多い場合に、信号Ｓの
レベルを“１”にし、“０”が多ければ“０”にする。
この信号Ｓのレベルは、ＲＡＭセル５１にデータとして
保持されると共に、各ゲート４１に与えられる。信号Ｓ
に基づき、各ゲート４１は入力データＤｉ０〜Ｄｉｎを
反転或いは非反転したレベルをビット線ＢＬｗにそれぞ
れ与え、各ＲＡＭセル２０1 〜２０n にデータがそれぞ
れ書込まれる。各ＲＡＭセル２０1 〜２０n からデータ
を読出す場合、ＲＡＭセル５１に格納されたデータが読
出され、そのデータが信号Ｓとして各ゲート４２に与え
られる。各ＲＡＭセル２０1 〜２０n からビット線ＢＬ
rを介して読出されデータに対して、各ゲート４２は反
転するかまたはそのまま非反転で出力データＤｏ０〜Ｄ
ｏｎを出力する。以上のように、この第４の実施例では
第３の実施例の半導体記憶装置に、さらにＳ信号判定回
路５０とＲＡＭセル５１を設けた構成なので、入力デー
タＤｉ０〜Ｄｉｎがどのようなデータ群であっても、ビ
ット線ＢＬr におけるディスチャージ量を削減すること
が可能となる。即ち、消費電流を少なくすることができ
る。
する。データの書込み時に、Ｓ信号発生回路５０は入力
データＤｉ０〜Ｄｉｎに“１”が多いか“０”が多いか
を判定する。判定結果で“１”が多い場合に、信号Ｓの
レベルを“１”にし、“０”が多ければ“０”にする。
この信号Ｓのレベルは、ＲＡＭセル５１にデータとして
保持されると共に、各ゲート４１に与えられる。信号Ｓ
に基づき、各ゲート４１は入力データＤｉ０〜Ｄｉｎを
反転或いは非反転したレベルをビット線ＢＬｗにそれぞ
れ与え、各ＲＡＭセル２０1 〜２０n にデータがそれぞ
れ書込まれる。各ＲＡＭセル２０1 〜２０n からデータ
を読出す場合、ＲＡＭセル５１に格納されたデータが読
出され、そのデータが信号Ｓとして各ゲート４２に与え
られる。各ＲＡＭセル２０1 〜２０n からビット線ＢＬ
rを介して読出されデータに対して、各ゲート４２は反
転するかまたはそのまま非反転で出力データＤｏ０〜Ｄ
ｏｎを出力する。以上のように、この第４の実施例では
第３の実施例の半導体記憶装置に、さらにＳ信号判定回
路５０とＲＡＭセル５１を設けた構成なので、入力デー
タＤｉ０〜Ｄｉｎがどのようなデータ群であっても、ビ
ット線ＢＬr におけるディスチャージ量を削減すること
が可能となる。即ち、消費電流を少なくすることができ
る。
【００１７】第５の実施例 図７は、本発明の第５の実施例を示す半導体記憶装置の
回路図である。一般的に、大容量のＲＡＭでは性能を確
保するために、カラム分割という構成が採用される。本
実施例はカラム分割されたＲＡＭに対して、低消費電力
化を行うものである。図７では大容量のＲＡＭの読出し
動作に関与する部分が示されている。この半導体記憶装
置は、４ビット×１６ワードの容量のＲＡＭであり、４
つのカラム６０，７０，８０，９０を備えている。各カ
ラム６０〜９０は、同様の構成であり、ワード線ＷＬ1
に共通に接続された４個のＲＡＭセルＣ０〜Ｃ３と、ワ
ード線ＷＬ2 に共通に接続された４個のＲＡＭセルＣ４
〜Ｃ７と、ワード線ＷＬ3 に共通に接続された４個のＲ
ＡＭセルＣ８〜Ｃ１１と、ワード線ＷＬ4に共通に接続
された４個のＲＡＭセルＣ１２〜Ｃ１５とを、有してい
る。各ＲＡＭセルＣ０，Ｃ４，Ｃ８，Ｃ１２は、各ワー
ド線ＷＬ1 〜ＷＬ4 に直交するビット線ＢＬ1 に接続さ
れている。同様に、各ＲＡＭセルＣ１，Ｃ５，Ｃ９，Ｃ
１３はビット線ＢＬ2 に、各ＲＡＭセルＣ２，Ｃ６，Ｃ
１０，Ｃ１４はビット線ＢＬ3 に、各ＲＡＭセルＣ３，
Ｃ７，Ｃ１１，Ｃ１５はＢＬ4 に接続されている。各ビ
ット線ＢＬ1 〜ＢＬ4 は、プリチャージ手段である４個
のＮＰＭＯＳｔ１〜ｔ４を介してそれぞれ電源に接続さ
れている。
回路図である。一般的に、大容量のＲＡＭでは性能を確
保するために、カラム分割という構成が採用される。本
実施例はカラム分割されたＲＡＭに対して、低消費電力
化を行うものである。図７では大容量のＲＡＭの読出し
動作に関与する部分が示されている。この半導体記憶装
置は、４ビット×１６ワードの容量のＲＡＭであり、４
つのカラム６０，７０，８０，９０を備えている。各カ
ラム６０〜９０は、同様の構成であり、ワード線ＷＬ1
に共通に接続された４個のＲＡＭセルＣ０〜Ｃ３と、ワ
ード線ＷＬ2 に共通に接続された４個のＲＡＭセルＣ４
〜Ｃ７と、ワード線ＷＬ3 に共通に接続された４個のＲ
ＡＭセルＣ８〜Ｃ１１と、ワード線ＷＬ4に共通に接続
された４個のＲＡＭセルＣ１２〜Ｃ１５とを、有してい
る。各ＲＡＭセルＣ０，Ｃ４，Ｃ８，Ｃ１２は、各ワー
ド線ＷＬ1 〜ＷＬ4 に直交するビット線ＢＬ1 に接続さ
れている。同様に、各ＲＡＭセルＣ１，Ｃ５，Ｃ９，Ｃ
１３はビット線ＢＬ2 に、各ＲＡＭセルＣ２，Ｃ６，Ｃ
１０，Ｃ１４はビット線ＢＬ3 に、各ＲＡＭセルＣ３，
Ｃ７，Ｃ１１，Ｃ１５はＢＬ4 に接続されている。各ビ
ット線ＢＬ1 〜ＢＬ4 は、プリチャージ手段である４個
のＮＰＭＯＳｔ１〜ｔ４を介してそれぞれ電源に接続さ
れている。
【００１８】各ワード線ＷＬ1 〜ＷＬ4 は、アドレスを
デコードするデコーダ（decoder ）１００に接続されて
いる。各カラム６０〜９０のビット線ＢＬ1 〜ＢＬ4 の
出力側には、読出し制御部１１０が接続されている。読
出し制御部１１０の出力側が、各カラム６０〜９０に対
応した出力手段である４個のセレクタ（Sel)１２０，１
３０，１４０，１５０が接続されている。セレクタ１２
０，１３０，１４０，１５０には、アドレスの下位２ビ
ットが与えられ、各セレクタ１２０〜１５０はその下位
２ビットに基づき、各カラム６０〜９０に対応した読出
し制御部１１０の出力を選択して出力する構成となって
いる。各カラム６０〜９０のＮＭＯＳｔ１〜ｔ４のゲー
ト電極は、プリチャージ信号φと読出し動作制御信号Ｒ
ＥＡＤを入力して各ビット線ＢＬ1 〜ＢＬ4 のチャージ
アップの制御手段であるゲート１６０の出力側が接続さ
れている。この信号ＲＥＡＤは、デコーダ１００と読出
し制御部１１０にも接続されている。本実施例の半導体
記憶装置の特徴はこの信号ＲＥＡＤを用いることと、読
出し制御部１１０とゲート１６０を従来の半導体記憶装
置に設けていることである。
デコードするデコーダ（decoder ）１００に接続されて
いる。各カラム６０〜９０のビット線ＢＬ1 〜ＢＬ4 の
出力側には、読出し制御部１１０が接続されている。読
出し制御部１１０の出力側が、各カラム６０〜９０に対
応した出力手段である４個のセレクタ（Sel)１２０，１
３０，１４０，１５０が接続されている。セレクタ１２
０，１３０，１４０，１５０には、アドレスの下位２ビ
ットが与えられ、各セレクタ１２０〜１５０はその下位
２ビットに基づき、各カラム６０〜９０に対応した読出
し制御部１１０の出力を選択して出力する構成となって
いる。各カラム６０〜９０のＮＭＯＳｔ１〜ｔ４のゲー
ト電極は、プリチャージ信号φと読出し動作制御信号Ｒ
ＥＡＤを入力して各ビット線ＢＬ1 〜ＢＬ4 のチャージ
アップの制御手段であるゲート１６０の出力側が接続さ
れている。この信号ＲＥＡＤは、デコーダ１００と読出
し制御部１１０にも接続されている。本実施例の半導体
記憶装置の特徴はこの信号ＲＥＡＤを用いることと、読
出し制御部１１０とゲート１６０を従来の半導体記憶装
置に設けていることである。
【００１９】読出し制御部１１０の内部は、各カラム６
０〜９０に対応した同一の回路で構成でされている。そ
の各回路において、各ビット線ＢＬ1 〜ＢＬ4 は、該ビ
ット線ＢＬ1 〜ＢＬ4 上のデータをそれぞれ格納する４
個のデータ格納手段１１１ａ，１１１ｂ，１１１ｃ，１
１１ｄを備えている。各データ格納手段１１１ａ〜１１
１ｄの出力側は、該データ格納手段１１１ａ〜１１１ｄ
の格納データとビット線ＢＬ1 〜ＢＬ4 上のデータを選
択して出力する選択手段のセレクタ１１２ａ，１１２
ｂ，１１２ｃ，１１２ｄにそれぞれ接続されている。各
データ格納手段１１１ａ〜１１１ｄには、信号ＲＥＡＤ
がライトイネーブルＷＥとして共通に与えられ、各セレ
クタ１１２ａ〜１１２ｄにも信号ＲＥＡＤが共通入力さ
れる構成である。
０〜９０に対応した同一の回路で構成でされている。そ
の各回路において、各ビット線ＢＬ1 〜ＢＬ4 は、該ビ
ット線ＢＬ1 〜ＢＬ4 上のデータをそれぞれ格納する４
個のデータ格納手段１１１ａ，１１１ｂ，１１１ｃ，１
１１ｄを備えている。各データ格納手段１１１ａ〜１１
１ｄの出力側は、該データ格納手段１１１ａ〜１１１ｄ
の格納データとビット線ＢＬ1 〜ＢＬ4 上のデータを選
択して出力する選択手段のセレクタ１１２ａ，１１２
ｂ，１１２ｃ，１１２ｄにそれぞれ接続されている。各
データ格納手段１１１ａ〜１１１ｄには、信号ＲＥＡＤ
がライトイネーブルＷＥとして共通に与えられ、各セレ
クタ１１２ａ〜１１２ｄにも信号ＲＥＡＤが共通入力さ
れる構成である。
【００２０】図８は図７の動作を示すタイムチャートで
あり、この図を参照しつつ、図７の半導体記憶装置の動
作を説明する。この半導体記憶装置には、４ビットのア
ドレスが与えられる。アドレスの上位２ビットはローア
ドレスである。半導体記憶装置の読出し動作は、各カラ
ム６０〜９０ごとに同じ動作が行われ、各セレクタ１２
０〜１５０は、各カラム６０〜９０内で選択されたＲＡ
Ｍセルの保持データを、それぞれ出力データＤｏ１〜Ｄ
ｏ３として出力する。あるアドレスＡが与えられている
状態で、信号φと信号ＲＥＡＤが“１”となると、各Ｎ
ＭＯＳｔ１〜ｔ４がオンし、図８のようにビット線ＢＬ
1 〜ＢＬ4 がそれぞれプリチャージされる。プリチャー
ジ動作の後に、信号φが“０”になり、デコーダ１００
がアドレスＡの上位２ビットで指示された例えばワード
線ＷＬ1 を活性化する。これより、各ビット線ＢＬ1 〜
ＢＬ4 には、ＲＡＭセルＣ０〜Ｃ３のデータがそれぞれ
与えられる。ビット線ＢＬ1 〜ＢＬ4 上のデータは、各
セレクタ１１２ａ〜１１２ｄの選択によって、セレクタ
１２０〜１５０に与えられる。この時、信号ＲＥＡＤが
“１”であるので、データ格納手段１１１ａ〜１１１ｄ
にＲＡＭセルＣ０〜Ｃ３のデータが、それぞれ格納され
る。セレクタ１２０〜１５０はアドレスＡの下位２ビッ
トに基づいた選択を行い、例えば、各カラム６０〜９０
のＲＡＭセルＣ０のデータをそれぞれ選択する。それら
選択された各ＲＡＭセルＣ０のデータが、出力データＤ
ｏ１〜Ｄｏ３として出力される。
あり、この図を参照しつつ、図７の半導体記憶装置の動
作を説明する。この半導体記憶装置には、４ビットのア
ドレスが与えられる。アドレスの上位２ビットはローア
ドレスである。半導体記憶装置の読出し動作は、各カラ
ム６０〜９０ごとに同じ動作が行われ、各セレクタ１２
０〜１５０は、各カラム６０〜９０内で選択されたＲＡ
Ｍセルの保持データを、それぞれ出力データＤｏ１〜Ｄ
ｏ３として出力する。あるアドレスＡが与えられている
状態で、信号φと信号ＲＥＡＤが“１”となると、各Ｎ
ＭＯＳｔ１〜ｔ４がオンし、図８のようにビット線ＢＬ
1 〜ＢＬ4 がそれぞれプリチャージされる。プリチャー
ジ動作の後に、信号φが“０”になり、デコーダ１００
がアドレスＡの上位２ビットで指示された例えばワード
線ＷＬ1 を活性化する。これより、各ビット線ＢＬ1 〜
ＢＬ4 には、ＲＡＭセルＣ０〜Ｃ３のデータがそれぞれ
与えられる。ビット線ＢＬ1 〜ＢＬ4 上のデータは、各
セレクタ１１２ａ〜１１２ｄの選択によって、セレクタ
１２０〜１５０に与えられる。この時、信号ＲＥＡＤが
“１”であるので、データ格納手段１１１ａ〜１１１ｄ
にＲＡＭセルＣ０〜Ｃ３のデータが、それぞれ格納され
る。セレクタ１２０〜１５０はアドレスＡの下位２ビッ
トに基づいた選択を行い、例えば、各カラム６０〜９０
のＲＡＭセルＣ０のデータをそれぞれ選択する。それら
選択された各ＲＡＭセルＣ０のデータが、出力データＤ
ｏ１〜Ｄｏ３として出力される。
【００２１】続いて、アドレスＡ＋１が与えられたとき
には、信号φは“０”のままである。また、信号ＲＥＡ
Ｄのレベルは“０”とする。この状態のとき、各セレク
タ１１２ａ〜１１２ｄは、データ格納手段１１１ａ〜１
１１ｄの格納データの方を選択してセレクタ１２０〜１
５０に与える。セレクタ１２０〜１５０は、各カラム６
０〜９０のＲＡＭセルＣ１のデータをそれぞれ選択す
る。それら選択された各ＲＡＭセルＣ１のデータが、出
力データＤｏ１〜Ｄｏ３として出力される。アドレスＡ
＋１が与えられたときと同様の動作がアドレスＡ＋２，
Ａ＋３でも行われ、ＲＡＭセルＣ２，Ｃ３のデータが読
出される。即ち、先に読出したデータと同じローアドレ
スを有するアドレスの場合は、信号ＲＥＡＤを“１”に
しなくても、読出しが可能である。この半導体記憶装置
は、主に命令キャッシュＲＡＭに使用される。命令キャ
ッシュＲＡＭでは、分岐が発生する場合以外、アドレス
は＋１にインクリメントされるので、カウンタ回路等を
用いればＲＥＡＤ信号の生成も容易である。アドレスの
下位２ビットが“０”であるか分岐アドレスの時にの
み、信号ＲＥＡＤのレベルを“１”とすればよい。以上
のように、この第５の実施例では、読出し制御部１１０
とゲート１６０を従来の半導体記憶装置に設けているの
で、連続アドレスに対応するデータをデータ格納手段１
１１ａ〜１１１ｄから読出せるので、従来に比べて、ビ
ット線における消費電力を低減することができる。本実
施例の半導体記憶装置を命令キャッシュとして用いる
と、読出し動作の消費電力を最大１／４に低減できる。
には、信号φは“０”のままである。また、信号ＲＥＡ
Ｄのレベルは“０”とする。この状態のとき、各セレク
タ１１２ａ〜１１２ｄは、データ格納手段１１１ａ〜１
１１ｄの格納データの方を選択してセレクタ１２０〜１
５０に与える。セレクタ１２０〜１５０は、各カラム６
０〜９０のＲＡＭセルＣ１のデータをそれぞれ選択す
る。それら選択された各ＲＡＭセルＣ１のデータが、出
力データＤｏ１〜Ｄｏ３として出力される。アドレスＡ
＋１が与えられたときと同様の動作がアドレスＡ＋２，
Ａ＋３でも行われ、ＲＡＭセルＣ２，Ｃ３のデータが読
出される。即ち、先に読出したデータと同じローアドレ
スを有するアドレスの場合は、信号ＲＥＡＤを“１”に
しなくても、読出しが可能である。この半導体記憶装置
は、主に命令キャッシュＲＡＭに使用される。命令キャ
ッシュＲＡＭでは、分岐が発生する場合以外、アドレス
は＋１にインクリメントされるので、カウンタ回路等を
用いればＲＥＡＤ信号の生成も容易である。アドレスの
下位２ビットが“０”であるか分岐アドレスの時にの
み、信号ＲＥＡＤのレベルを“１”とすればよい。以上
のように、この第５の実施例では、読出し制御部１１０
とゲート１６０を従来の半導体記憶装置に設けているの
で、連続アドレスに対応するデータをデータ格納手段１
１１ａ〜１１１ｄから読出せるので、従来に比べて、ビ
ット線における消費電力を低減することができる。本実
施例の半導体記憶装置を命令キャッシュとして用いる
と、読出し動作の消費電力を最大１／４に低減できる。
【００２２】第６の実施例 図９は、本発明の第６の実施例を示す半導体記憶装置の
回路図であり、図７と共通する要素には共通の符号が付
されている。この半導体記憶装置は４ビット×１６ワー
ドの容量のＲＡＭであり、第５の実施例と同様の４つの
カラム６０，７０，８０，９０を備えている。各カラム
６０〜９０のビット線ＢＬ1 〜ＢＬ4 の出力側には、読
出し制御部１１０が接続され、該読出し制御部１１０の
出力側が、各カラム６０〜９０に対応した４個のセレク
タ１２０，１３０，１４０，１５０に接続されている。
本実施例では、第５の実施例のデコーダ１００とは異な
るデコーダ１００Ａを備え、アドレス制御部１７０を設
けている。各カラム６０〜９０のビット線ＢＬ1 〜ＢＬ
4 と電源間に接続されたプリチャージ手段のＮＭＯＳｔ
１〜ｔ４のゲート電極には、直接プリチャージ信号φが
入力される構成である。
回路図であり、図７と共通する要素には共通の符号が付
されている。この半導体記憶装置は４ビット×１６ワー
ドの容量のＲＡＭであり、第５の実施例と同様の４つの
カラム６０，７０，８０，９０を備えている。各カラム
６０〜９０のビット線ＢＬ1 〜ＢＬ4 の出力側には、読
出し制御部１１０が接続され、該読出し制御部１１０の
出力側が、各カラム６０〜９０に対応した４個のセレク
タ１２０，１３０，１４０，１５０に接続されている。
本実施例では、第５の実施例のデコーダ１００とは異な
るデコーダ１００Ａを備え、アドレス制御部１７０を設
けている。各カラム６０〜９０のビット線ＢＬ1 〜ＢＬ
4 と電源間に接続されたプリチャージ手段のＮＭＯＳｔ
１〜ｔ４のゲート電極には、直接プリチャージ信号φが
入力される構成である。
【００２３】アドレス制御部１７０は、各データ格納手
段１１１ａ〜１１１ｄに格納したデータに対応するアド
レスの上位２ビットをタッグとして格納するアドレス格
納手段１７１と、有効信号valid をフラグとして出力す
るフラグ手段のフラグ回路１７２と、与えられているア
ドレスの上位２ビットとアドレス格納手段１７１の格納
したタッグとを比較する比較手段である比較器１７３
と、比較器１７３の出力する一致信号Ｓ１７３を信号va
lid に基づいて出力するＡＮＤゲート１７４とを、備え
ている。ＡＮＤゲート１７４の出力側は、読出し制御部
１１０中の複数のセレクタ１１２ａ〜１１２ｄに共通に
接続されると共に、インバータ１８０を介してワード線
制御回路１９０に接続されている。ＡＮＤゲート１７４
とインバータ１８０とワード線制御回路１９０とは、制
御手段を構成し、ＲＡＭセルの読出し動作をするものと
なる。インバータ１８０の出力信号はアドレス格納手段
１７１とデータ格納手段１１１ａ〜１１１ｄのライトイ
ネーブル信号ＷＥとしても用いられる構成である。ワー
ド線制御回路１９０は、デコーダ１００Ａの４本の出力
端子に一方の入力端子が接続された４個の２入力ＡＮＤ
ゲート１９１〜１９４を備えている。各ＡＮＤゲート１
９１〜１９４の他方の入力端子には、インバータ１８０
の出力端子が共通接続されている。各ＡＮＤゲート１９
１〜１９４の出力側が、ワード線ＷＬ1 〜ＷＬ4 にそれ
ぞれ接続されている。
段１１１ａ〜１１１ｄに格納したデータに対応するアド
レスの上位２ビットをタッグとして格納するアドレス格
納手段１７１と、有効信号valid をフラグとして出力す
るフラグ手段のフラグ回路１７２と、与えられているア
ドレスの上位２ビットとアドレス格納手段１７１の格納
したタッグとを比較する比較手段である比較器１７３
と、比較器１７３の出力する一致信号Ｓ１７３を信号va
lid に基づいて出力するＡＮＤゲート１７４とを、備え
ている。ＡＮＤゲート１７４の出力側は、読出し制御部
１１０中の複数のセレクタ１１２ａ〜１１２ｄに共通に
接続されると共に、インバータ１８０を介してワード線
制御回路１９０に接続されている。ＡＮＤゲート１７４
とインバータ１８０とワード線制御回路１９０とは、制
御手段を構成し、ＲＡＭセルの読出し動作をするものと
なる。インバータ１８０の出力信号はアドレス格納手段
１７１とデータ格納手段１１１ａ〜１１１ｄのライトイ
ネーブル信号ＷＥとしても用いられる構成である。ワー
ド線制御回路１９０は、デコーダ１００Ａの４本の出力
端子に一方の入力端子が接続された４個の２入力ＡＮＤ
ゲート１９１〜１９４を備えている。各ＡＮＤゲート１
９１〜１９４の他方の入力端子には、インバータ１８０
の出力端子が共通接続されている。各ＡＮＤゲート１９
１〜１９４の出力側が、ワード線ＷＬ1 〜ＷＬ4 にそれ
ぞれ接続されている。
【００２４】図１０は、図９の動作を示すタイムチャー
トである。信号φが“１”とされ、ビット線ＢＬ1 〜Ｂ
Ｌ4 がチャージアップされる。この状態で信号valid が
“０”であると、ＡＮＤゲート１７４からは“０”のレ
ベルが出力される。デコーダ１００ＡはアドレスＡの上
位２ビットのデコード結果を出力し、ワード線制御回路
１９０は、例えば、ワード線ＷＬ1 のレベルを“１”に
する。これによって、各ＲＡＭセルＣ０〜Ｃ３のデータ
が、ビット線ＢＬ1〜ＢＬ4 に読出される。ビット線Ｂ
Ｌ1 〜ＢＬ4 上のデータは、第５の実施例と同様にデー
タ格納手段１１１ａ〜１１１ｄに格納され、また、アド
レスの上位２ビットがアドレス格納手段１７１に格納さ
れる。アドレス格納手段１７１にアドレスが格納される
とフラグ回路１７２の出力する信号valid は“１”にな
る。このとき各セレクタ１２０〜１５０は、アドレスの
下位２ビットに基づく選択を行い、ＲＡＭセルＣ０〜Ｃ
３のデータのいずれかが、出力データＤｏ１〜Ｄｏ３と
して出力される。
トである。信号φが“１”とされ、ビット線ＢＬ1 〜Ｂ
Ｌ4 がチャージアップされる。この状態で信号valid が
“０”であると、ＡＮＤゲート１７４からは“０”のレ
ベルが出力される。デコーダ１００ＡはアドレスＡの上
位２ビットのデコード結果を出力し、ワード線制御回路
１９０は、例えば、ワード線ＷＬ1 のレベルを“１”に
する。これによって、各ＲＡＭセルＣ０〜Ｃ３のデータ
が、ビット線ＢＬ1〜ＢＬ4 に読出される。ビット線Ｂ
Ｌ1 〜ＢＬ4 上のデータは、第５の実施例と同様にデー
タ格納手段１１１ａ〜１１１ｄに格納され、また、アド
レスの上位２ビットがアドレス格納手段１７１に格納さ
れる。アドレス格納手段１７１にアドレスが格納される
とフラグ回路１７２の出力する信号valid は“１”にな
る。このとき各セレクタ１２０〜１５０は、アドレスの
下位２ビットに基づく選択を行い、ＲＡＭセルＣ０〜Ｃ
３のデータのいずれかが、出力データＤｏ１〜Ｄｏ３と
して出力される。
【００２５】続いて、例えばアドレスＡ＋１が与えられ
たときには、信号φは再び“１”となり、ビット線ＢＬ
1 〜ＢＬ4 がチャージアップされる。ここで、アドレス
Ａ＋１の上位２ビットがアドレスＡと同じであった場
合、比較器１７３からは“１”の信号Ｓが出力され、ゲ
ート１７４は“１”の信号Ｓをそのまま出力する。ゲー
ト１７４の出力する信号Ｓは、インバータ１８０を介し
てワード線制御回路１９０に与えられ、各ワード線ＷＬ
1 〜ＷＬ4 のレベルはすべて“０”にされる。即ち、ワ
ード線ＷＬ1 〜ＷＬ4 はすべて活性化しない。これと同
時に、“１”の信号Ｓの与えられたセレクタ１１２ａ〜
１１１２ｄは、データ格納手段１１１ａ〜１１１ｄのデ
ータを選択してセレクタ１２０〜１５０に与える。各セ
レクタ１２０〜１５０は、アドレスＡ＋１の下位２ビッ
トに応じて、各カラム６０〜９０のＲＡＭセルＣ１のデ
ータをそれぞれ選択する。それら選択された各ＲＡＭセ
ルＣ１のデータが、出力データＤｏ１〜Ｄｏ３として出
力される。アドレスＡ＋１が与えられたときと同様の動
作がアドレスＡ＋２，Ａ＋３でも行われ、ＲＡＭセルＣ
２，Ｃ３のデータが読出される。即ち、先に読出したデ
ータと同じローアドレスを有するアドレスの場合は、各
ワード線ＷＬ1 〜ＷＬ4 を活性化しないので、ビット線
におけるディスチャージが発生しない。アドレス格納手
段１７１の格納しているタッグと異なったアドレスが入
力された場合は、信号Ｓ１７３のレベルが“０”にな
り、各ビット線ＢＬ1 〜ＢＬ4 に対するデータの読出し
が行われると共に、新たに、データ格納手段１１１ａ〜
１１１ｄに対するデータの格納とアドレス格納手段１７
１に対するタッグの格納が行われる。
たときには、信号φは再び“１”となり、ビット線ＢＬ
1 〜ＢＬ4 がチャージアップされる。ここで、アドレス
Ａ＋１の上位２ビットがアドレスＡと同じであった場
合、比較器１７３からは“１”の信号Ｓが出力され、ゲ
ート１７４は“１”の信号Ｓをそのまま出力する。ゲー
ト１７４の出力する信号Ｓは、インバータ１８０を介し
てワード線制御回路１９０に与えられ、各ワード線ＷＬ
1 〜ＷＬ4 のレベルはすべて“０”にされる。即ち、ワ
ード線ＷＬ1 〜ＷＬ4 はすべて活性化しない。これと同
時に、“１”の信号Ｓの与えられたセレクタ１１２ａ〜
１１１２ｄは、データ格納手段１１１ａ〜１１１ｄのデ
ータを選択してセレクタ１２０〜１５０に与える。各セ
レクタ１２０〜１５０は、アドレスＡ＋１の下位２ビッ
トに応じて、各カラム６０〜９０のＲＡＭセルＣ１のデ
ータをそれぞれ選択する。それら選択された各ＲＡＭセ
ルＣ１のデータが、出力データＤｏ１〜Ｄｏ３として出
力される。アドレスＡ＋１が与えられたときと同様の動
作がアドレスＡ＋２，Ａ＋３でも行われ、ＲＡＭセルＣ
２，Ｃ３のデータが読出される。即ち、先に読出したデ
ータと同じローアドレスを有するアドレスの場合は、各
ワード線ＷＬ1 〜ＷＬ4 を活性化しないので、ビット線
におけるディスチャージが発生しない。アドレス格納手
段１７１の格納しているタッグと異なったアドレスが入
力された場合は、信号Ｓ１７３のレベルが“０”にな
り、各ビット線ＢＬ1 〜ＢＬ4 に対するデータの読出し
が行われると共に、新たに、データ格納手段１１１ａ〜
１１１ｄに対するデータの格納とアドレス格納手段１７
１に対するタッグの格納が行われる。
【００２６】以上のように、この第６の実施例では、一
度ビット線ＢＬ1 〜ＢＬ4 を活性化して読出したデータ
をデータ格納手段１１１ａ〜１１１ｄに格納し、アドレ
スのタッグとなる上位２ビットが同じであるデータは、
ワード線ＷＬ1 〜ＷＬ4 を活性化せずに、データ格納手
段１１１ａ〜１１１ｄから読出すので、ビット線ＢＬ1
〜ＢＬ4 における余分なディスチャージが発生せず、消
費電力を低減できる。また、データ格納手段１１１ａ〜
１１１ｄからデータを読出すタイミングを自ら出力する
アドレス制御部１７０を備えているので、命令キャッシ
ュＲＡＭ以外にも、データキャッシュや独立した一般的
なＲＡＭあるいはＲＯＭとしても、適用が可能となって
いる。なお、本発明は、上記実施例に限定されず種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。
度ビット線ＢＬ1 〜ＢＬ4 を活性化して読出したデータ
をデータ格納手段１１１ａ〜１１１ｄに格納し、アドレ
スのタッグとなる上位２ビットが同じであるデータは、
ワード線ＷＬ1 〜ＷＬ4 を活性化せずに、データ格納手
段１１１ａ〜１１１ｄから読出すので、ビット線ＢＬ1
〜ＢＬ4 における余分なディスチャージが発生せず、消
費電力を低減できる。また、データ格納手段１１１ａ〜
１１１ｄからデータを読出すタイミングを自ら出力する
アドレス制御部１７０を備えているので、命令キャッシ
ュＲＡＭ以外にも、データキャッシュや独立した一般的
なＲＡＭあるいはＲＯＭとしても、適用が可能となって
いる。なお、本発明は、上記実施例に限定されず種々の
変形が可能である。その変形例としては、例えば次のよ
うなものがある。
【００２７】（１） 第１、第２、第５及び第６の実施
例では、ＲＡＭに適用した例を示しているが、ＲＯＭに
も適用が可能である。 （２） 第３及び第４の実施例では、ＲＡＭに適用した
例を示しているが、書込みデータを最初から反転、非反
転を選択して書込んで置けば、ＲＯＭにも適用が可能で
ある。 （３） 第５の実施例では、与えられたアドレスの上位
２ビットが先のアドレスと同じであったら、ビット線Ｂ
Ｌ1 〜ＢＬ4 のチャージアップを行わない構成としてい
るが、第６の実施例のようにワード線ＷＬ1 〜ＷＬ4 を
活性化しない構成として、消費電流の低減化を行っても
よい。 （４） 第６の実施例では、与えられたアドレスの上位
２ビットが先のアドレスと同じであったら、ワード線Ｗ
Ｌ1 〜ＷＬ4 を活性化しない構成としているが、ビット
線ＢＬ1 〜ＢＬ4 のチャージアップを行わない構成とし
ても同様の効果が期待できる。 （５） 第４の実施例では、多数決回路で構成されたＳ
信号発生回路５０を用いて、ゲート４１，４２による反
転，非反転を行っているが、入力データＤｉ０〜Ｄｉｎ
のサインビット（例えば上位２ビット）を用いて、反
転，非反転を行うことも可能である。この場合、反転，
非反転が適性である確率は、上記実施例よりも劣るが、
通常絶対値の小さいデータの方が多いので、サインビッ
トを用いても十分な効果が期待できる。また、ＲＡＭセ
ル５１を別に設けなくても、サインビットのデータを保
持するＲＡＭセルを代用することができる。
例では、ＲＡＭに適用した例を示しているが、ＲＯＭに
も適用が可能である。 （２） 第３及び第４の実施例では、ＲＡＭに適用した
例を示しているが、書込みデータを最初から反転、非反
転を選択して書込んで置けば、ＲＯＭにも適用が可能で
ある。 （３） 第５の実施例では、与えられたアドレスの上位
２ビットが先のアドレスと同じであったら、ビット線Ｂ
Ｌ1 〜ＢＬ4 のチャージアップを行わない構成としてい
るが、第６の実施例のようにワード線ＷＬ1 〜ＷＬ4 を
活性化しない構成として、消費電流の低減化を行っても
よい。 （４） 第６の実施例では、与えられたアドレスの上位
２ビットが先のアドレスと同じであったら、ワード線Ｗ
Ｌ1 〜ＷＬ4 を活性化しない構成としているが、ビット
線ＢＬ1 〜ＢＬ4 のチャージアップを行わない構成とし
ても同様の効果が期待できる。 （５） 第４の実施例では、多数決回路で構成されたＳ
信号発生回路５０を用いて、ゲート４１，４２による反
転，非反転を行っているが、入力データＤｉ０〜Ｄｉｎ
のサインビット（例えば上位２ビット）を用いて、反
転，非反転を行うことも可能である。この場合、反転，
非反転が適性である確率は、上記実施例よりも劣るが、
通常絶対値の小さいデータの方が多いので、サインビッ
トを用いても十分な効果が期待できる。また、ＲＡＭセ
ル５１を別に設けなくても、サインビットのデータを保
持するＲＡＭセルを代用することができる。
【００２８】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、プリチャージ手段を備えた同期型の半導体記
憶装置に論理手段を設けているので、メモリセルから読
出しの必要のない時に、ビット線のチャージアップを行
わなくすることができる。よって、ビット線のプリチャ
ージ動作で発生する電流消費を削減できる。第２発明に
よれば、論理手段を同期型の半導体記憶装置に設け、該
論理手段が必要以外ではワード線を活性化しない構成と
しているので、チャージアップされたビット線でのディ
スチャージを削減でき、低消費電力の半導体記憶装置を
実現できる。第３及び第４の発明によれば、ワード線で
選択された複数のメモリセルに接続されたビット線をチ
ャージアップするプリチャージ手段とを備えた半導体記
憶装置に、メモリセルに対するアクセスデータを反転ま
たは非反転する書込み手段と読出し手段を設けているの
で、メモリセルに格納するデータの属性を例えば“１”
を多くすることができる。これにより、それら格納デー
タを読出す場合に発生する消費電力を低減できる。第５
及び第６の発明によれば、選択されたワード線に接続さ
れた複数のメモリから複数のビット線を介して読出され
た１ロー分のデータを格納するデータ格納手段と、複数
のビット線上のデータとデータ格納手段の格納データと
を選択する選択手段と、選択手段の出力するデータを選
択して出力する出力手段と、選択条件をアドレスから作
成すると共に、チャージアップ動作または読出動作を停
止させる制御手段とを設けている。そのため、入力され
たアドレスによっては、複数のメモリセルから読出しを
せずに、データ格納手段の格納データを選択的に出力す
る構成となる。そのため、ビット線における読出し時の
消費電力を低減することができる。
によれば、プリチャージ手段を備えた同期型の半導体記
憶装置に論理手段を設けているので、メモリセルから読
出しの必要のない時に、ビット線のチャージアップを行
わなくすることができる。よって、ビット線のプリチャ
ージ動作で発生する電流消費を削減できる。第２発明に
よれば、論理手段を同期型の半導体記憶装置に設け、該
論理手段が必要以外ではワード線を活性化しない構成と
しているので、チャージアップされたビット線でのディ
スチャージを削減でき、低消費電力の半導体記憶装置を
実現できる。第３及び第４の発明によれば、ワード線で
選択された複数のメモリセルに接続されたビット線をチ
ャージアップするプリチャージ手段とを備えた半導体記
憶装置に、メモリセルに対するアクセスデータを反転ま
たは非反転する書込み手段と読出し手段を設けているの
で、メモリセルに格納するデータの属性を例えば“１”
を多くすることができる。これにより、それら格納デー
タを読出す場合に発生する消費電力を低減できる。第５
及び第６の発明によれば、選択されたワード線に接続さ
れた複数のメモリから複数のビット線を介して読出され
た１ロー分のデータを格納するデータ格納手段と、複数
のビット線上のデータとデータ格納手段の格納データと
を選択する選択手段と、選択手段の出力するデータを選
択して出力する出力手段と、選択条件をアドレスから作
成すると共に、チャージアップ動作または読出動作を停
止させる制御手段とを設けている。そのため、入力され
たアドレスによっては、複数のメモリセルから読出しを
せずに、データ格納手段の格納データを選択的に出力す
る構成となる。そのため、ビット線における読出し時の
消費電力を低減することができる。
【図１】本発明の第１の実施例を示す半導体記憶装置の
回路図である。
回路図である。
【図２】図１の動作を説明する波形図である。
【図３】本発明の第２の実施例を示す半導体記憶装置の
回路図である。
回路図である。
【図４】図３の動作を説明する波形図である。
【図５】本発明の第３の実施例を示す半導体記憶装置の
回路図である。
回路図である。
【図６】本発明の第４の実施例を示す半導体記憶装置の
回路図である。
回路図である。
【図７】本発明の第５の実施例を示す半導体記憶装置の
回路図である。
回路図である。
【図８】図７の動作を示すタイムチャートである。
【図９】本発明の第６の実施例を示す半導体記憶装置の
回路図である。
回路図である。
【図１０】図９の動作を示すタイムチャートである。
１，２，２０0 〜２０n ，Ｃ０〜Ｃ１６ ＲＡＭセル ７，８，３０0 〜３０n ，ｔ１〜ｔ４ ＰＭＯＳ，
ＮＭＯＳ（プリチャージ手段） １０，１１，１２ 論理手段 ４１，４２ 書込み手段、読出し手
段 ５０ Ｓ信号発生回路（入力
データ判定手段） ５１ 記憶手段 １１１ａ〜１１１ｄ データ格納手段 １１２ａ〜１１２ｄ セレクタ（選択手段） １２０〜１５０ セレクタ（出力手段） １６０ 制御手段 １７１ アドレス格納手段 １７２ フラグ手段 １７３ 比較器（比較手段） ＢＬ，ＢＬ1 〜ＢＬ4 ビット線 ＷＬ，ＷＬ1 〜ＷＬ4 ワード線
ＮＭＯＳ（プリチャージ手段） １０，１１，１２ 論理手段 ４１，４２ 書込み手段、読出し手
段 ５０ Ｓ信号発生回路（入力
データ判定手段） ５１ 記憶手段 １１１ａ〜１１１ｄ データ格納手段 １１２ａ〜１１２ｄ セレクタ（選択手段） １２０〜１５０ セレクタ（出力手段） １６０ 制御手段 １７１ アドレス格納手段 １７２ フラグ手段 １７３ 比較器（比較手段） ＢＬ，ＢＬ1 〜ＢＬ4 ビット線 ＷＬ，ＷＬ1 〜ＷＬ4 ワード線
Claims (6)
- 【請求項１】 ワード線とビット線の交点に接続された
メモリセルと、活性化した前記ワード線で選択された前
記メモリセルからデータを読出す際に前記ビット線をプ
リチャージ信号に基づき予めチャージアップするプリチ
ャージ手段とを備えた同期型の半導体記憶装置におい
て、 制御信号に基づき前記プリチャージ手段における前記チ
ャージアップ動作を制御する論理手段を設けたことを特
徴とする半導体記憶装置。 - 【請求項２】 ワード線とビット線の交点に接続された
メモリセルと、活性化した前記ワード線で選択された前
記メモリセルからデータを読出す際に前記ビット線をプ
リチャージ信号に基づき予めチャージアップするプリチ
ャージ手段とを備えた同期型の半導体記憶装置におい
て、 前記ワード線を必要なときだけ活性化する論理手段を設
けたことを特徴とする半導体記憶装置。 - 【請求項３】 ワード線とビット線の交点に接続された
複数のメモリセルと、活性化した前記ワード線で選択さ
れた前記複数のメモリセルからデータを読出す際に前記
ビット線をプリチャージ信号に基づき予めチャージアッ
プするプリチャージ手段とを備えた同期型の半導体記憶
装置において、 制御信号に基づいた選択を行い複数の入力データの反転
データまたは非反転データを前記各メモリセルにそれぞ
れ書込む書込み手段と、前記制御信号に基づいた選択を
行い前記各メモリセルから読出されたデータの反転デー
タまたは非反転データをそれぞれ出力する読出し手段と
を、設けたことを特徴とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、前記複数の入力データに基づいたレベルの前記制御
信号を生成する入力データ判定手段と、前記制御のレベ
ルを記憶する記憶手段とを、設けたことを特徴とする半
導体記憶装置。 - 【請求項５】 複数のワード線及びビット線の交点に接
続された複数のメモリセルと、活性化した前記ワード線
で選択された前記複数のメモリセルからデータを読出す
際に前記ビット線をプリチャージ信号に基づき予めチャ
ージアップするプリチャージ手段とを備えた同期型の半
導体記憶装置において、 選択された前記ワード線に接続された前記複数のメモリ
から前記複数のビット線を介して読出された１ロー分の
データを格納するデータ格納手段と、 前記複数のビット線上の１ロー分のデータと前記データ
格納手段の格納している１ロー分のデータとを選択する
選択手段と、 前記選択手段の出力する１ロー分のデータをアドレスに
基づき選択して出力する出力手段と、 前記選択手段における選択条件を前記アドレスから作成
するとともに、前記各メモリセルに対するチャージアッ
プ動作または読出動作を停止させる制御手段とを、設け
たことを特徴とする半導体記憶装置。 - 【請求項６】 前記データ格納手段に格納したデータに
対応するアドレスを格納するアドレス格納手段と、 前記アドレス格納手段に書込みがなされたときに有効を
示すフラグを出力するフラグ手段と、 前記アドレス格納手段に格納したアドレスと新たに与え
られているアドレスとを比較する比較手段とを備え、 前記制御手段は、前記比較手段の比較結果を前記選択条
件として出力する構成としたことを特徴とする請求項５
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07328095A JP3910650B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07328095A JP3910650B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004113772A Division JP2004241116A (ja) | 2004-04-08 | 2004-04-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08273358A true JPH08273358A (ja) | 1996-10-18 |
| JP3910650B2 JP3910650B2 (ja) | 2007-04-25 |
Family
ID=13513583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07328095A Expired - Lifetime JP3910650B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3910650B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017016727A (ja) * | 2012-02-28 | 2017-01-19 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 半導体メモリ装置 |
| CN116580728A (zh) * | 2023-07-14 | 2023-08-11 | 上海海栎创科技股份有限公司 | 一种rom输出控制电路及方法 |
-
1995
- 1995-03-30 JP JP07328095A patent/JP3910650B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017016727A (ja) * | 2012-02-28 | 2017-01-19 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 半導体メモリ装置 |
| US10014037B2 (en) | 2012-02-28 | 2018-07-03 | Samsung Electronics Co., Ltd. | Semiconductor memory package including memory device with inverting circuit |
| CN116580728A (zh) * | 2023-07-14 | 2023-08-11 | 上海海栎创科技股份有限公司 | 一种rom输出控制电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3910650B2 (ja) | 2007-04-25 |
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