JP3559312B2

JP3559312B2 - Ｒｏｍ装置

Info

Publication number: JP3559312B2
Application number: JP14929994A
Authority: JP
Inventors: 隆志大鳥; 久喜田中
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1994-06-30
Filing date: 1994-06-30
Publication date: 2004-09-02
Anticipated expiration: 2019-09-02
Also published as: JPH0817195A

Description

【０００１】
【産業上の利用分野】
本発明は、プリチャージするビット線の数を低減することにより、低消費電力を実現するＲＯＭ装置に関するものである。
【０００２】
【従来の技術】
以下、従来のＲＯＭ装置について説明する。
【０００３】
図２は従来のＲＯＭ装置の構成を示しており、図２において１０はＮＯＲ型のメモリセルを配置した２列×４行のＲＯＭアレイである。また、１００，１０１，１０２，１０３はビット線であり、１０４，１０５はワード線であり、１０６，１０７，１０８，１０９，１１０，１１１，１１２，１１３はＮ型トランジスタである。ＲＯＭアレイ１０は、ビット線１００〜１０３と、ワード線１０４，１０５と、Ｎ型トランジスタ１０６〜１１３とから構成されている。
【０００４】
Ｎ型トランジスタ１０６〜１０９の各ゲートはワード線１０４に接続され、各ソースは接地されている。Ｎ型トランジスタ１１０〜１１３の各ゲートはワード線１０５に接続され、各ソースは接地されている。
【０００５】
Ｎ型トランジスタ１０６，１１０の各ドレインはビット線１００と接続が可能であり、接続するか否かはＲＯＭのデータに依存し、ＲＯＭデータとしてローレベルが出力されるときには接続し、ハイレベルが出力されるときには接続しない。Ｎ型トランジスタ１０７，１１１の各ドレインはビット線１０１と接続が可能であり、接続するか否かはＲＯＭのデータに依存し、ＲＯＭデータとしてローレベルが出力されるときには接続し、ハイレベルが出力されるときには接続しない。Ｎ型トランジスタ１０８，１１２の各ドレインはビット線１０２と接続が可能であり、接続するか否かはＲＯＭのデータに依存し、ＲＯＭデータとしてローレベルが出力されるときには接続し、ハイレベルが出力されるときには接続しない。Ｎ型トランジスタ１０９，１１３の各ドレインはビット線１０３と接続が可能であり、接続するか否かはＲＯＭのデータに依存し、ＲＯＭデータとしてローレベルが出力されるときには接続し、ハイレベルが出力されるときには接続しない。
【０００６】
図２において、１２は２ビットの列アドレスデコーダであって、該列アドレスデコーダ１２はＲＯＭデータを読み出すタイミングにおいてＲＯＭアレイ１０のワード線１０４，１０５のうちのいずれか一方を選択する。また、１３は４ビットの行アドレスデコーダであって、該行アドレスデコーダ１３はＲＯＭデータを読み出すタイミングにおいてＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３のうちのいずれか１つを選択する。また、３４は出力信号線であって、該出力信号線３４は列アドレスデコーダ１２と行アドレスデコーダ１３とにより選択されたデータを出力する。
【０００７】
図２において、１４はＲＯＭアレイ１０のビット線１００をプリチャージするＮ型トランジスタであり、ソースは電源に接続されている。１５はＲＯＭアレイ１０のビット線１０１をプリチャージするＮ型トランジスタであり、ソースは電源に接続されている。１６はＲＯＭアレイ１０のビット線１０２をプリチャージするＮ型トランジスタであり、ソースは電源に接続されている。１７はＲＯＭアレイ１０のビット線１０３をプリチャージするＮ型トランジスタであり、ソースは電源に接続されている。
【０００８】
図２において、１８はＮ型トランジスタ１４，１５，１６，１７のゲートに接続されプリチャージのオン・オフのタイミングを決めるプリチャージタイミング信号を出力するプリチャージタイミング信号出力線である。プリチャージタイミング信号線１８は、ＲＯＭデータ読み出し時はローレベルを出力し、それ以外のときはハイレベルを出力する。プリチャージタイミング信号線１８がハイレベルを出力するときはワード線１０４，１０５の両方がローレベルであり、プリチャージタイミング信号線１８がローレベルを出力するときはワード線１０４，１０５のうちのいずれか１つがハイレベルになる。
【０００９】
以下、前記のように構成されたＲＯＭ装置において、そのデータの読み出しの動作を説明する。
【００１０】
まず、プリチャージタイミング信号線１８がハイレベルを出力するとき、Ｎ型トランジスタ１４，１５，１６，１７がオンすることによりＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３はプリチャージされる。
【００１１】
次に、プリチャージタイミング信号線１８がローレベルを出力すると、プリチャージタイミング信号によってＮ型トランジスタ１４，１５，１６，１７はオフ状態になりＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３はプリチャージが切れ、列アドレスデコーダ１２によってＲＯＭアレイ１０のワード線１０４，１０５のうちの一方が選択され、行アドレスデコーダ１３によってＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３のうちの１本が選択され、出力信号線３４にＲＯＭデータが出力される。このとき、選択されたワード線にゲートが接続されているＮ型トランジスタ１０６〜１１３のドレインがビット線１００〜１０３につながっていれば、ビット線はディスチャージされてローレベルとなり、選択されたワード線にゲートが接続されているＮ型トランジスタ１０６〜１１３のドレインがビット線１００〜１０３につながっていなければ、ビット線は容量によってハイレベルが保持される。これによって、ＲＯＭデータをハイレベルにするかローレベルにするかを決定する。
【００１２】
このように、Ｎ型トランジスタ１４，１５，１６，１７は、プリチャージタイミング信号線１８がハイレベルを出力することによって全てオン状態となり、ＲＯＭアレイ１０の全てのビット線１００〜１０３をハイレベル状態とするため、ＲＯＭの読み出しを行う際、選択されないビット線に対してもプリチャージ又はディスチャージが行われる。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記従来の構成では、ビット線アドレスの変化と関係なく常に全てのビット線をプリチャージするため、消費電力が増大するという問題を有していた。
【００１４】
本発明は、前記従来の問題点を解決するもので、簡単な構成により消費電力を抑制できる低消費電力のＲＯＭ装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ビット線アドレスが規則的に変化し次のビット線アドレスを事前に予測できる場合には、該次のビット線アドレスが示すビット線のみをプリチャージし、ビット線アドレスが不規則的に変化し次のビット線アドレスを予測できない場合には、全てのビット線をプリチャージするものである。
【００１６】
具体的に本発明が講じた解決手段は、ＲＯＭ装置を、複数のメモリセル、複数のビット線及びワード線を有するＲＯＭアレイと、前記複数のビット線に対応して設けられソースが電源に接続されていると共にドレインが前記ビット線に接続されておりゲートにプリチャージ信号が入力されると対応するビット線をプリチャージする複数のトランジスタと、前記トランジスタが対応するビット線をプリチャージするオン・オフのタイミングを決定するプリチャージタイミング信号を出力するプリチャージタイミング信号出力手段と、現在のビット線アドレスが入力されると該現在のビット線アドレスから少なくとも１つの次のビット線アドレスを予測して先取りアドレス信号を発生する先取りアドレス信号発生手段と、次のビット線アドレスが規則的に変化しないときに分岐信号を出力する分岐信号出力手段と、入力側に前記プリチャージタイミング信号出力手段、前記先取りアドレス信号発生手段及び前記分岐信号出力手段が接続されており前記分岐信号出力手段から分岐信号が出力されていないときには前記プリチャージタイミング信号出力手段から出力されるプリチャージタイミング信号及び前記先取りアドレス信号発生手段から出力される先取りアドレス信号に基づき該先取りアドレス信号が予測する少なくとも１つのビット線と対応する前記トランジスタのゲートに前記プリチャージ信号を出力し、前記分岐信号出力手段から分岐信号が出力されているときには前記プリチャージタイミング信号出力手段から出力されるプリチャージタイミング信号に基づきすべての前記トランジスタのゲートに前記プリチャージ信号を出力する選択回路とを備えている構成とするものである。
【００１７】
【作用】
前記の構成により、現在のビット線アドレスから次のビット線アドレスを予測できるときには、分岐信号出力手段から分岐信号が出力されないため、選択回路はプリチャージタイミング信号出力手段から出力されるプリチャージタイミング信号に基づき先取りアドレス信号発生手段から出力される先取りアドレス信号が予測する少なくとも１つのビット線と対応するトランジスタのゲートにプリチャージ信号を出力するので、プリチャージを必要とするビット線のみがプリチャージされる。
【００１８】
一方、現在のビット線アドレスから次のビット線アドレスを予測できないときには、分岐信号出力手段から分岐信号が出力されるため、選択回路はプリチャージタイミング信号出力手段から出力されるプリチャージタイミング信号に基づきすべてのトランジスタのゲートにプリチャージ信号を出力するので、すべてのビット線がプリチャージされる。
【００１９】
【実施例】
以下、本発明の一実施例について図面を参照しながら説明する。
【００２０】
図１は本発明の一実施例に係る低消費電力のＲＯＭ装置の構成を示しており、図１において、１０はＮＯＲ型のメモリセルを配置した２列×４行のＲＯＭアレイである。また、１００，１０１，１０２，１０３はビット線であり、１０４，１０５はワード線であり、１０６，１０７，１０８，１０９，１１０，１１１，１１２，１１３はＮ型トランジスタであって、ＲＯＭアレイ１０は、ビット線１００〜１０３と、ワード線１０４，１０５と、Ｎ型トランジスタ１０６〜１１３とによって構成されている。
【００２１】
Ｎ型トランジスタ１０６，１０７，１０８，１０９の各ゲートはワード線１０４に接続され、各ソースは接地されている。Ｎ型トランジスタ１１０，１１１，１１２，１１３の各ゲートはワード線１０５に接続され、各ソースは接地されている。
【００２２】
Ｎ型トランジスタ１０６，１１０の各ドレインはビット線１００と接続が可能であり、接続するか否かはＲＯＭのデータに依存し、ＲＯＭデータとしてローレベルが出力されるときには接続し、ハイレベルが出力されるときには接続しない。Ｎ型トランジスタ１０７，１１１の各ドレインはビット線１０１と接続が可能であり、接続するか否かはＲＯＭのデータに依存し、ＲＯＭデータとしてローレベルが出力されるときには接続し、ハイレベルが出力されるときには接続しない。Ｎ型トランジスタ１０８，１１２の各ドレインはビット線１０２と接続が可能であり、接続するか否かはＲＯＭのデータに依存し、ＲＯＭデータとしてローレベルが出力されるときには接続し、ハイレベルが出力されるときには接続しない。Ｎ型トランジスタ１０９，１１３の各ドレインはビット線１０３と接続が可能であり、接続するか否かはＲＯＭのデータに依存し、ＲＯＭデータとしてローレベルが出力されるときには接続し、ハイレベルが出力されるときには接続しない。
【００２３】
図１において、１２は２ビットの列アドレスデコーダであって、該列アドレスデコーダ１２はＲＯＭデータを読み出すタイミングにおいてＲＯＭアレイ１０のワード線１０４，１０５のうちのうちのいずれか一方を選択する。また、１３は４ビットの行アドレスデコーダであって、行アドレスデコーダ１３はＲＯＭデータを読み出すタイミングにおいてＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３のうちのいずれか１本を選択する。
【００２４】
図１において、３４は出力信号線であって、該出力信号線３４は列アドレスデコーダ１２と行アドレスデコーダ１３とによって選択されたＲＯＭデータを出力する。行アドレスデコーダ１３は、行アドレスとして２進数の「００」のときにビット線１００のデータを選択し、行アドレスとして２進数の「０１」のときにビット線１０１のデータを選択し、行アドレスとして２進数の「１０」のときにビット線１０２のデータを選択し、行アドレスとして２進数の「１１」のときにビット線１０３のデータを選択する。
【００２５】
図１において、１４，１５，１６，１７はＲＯＭアレイ１０の各ビット線１００〜１０４をプリチャージするＮ型トランジスタであり、各ソースは電源に接続されている。
【００２６】
図１において、１８はプリチャージタイミング信号出力手段としてのプリチャージタイミング信号線であって、該プリチャージタイミング信号線１８はＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３をプリチャージ状態にさせるタイミングを決定するプリチャージタイミング信号を出力する。また、１９はＲＯＭアレイの次のアドレスが規則的に変化しないことを示す分岐信号を出力する分岐信号出力手段としての分岐信号出力線である。
【００２７】
図１において、２０，２１，２２，２３は予測される次の行アドレスを示す先取りアドレス信号であり、２９は先取りアドレス発生手段としての先取りアドレス発生回路であり、３０，３１，３２，３３は行アドレスデコーダ１３に入力される行アドレス信号である。
【００２８】
先取りアドレス発生回路２９は、行アドレス信号３０，３１，３２，３３により、プリチャージタイミング信号線１８が次のハイレベルを出力するまでに、先取りアドレス信号２０，２１，２２，２３にアドレスが規則的に変化した場合の次の実行アドレスを出力する。
【００２９】
行アドレス信号３０は行アドレスが２進数の「００」のときに有効になり、先取りアドレス信号２０は先取りアドレス発生回路２９を通じて有効になる。行アドレス信号３１は行アドレスが２進数の「０１」のときに有効になり、先取りアドレス信号２１は先取りアドレス発生回路２９を通じて有効になる。行アドレス信号３２は行アドレスが２進数の「１０」のときに有効になり、先取りアドレス信号２２は先取りアドレス発生回路２９を通じて有効になる。行アドレス信号３３は行アドレスが２進数の「１１」のときに有効になり、先取りアドレス信号２３は先取りアドレス発生回路２９を通じて有効になる。
【００３０】
図１において、２４はＮ型トランジスタ１４をオン・オフさせるプリチャージ信号、２５はＮ型トランジスタ１５をオン・オフさせるプリチャージ信号を出力するプリチャージ、２６はＮ型トランジスタ１６をオン・オフさせるプリチャージ信号、２７はＮ型トランジスタ１７をオン・オフさせるプリチャージ信号である。
【００３１】
図１において、２８は選択回路であって、該選択回路２８の入力側にはプリチャージタイミング信号線１８と分岐信号出力線１９と先取りアドレス発生回路２９とが接続されており、該選択回路２８にはプリチャージタイミング信号、分岐信号及び先取りアドレス信号２０，２１，２２，２３が入力される。選択回路２８は、行アドレスが規則的に変化する場合、先取りアドレス信号２０，２１，２２，２３のうちのいずれか１つを選択し、プリチャージタイミング信号線１８からのプリチャージタイミング信号に基づきプリチャージ信号２４，２５，２６，２７によってＮ型トランジスタ１４，１５，１６，１７の１つをオン状態にし、アドレスが規則的に変化しない場合、プリチャージタイミング信号１８からのプリチャージタイミング信号に基づきプリチャージ信号２４，２５，２６，２７によってＮ型トランジスタ１４，１５，１６，１７の全てをオン状態にする。
【００３２】
アドレスが順次インクリメントされる場合、行アドレス信号として３０が有効なときつまり行アドレスが２進数の「００」のとき、次のサイクルでは行アドレスが２進数の「０１」となるので、先取りアドレス信号２０及び選択回路２８を通じて４本のプリチャージ信号２４，２５，２６，２７のうちプリチャージ信号２５のみがハイレベルになる。また、行アドレス信号として３１が有効なとき、つまり行アドレスが２進数の「０１」のとき、次のサイクルでは行アドレスが２進数の「１０」となるので、先取りアドレス信号２１及び選択回路２８を通じて４本のプリチャージ信号２４，２５，２６，２７のうちプリチャージ信号２６のみがハイレベルになる。また、行アドレス信号として３２が有効なとき、つまり行アドレスが２進数の「１０」のとき、次のサイクルでは行アドレスが２進数の「１１」となるので、先取りアドレス信号２２及び選択回路２８を通じて４本のプリチャージ信号２４，２５，２６，２７のうちプリチャージ信号２７のみがハイレベルになる。また、行アドレス信号として３３が有効なとき、つまり行アドレスが２進数の「１１」のとき、次のサイクルでは行アドレスが２進数の「００」となるので、先取りアドレス信号２３及び選択回路２８を通じて４本のプリチャージ信号２４，２５，２６，２７のうちプリチャージ信号２４のみがハイレベルになる。
【００３３】
以下、前記のように構成された低消費電力のＲＯＭ装置において、そのデータの読み出しの動作を次のアドレスとしてインクリメントを予測した場合について説明する。
【００３４】
まず、行アドレスがインクリメントされる場合の動作は以下のようになる。
【００３５】
現在、行アドレスとして２進数の「００」の読み出しが行われている場合、次の行アドレスは２進数の「０１」となる。この場合、先取りアドレス信号２０，２１，２２，２３のうち先取りアドレス信号２０が有効な信号となり、プリチャージタイミング信号線１８がハイレベルを出力すると、選択回路２８によってプリチャージ信号２５のみが選択され、Ｎ型トランジスタ１４，１５，１６，１７のうちＮ型トランジスタ１５のみがオンされる。次に、プリチャージタイミング信号線１８がローレベルを出力すると、プリチャージタイミング信号によってＮ型トランジスタ１５はオフ状態になり、ＲＯＭアレイ１０のビット線１０１はプリチャージが切れ、列アドレスデコーダ１２によってＲＯＭアレイ１０のワード線１０４，１０５のうちのいずれか一方が選択され、行アドレスデコーダ１３によってＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３のうちの１本が選択され、出力信号線３４にＲＯＭデータが出力される。この場合、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていれば、ビット線はディスチャージされてローレベルとなり、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていなければ、ビット線は容量によってハイレベルが保持される。これによって、ＲＯＭデータをハイレベルにするかローレベルにするかを決定する。
【００３６】
次に、現在、行アドレスとして２進数の「０１」の読み出しが行われている場合、次の行アドレスは２進数の「１０」となる。この場合、先取りアドレス信号２０，２１，２２，２３のうち先取りアドレス信号２１が有効な信号となり、プリチャージタイミング信号線１８がハイレベルを出力すると、選択回路２８によってプリチャージ信号２６のみが選択され、Ｎ型トランジスタ１４，１５，１６，１７のうちＮ型トランジスタ１６のみがオンされる。次に、プリチャージタイミング信号線１８がローレベルを出力すると、プリチャージタイミング信号によってＮ型トランジスタ１６はオフ状態になり、ＲＯＭアレイ１０のビット線１０２はプリチャージが切れ、列アドレスデコーダ１２によってＲＯＭアレイ１０のワード線１０４，１０５のうちのいずれか一方が選択され、行アドレスデコーダ１３によってＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３のうちのいずれか１本が選択され、出力信号線３４にＲＯＭデータが出力される。この場合、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていれば、ビット線はディスチャージされてローレベルとなり、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていなければ、ビット線は容量によってハイレベルが保持される。これによって、ＲＯＭデータをハイレベルにするかローレベルにするかを決定する。
【００３７】
次に、現在、行アドレスとして２進数の「１０」の読み出しが行われている場合、次の行アドレスは２進数の「１１」となる。この場合、先取りアドレス信号２０，２１，２２，２３のうち先取りアドレス信号２２が有効な信号となり、プリチャージタイミング信号線１８がハイレベルを出力すると、選択回路２８によってプリチャージ信号２７のみが選択され、Ｎ型トランジスタ１４，１５，１６，１７のうちＮ型トランジスタ１７のみがオンされる。次に、プリチャージタイミング信号線１８がローレベルを出力すると、プリチャージタイミング信号によってＮ型トランジスタ１７はオフ状態になり、ＲＯＭアレイ１０のビット線１０３はプリチャージが切れ、列アドレスデコーダ１２によってＲＯＭアレイ１０のワード線１０４，１０５のうちのいずれか一方が選択され、行アドレスデコーダ１３によってＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３のうちのいずれか１本が選択され、出力信号線３４にＲＯＭデータが出力される。この場合、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていれば、ビット線はディスチャージされてローレベルとなり、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていなければ、ビット線は容量によってハイレベルが保持される。これによって、ＲＯＭデータをハイレベルにするかローレベルにするかを決定する。
【００３８】
次に、現在、行アドレスとして２進数の「１１」の読み出しが行われている場合、次の行アドレスは２進数の「００」となる。この場合、先取りアドレス信号２０，２１，２２，２３のうち先取りアドレス信号２３が有効な信号となり、プリチャージタイミング信号線１８がハイレベルを出力すると、選択回路２８によってプリチャージ信号２４のみが選択され、Ｎ型トランジスタ１４，１５，１６，１７のうちＮ型トランジスタ１４のみがオンされる。次に、プリチャージタイミング信号線１８がローレベルを出力すると、プリチャージタイミング信号によってＮ型トランジスタ１４はオフ状態になり、ＲＯＭアレイ１０のビット線１００はプリチャージが切れ、列アドレスデコーダ１２によってＲＯＭアレイ１０のワード線１０４，１０５のうちのいずれか一方が選択され、行アドレスデコーダ１３によってＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３のうちのいずれか１本が選択され、出力信号線３４にＲＯＭデータが出力される。この場合、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていれば、ビット線はディスチャージされてローレベルとなり、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていなければ、ビット線は容量によってハイレベルが保持される。これによって、ＲＯＭデータをハイレベルにするかローレベルにするかを決定する。
【００３９】
以下、次のＲＯＭアレイ１０の行アドレスがインクリメントされる場合、前記の状態が繰り返される。
【００４０】
次に、ＲＯＭアレイ１０の行アドレスがインクリメントされない場合の動作は次のようになる。
【００４１】
現在の行アドレスの値に拘らず、プリチャージタイミング信号線１８がハイレベルになると、分岐信号出力線１９から出力される分岐信号に基づき、選択回路２８によってプリチャージ信号２４、２５、２６、２７の全てがハイレベルになり、Ｎ型トランジスタ１４、１５、１６、１７の全てがオンされる。
【００４２】
次に、プリチャージタイミング信号線１８がローレベルを出力すると、プリチャージタイミング信号によってＮ型トランジスタ１４，１５，１６，１７はオフ状態になり、ＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３はプリチャージが切れ、列アドレスデコーダ１２によってＲＯＭアレイ１０のワード線１０４，１０５のうちのいずれか一方が選択され、行アドレスデコーダ１３によってＲＯＭアレイ１０のビット線１００，１０１，１０２，１０３のうちのいずれか１本が選択され、出力信号線３４にＲＯＭデータが出力される。この場合、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていれば、ビット線はディスチャージされてローレベルとなり、選択されたワード線にゲートが接続されているＲＯＭアレイ１０のＮ型トランジスタのドレインがビット線につながっていなければ、ビット線は容量によってハイレベルが保持される。これによって、ＲＯＭデータをハイレベルにするかローレベルにするかを決定する。
【００４３】
以上のように、本実施例によれば、行アドレスが順番にインクリメントされ次の行アドレスが事前に予測できる場合には、その行アドレスのビット線のみをプリチャージし、行アドレスが順番にインクリメントされない場合のみ全てのビット線をプリチャージするような制御を行なう。
【００４４】
尚、本実施例においては、プリチャージ用トランジスタとしてＮ型トランジスタを用いたが、必要に応じてＰ型トランジスタでもよい。また、行アドレスデコーダ１３を４ビット、列アドレスデコーダ１２を２ビット、ＲＯＭアレイ１０を８ビットのＮＯＲ型としたが、これらについては、ＲＯＭアレイ１０のサイズ、レイアウトの配置、面積、動作速度及び消費電力によって適当なものに設定すればよい。また、行アドレスが規則的に変化する場合としてインクリメントされる場合を説明したが、行アドレスが規則的に変化し、次の行アドレスが容易に予測される場合ならば、行アドレスの変化はインクリメントでなくてもよい。
【００４５】
【発明の効果】
本発明に係るＲＯＭ装置によると、現在のビット線アドレスから次のビット線アドレスを予測できるときには、分岐信号出力手段から分岐信号が出力されないため、先取りアドレス信号発生手段から出力される先取りアドレス信号が示す少なくとも１つのビット線と対応するトランジスタのゲートにのみプリチャージ信号が出力され、プリチャージを必要とするビット線のみがプリチャージされる一方、現在のビット線アドレスから次のビット線アドレスを予測できないときには、分岐信号出力手段から分岐信号が出力されるため、すべてのトランジスタのゲートにプリチャージ信号が出力され、すべてのビット線がプリチャージされるので、ビット線アドレスが規則的に変化する場合の消費電力を低減でき、これにより、低消費電力のＲＯＭ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＲＯＭ装置の構成図である。
【図２】従来のＲＯＭ装置の構成図である。
【符号の説明】
１０ＲＯＭアレイ
１２列アドレスデコーダ
１３行アドレスデコーダ
１４，１５，１６，１７ビット線プリチャージ用Ｎ型トランジスタ（トランジスタ）
１８プリチャージタイミング信号線（プリチャージタイミング信号出力手段）
１９分岐信号出力線（分岐信号出力手段）
２０，２１，２２，２３先取りアドレス信号
２４，２５，２６，２７プリチャージ信号
２８選択回路
２９先取りアドレス発生回路（先取りアドレス信号発生手段）
３０，３１，３２，３３行アドレス信号
１００，１０１，１０２，１０３ビット線
１０４，１０５ワード線
１０６，１０７，１０８，１０９，１１０，１１１，１１２，１１３Ｎ型トランジスタ（メモリセル）
３４出力信号線

Claims

複数のメモリセル、複数のビット線及びワード線を有するＲＯＭアレイと、
前記複数のビット線に対応して設けられ、ソースが電源に接続されていると共にドレインが前記ビット線に接続されており、ゲートにプリチャージ信号が入力されると対応するビット線をプリチャージする複数のトランジスタと、
前記トランジスタが対応するビット線をプリチャージするオン・オフのタイミングを決定するプリチャージタイミング信号を出力するプリチャージタイミング信号出力手段と、
現在のビット線アドレスが入力されると、該現在のビット線アドレスから少なくとも１つの次のビット線アドレスを予測して先取りアドレス信号を発生する先取りアドレス信号発生手段と、
次のビット線アドレスが規則的に変化しないときに分岐信号を出力する分岐信号出力手段と、
入力側に前記プリチャージタイミング信号出力手段、前記先取りアドレス信号発生手段及び前記分岐信号出力手段が接続されており、前記分岐信号出力手段から分岐信号が出力されていないときには前記プリチャージタイミング信号出力手段から出力されるプリチャージタイミング信号及び前記先取りアドレス信号発生手段から出力される先取りアドレス信号に基づき該先取りアドレス信号が予測する少なくとも１つのビット線と対応する前記トランジスタのゲートに前記プリチャージ信号を出力し、前記分岐信号出力手段から分岐信号が出力されているときには前記プリチャージタイミング信号出力手段から出力されるプリチャージタイミング信号に基づきすべての前記トランジスタのゲートに前記プリチャージ信号を出力する選択回路とを備えていることを特徴とするＲＯＭ装置。