KR20090032112A - 전단 프리차지를 하는 메모리 - Google Patents

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KR20090032112A
KR20090032112A KR1020097002540A KR20097002540A KR20090032112A KR 20090032112 A KR20090032112 A KR 20090032112A KR 1020097002540 A KR1020097002540 A KR 1020097002540A KR 20097002540 A KR20097002540 A KR 20097002540A KR 20090032112 A KR20090032112 A KR 20090032112A
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Abstract

복수의 메모리 셀을 포함하는 디지털 메모리 디바이스가 메모리 셀의 세트에 대한 동작을 수행하는 명령어를 수신하고, 상기 메모리 셀의 세트가 전체 디바이스 보다 더 적은 메모리 셀을 포함하고, 상기 디바이스가 수신된 명령어에 응답하여, 상기 메모리 셀의 세트에 연관된 비트 라인의 세트만을 상기 동작의 전단에서 선택적으로 프리차지하는 것을 포함하는 동작을 수행하는 디지털 메모리를 동작시키는 방법, 장치, 및 시스템이 개시된다.
디지털 메모리, 메모리 셀, 비트 라인, 디지털 메모리 디바이스, 메모리 셀의 서브 세트, 명령어, 프리차지, 식별자, 프리차지 선택 회로, 액세스 동작, 센스 증폭기

Description

전단 프리차지를 하는 메모리{MEMORIES WITH FRONT END PRECHARGE}
본 개시물의 실시예는 집적회로, 특히 선택적 프리차지를 하는 디지털 메모리 뱅크에 관한 것이다.
산업용 디바이스, 자동 디바이스, 등 뿐만 아니라, 개인용 컴퓨터(PC), 서버, 라우터, 허브, 스위치, 회선 카드, 휴대전화, 개인휴대정보단말기(PDA), 전자 게임기, 고화질 텔레비전(HDTV)을 포함하는 다수의 디바이스에 전자 시스템이 사용된다. 상기 전자 시스템용의 주된 기술 드라이버는 디지털 로직과 제어, 반도체 메모리, 입/출력(I/O) 및, 믹싱된 신호(아날로그 및 디지털) 기술이다. 단품의 예로는 마이크로프로세서/컨트롤러, 동적 랜덤 액세스 메모리(DRAM), SRAM, 플래시 EEPROM, A/D 컨버터 등을 포함한다. 내장 제품의 예로는 SIC(시스템-인-칩)와 같은 다중 집적회로 또는 SOC(시스템 온 칩)와 같은 모놀리식 IC를 포함한다.
30여년 이상의 기간동안, 예를 들면, DRAM, SRAM, ROM, EPROM, EEPROM, 플래시 EEPROM, 강유전체 RAM, MAGRAM 등과 같은 반도체 메모리는 다수 전자 시스템에서 중요한 역할을 해왔다. 데이터 스토리지, 코드(지시어 스토리지, 및 데이터 검색/액세스(판독/기록)을 위한 그들의 기능은 폭넓은 범위의 애플리케이션으로 넓혀진다. 예를 들면, 모듈로 또는 모놀리식 IC로 로직과 같은 기타 기능으로 집적된 메모리와 같은 내장된 형태 뿐만 아니라, 단독/이산 메모리 제품 형태 모두에서 상기 메모리를 사용하는 것이 성장을 지속한다. 비용, 운용 전력, 대역폭, 대기시간, 사용의 용이성, 폭넓은 애플리케이션의 지원(밸런싱된 액세스 대 비밸런싱된 액세스) 기능, 및 비휘발성이 모두 폭넓은 범위의 애플리케이션의 범위의 바람직한 속성이다.
1970년대의 모놀리식 IC에 대한 수킬로 바이트(kb)의 스토리지로부터, 반도체 기술은 메모리 칩당 밀도에서의 매우 발전해왔다. 모놀리식 IC 당 1 기가비트(GB)가 플래시 EEPROM과 같은 비휘발성 판독/기록 메모리 뿐만 아니라 DRAM과 같은 휘발성 판독/기록 메모리에 오늘날 실용적이다. 그러나, 액세스의 입도는 페이스를 유지하지 못한다. 멀티 뱅크 IC가 오늘날 가용하다고 할지라도, 32비트 만이 한번에 액세스될 수 있다. 효율적으로, 하나의 뱅크만이 한 번에 RW에 대해 가용하고; 다른 뱅크들은 실제로는 동시 동작에 액세스할 수 없다. 액세스 및 사이클 시간은 '컬럼-프리-페치', '페이지 오픈', 및 '전용 I/O 인터페이스'(DDR, QDR, 램버스TM) 등과 같은 제한에 더 높은 대역폭을 제공하는 것을 개선한다. 그러나, 랜덤 대기시간-메모리의 임의의 랜덤한 위치에 액세스할 수 있는 기능은 여전히 문제이다. 저전압 및 배터리 운용이 이동성을 위해 필수적이고, 현저한 발전이 아직 전력 및 대기시간을 감소시키는 것에 대해서는 이루어지지 않았다. 예를 들면, 마이크론 등에 의해 제안된 것들과 같은 모바일 SDRAM이 "전력 대기"를 감소시키는데에서 몇단계를 이루었다. 그러나, 동작 전력의 감소는 여전히 상기와 같은 메모리에서 문제가 된다.
매트릭스에서와 같이 로와 컬럼으로 구성된, 상용으로 가용한 DRAM에서, 로가 오픈될 때(하나의 "페이지"와 같은), 상기 "페이지"가 오픈되면 1 내지 4 킬로비트가 빠른 랜덤 액세스에 가용하다. 그러나, 통신 메모리는 다양한 이유로 오픈 페이지 아키텍처에 효율적이지 못하다. 우선, 판독이 3분의 일정도 더 기록에 비해 우세한 컴퓨팅 시스템 메모리에서의 밸런싱되지 않은 판독/기록과 달리, 통신 메모리는 판독의 수가 기록의 수가 대략 동일한 밸런싱된 판독/기록을 필요로한다. 2 번째로, 패킷 메모리 컨텐츠의 출현(발신)은 완전히 랜덤이며 통신 메모리에서는 예측할 수 없다. 따라서, 상기의 이유로, 임의의 패킷 또는 패킷의 부분에 대한 랜덤한 대기시간은 오픈 페이지에서와 같은 제한된 어드레싱 공간에 빠르게 액세스하는 기능보다 유용한 대역폭에 영향을 준다. 추가로, 새로운 페이지가 오픈될 수 있기 전에(DRAM에서와 같이), 기존 또는 현재 페이지는 닫혀져야 하고, 전체 뱅크는 프리차지된다. 따라서, 개별 뱅크가 64Mb 밀도라면, 로에서 오직 16개의 새로운 비트에 액세스할 필요가 있더라도, 전체 뱅크를 프리차지해야하고, 이는 전력을 사용하고 메모리 디바이스의 온도를 상승시킨다.
대역폭, 대기시간, 비용, 전력, 및 폼 팩터가 모두 중요하지만, 저전력이 모바일 애플리케이션에 대한 키이다. 밀도와 속도가 새로운 세대의 디바이스에 대해 증가할 때 동작 전력을 감소시키는 것은 주된 관심사이다. DRAM, SRAM, 및 플래시 EEPROM에서의 비동기 동작은 동작 전력을 감소시키기 위한 현재의 바람직한 옵션이지만, 그것은 액세스 시간과 성능에서 불리한 면이 있다. 한편, 동기 동작은 집적회로(IC)에서 수백만 노드의 활성화와 프리차지를 필요로하여, 높은 전력 비용을 발생시킨다. CMOS 설계에서, 예를 들면, 동작 전력은 CV2f와 거의 동일하며, 여기서 f는 주파수, C는 커패시턴스(모든 종류의), V는 전압이다. V와 C를 감소시키는 것은 제한이 있다. 일반적으로 더 나은 성능을 위해, f가 증가되어야하고, 동시에 동작 전력을 감소시키는 것을 더 어렵게한다.
멀티뱅크 메모리는 DRAM, SRAM, 및 플래시에서 공통적인 것이다. 미리 정해진(예를 들면 프리패치된) 데이터 버스트 및 "오픈 페이지"는 대역폭 개선을 위해 DRAM 및 SRAM(예를 들면 Rambus™, DDR, QDR 등과 같은) 모두에서 공통적인 것이다. RLDRAM™ 및 FCRAM™은 대역폭 및 대기시간-트러스트의 2가지 예이다. 라운드-로빈 안은 또한 전력을 감소시키는데에 사용되지만, 액세스가 미리정해진 순서로 각 메모리 뱅크에 제한되기때문에 랜덤한 로 액세스를 허용하지 않는다. 따라서, 랜덤 로 액세스 시간은 평균적으로 길어진다.
1998년 10월 27일 Rogers 등에게 발급된 미국 특허번호 5,828,610에서, 정적 RAM(SRAM)이 개시된다. 상기 SRAM은 전력 보존을 위해 데이터 워드에 대한 판독 액세스 동작을 하기 전에 데이터 워드를 선택적으로 프리차징할 수 있는 것으로서 기술된다. 그러나, 기록 액세스 동작 전에 선택적으로 프리차징하기 위한 교시 또는 제안은 존재하지 않는다. 그것은 또한 메모리 셀의 단일 컬럼을 선택적으로 프리차징하는 방법을 교시 또는 제안하지 못한다. 추가로, 선택적인 프리차징을 보여줌에도 불구하고, 기타 선택적 프리차징을 이용하지 않는 표준적인 메모리와 상기 Roger의 SRAM의 동작은 다른 메모리 세그먼트가 액세스될 수 있기 전에 하나의 액세스 사이클이 완료하는 것을 필요로한다. 상기 동작의 방식은 추가적인 대기시 간을 가져온다. 추가로, SRAM은 일반적으로 DRAM과 같은 기타 형태의 메모리만큼 밀하지 못하다. 따라서, 현대의 DRAM과 같은 보다 고밀도의 메모리 형태보다 소프트 오류에 의해 보다 덜 영향을 받는다. 소프트 오류에 대한 민감성을 차치하고, DRAM과 달리 전통적인 SRAM은 일반적으로 다양한 종류의 버스트 모드 동작을 지원할 필요가 없다.
본 발명에 따르면, 복수의 메모리 셀을 포함하는 디지털 메모리 디바이스가 메모리 셀의 서브 세트의 동작을 수행하는 명령어를 수신하고, 상기 메모리 셀의 서브 세트가 전체 디바이스 보다 더 적은 메모리 셀을 포함하고, 상기 디바이스가 수신된 명령어에 응답하여 상기 메모리 셀의 서브 세트에 연관된 비트 라인의 서브 세트만을 선택적으로 프리차지하는 디지털 메모리를 동작시키는 방법, 장치, 및 시스템이 개시된다.
본 개시물의 실시예는 첨부도면과 함께 하기의 상세한 설명에 의해 용이하게 이해될 것이다. 본 개시물의 실시예는 첨부도면에서 제한이 아닌 예시의 방식으로 도시된다.
도 1a-1h는 종래 기술에 공지된 예시적인 DRAM 메모리셀 구성의 개략도를 도시한다.
도 2a-2c는 종래 기술에 따른 다양한 예시적인 코어 메모리 셀-매트릭스 구성 및 물리적 레이아웃을 도시한다.
도 3은 종래 기술에 따른 메모리 셀을 포함하는 일반적인 메모리 매트릭스 아키텍처를 도시한다.
도 4는 본 발명의 실시예에 따른 디지털 메모리 동작을 나타내는 플로우차트를 도시한다.
도 5는 본 발명의 다양한 실시예에 따른 메모리 매트릭스 어레이 아키텍처의 블록도를 도시한다.
도 6은 본 발명의 실시예에 따른 메모리 셀 아키텍처의 개략도를 도시한다.
도 7은 본 발명의 실시예에 따라 프리차지 선택 라인을 포함하는 메모리 매트릭스 아키텍처를 도시한다.
도 8은 본 발명의 실시예에 따라 프리차지 선택 라인과 프리차지 전압 라인을 포함하는 메모리 매트릭스 아키텍처를 도시한다.
도 9는 하나의 명령어가 새로운 액세스 사이클을 초기화할 필요없이 또다른 명령어에 대해 대치되는 본 발명의 다양한 실시예에 따른 디지털 메모리 동작을 나타내는 플로우 차트를 도시한다.
도 10-21은 종래 기술에서의 DRAM 칩의 타이밍 도를 도시한다.
도 22-28은 본 발명의 다양한 실시예에 따라 일반적인 DDR SDRAM(동기 더블 데이터율) DRAM에 대한 개선을 도시한다.
도 29는 본 발명의 다양한 실시예를 구현하기 위해 사용하기에 적합한 예시적인 컴퓨터 시스템을 도시한다.
하기의 상세한 설명에서, 본 개시물의 실시예의 일부를 형성하고, 본 개시물의 실시예를 예시의 방식으로 도시한 첨부 도면에 대한 참조가 이루어진다. 다른 실시예가 활용될 수 있고 구조적 또는 논리적 변경이 본 개시물의 범위로부터 벗어나지 않고서 이루어질 수 있음이 이해될 것이다. 따라서, 하기의 상세한 설명은 제한된 의미로 받아들여서는 안되고, 본 개시물에 따른 실시예의 범위는 첨부된 청구범위와 그의 등가물에 의해 정의된다.
다양한 동작이 차례로 다양한 실시예를 이해하는데에 도움이 될 수 있는 방식으로, 다중 이산 동작으로서 기술되지만; 설명의 순서는 상기 동작들이 순서에 종속적인 것을 의미하도록 해석되어서는 안된다.
상기 설명은 업/다운, 전/후, 상/하와 같은 원근 투시적 기반의 설명을 이용한다. 상기 설명은 상기 논의를 보조하기 위해 사용될 뿐이며, 실시예의 애플리케이션을 한정할 것을 의도하지 않는다. "결합된" 및 "연결된"이라는 용어는 그들의 파생어와 함께 사용될 수 있다. 상기 용어들이 서로 동의어로서 의도되지 않는다는 것이 이해되어야한다. 오히려, 특정한 실시예에서, "연결된"은 2 개 이상의 엘리먼트가 서로간에 직접적으로 물리적 또는 전기적 접촉이 있는 것을 지시하는 데에 사용된다. "결합된"은 2 개 이상의 엘리먼트가 직접적으로 물리적 또는 전기전 접촉인 것을 의미한다. 그러나, "결합된"은 또한 2 개 이상의 엘리먼트가 서로 직접 접촉하지 않지만, 서로간에 협동하거나 상호작용하는 것을 의미한다.
설명을 위해, "A/B"의 형태로 된 어구는 A 또는 B를 의미한다. 설명을 위해, "A 및/또는 B"의 형태로된 어구는 "(A), (B), 또는 (A 및 B)"를 의미한다. 설 명을 위해, "A, B, 및 C 중 적어도 하나"의 형태로된 어구는 "(A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B, 및 C)"를 의미한다. 설명을 위해, "(A)B"의 형태로된 어구는 "(B) 또는 (AB)"를 의미하며, 즉, A는 선택적 엘리먼트이다.
상기 설명은 "다양한 실시예", "하나의 실시예", 또는 "실시예들"이라는 어구를 사용하고, 이는 각각 하나 이상의 동일한 또는 상이한 실시예들을 가리킨다. 추가로, 본 개시물에 기술된 바와 같이 실시예에 대해 사용되는, "구비하는", "포함하는", "가지는" 등의 용어는 동의어이다.
본문에 기술된 본 발명의 실시예는 예를 들면 DRAM, SRAM, 플래시 EEPROM 등과 같은 모든 형태의 메모리를 판독 및 기록하는 것에 연관된 것이다. 현재 메모리 아키텍처에서, 액세스 사이클과 프리차지 사이클이 개별적으로 수행된다. 액세스 명령어 수신시(예를 들면 판독 또는 기록과 같은), 일반적인 메모리 칩 또는 디바이스는 상기 칩에서의 모든 비트 라인들이 프리차지되고 액세스될 준비가 된 것으로 가정할 수 있다. 이를 달성하기 위해, 각 액세스 사이클 후에, 모든 비트 라인은 다음번 액세스 사이클의 예측시 프리차지된다. 상기는 다수의 이유로 필요한 것 보다 더 전력을 사용한다. 첫번째 것은, 가장 최상의 시나리오에서, 오직 32 비트만이 한번에 일반적인 메모리 디바이스로부터 판독되지만, 다수의 더 많은 비트 라인들이 프리차지되고, 그에 의해 불필요한 전력을 소비하는 것이다. 두번째로는, 다수의 경우에, 메모리 셀은 누설에 기인하여 자신의 저장된 전하를 잃어버리는 경향이 있기 때문에, 메모리 셀은 때때로 리프레시되어야한다. 상기 리프레시 동작은 상기 메모리 셀의 스토리지 엘리먼트가 메모리 손실을 방지하기 위해 주 기적으로 갱신되는 것을 보장한다. 그러나, 메모리 셀이 리프레시될 때, 그것들은 먼저 프리차지되어야한다. 따라서 일반적인 아키텍처에서, 비트 라인들은 각 리프레시 전에 2번 프리차지된다. 상술한 바와 같이 가장 최근의 액세스 사이클 후에 한번, 상기 리프레시 동작 이전에 다시 한번.
디지털 메모리 디바이스 상에 배치되는 성장 요구를 부합하기 위해, 일반적인 "행 x 열"의 2차원 매트릭스 어드레싱 접근방식 대신에, 3 차원 어드레싱 방식으로 메모리를 구축하는 요구가 증가해왔다.
본 발명의 실시예는 종래 기술에서와 같이 모든 비트 라인이 아닌 비트 라인의 서브세트를 선택적으로 프리차지한다. 동시에, 본 발명의 실시예는 라운드-로빈과 같은 종래 기술의 설계와는 반대로 랜덤 로 액세스를 허용한다.
본 발명은, 실시예에서, 종래 기술에서처럼 메모리 셀에 액세스 할 뿐 아니라 액세스 이전에 프리차지될 비트라인을 선택하기 위해 수신된 메모리 어드레스, 또는 식별자를 이용한다. 이러한 방식으로, 프리차지 시간은 감소되고 소비된 전력은 상기 프리차지 사이클 동안 제한될 수 있다. 추가로, 상기 프리차지 및 액세스 사이클은, 실시예에서, 동시 또는 거의 동시에 발생할 수 있다.
또한, 종래 기술의 구현에서, 액세스 사이클 동안 비트 라인 전압 구동에서 메모리 셀을 보조하기 위해 사용될 수 있는 모든 센스 증폭기가 이네이블된다. 이는 또한 전력의 측면에서 잠재적으로 낭비적이다. 따라서, 본 발명의 실시예는 액세스 사이클 동안 소모되는 전력을 보존하고 및/또는 액세스 사이클 시간을 감소시키기 위해 액세스 사이클 동안 모든 센스 증폭기의 일부만을 이네이블하게 한다.
종래 기술에서의 멀티 뱅크 DRAM의 정기적으로 모든 뱅크를 프리차지하는 ㄱ것에서는, 그러나, 오직 하나의 뱅크만 다음 액세스 사이클(이는 1초 또는 수초가 될 수 있다)에서 동시에 액세스될 수 있다. 셀 및 패킷 스위칭의 다수의 통신 애플리케이션에서의 경우와 같이, 인입 어드레스 스트림에 대한 지식을 미리 가지고 있다면, 본 발명은 데이터 기록을 위한 선택적 뱅크를 준비함으로써 동작 전력을 현저하게 감소시킬 수 있다. 유사하게, 상기 발신 패턴이 출력 패킷에 대해 알려진다면, 프리차지될 필요가 있는 뱅크(또는 뱅크들)만 데이터 판독 이전에 프리차지될 수 있다. 또한, 동작 전력의 거의 50%가 메모리 뱅크의 동작에 의해 소모되며; 나머지 전력은 상기 뱅크를 동작시키는 주변장치에서 소모된다. 따라서, 메모리 뱅크의 동작 전력을 감소시키는 것은 메모리에 의해 소모되는 전체 전력을 현저하게 감소시키는 것이다. 예를들면, 서브어레이의 프리차징은 전력을 덜 소모하고 종래기술에서 달성되는 것 보다 매우 더 빠르다.
도 1a 내지 1h는 종래 기술에 공지된 것과 같은 예시적인 DRAM 메모리셀 구성의 다양한 개략도를 도시한다. 본 발명의 다양한 실시예가 프리차지 사이클 동안 전력의 소모를 감소시키고, 상기 및 기타 공지된 또는 DRAM이 아닌 메모리 유형을 포함하는 공지되지 않은 메모리 셀 구성을 구비하는 메모리 칩에서의 낮은 랜덤 로 액세스 대기시간을 유지하기 위해 활용될 수 있다.
도 2a-2c는 종래 기술에 따른 다양한 예시적인 DRAM 코어 메모리 셀-매트릭스 구성 및 물리적 레이아웃을 도시한다. 도 2a는 종래 교차점 어레이 레이아웃을 도시한다. 도 2b는 접혀진 비트 라인 어레이 레이아웃을 도시한다. 도 2c는 접혀 진 트위스트된 비트라인 아키텍처를 도시한다. 본 발명의 다양한 실시예가, 프리차지 사이클 동안 전력의 소모를 감소시키고, 상기 및 기타 공지된 또는 DRAM이 아닌 메모리 유형을 포함하는 공지되지 않은 코어 메모리 구성을 구비하는 메모리 칩에서의 낮은 랜덤 로 액세스 대기시간을 유지하기 위해 활용될 수 있다.
도 3은 종래 기술에 따른 메모리 셀의 상세를 포함하는 전형적인 메모리 매트릭스 아키텍처를 도시한다. 어드레스 명령어 제어 회로(315)는 특정한 메모리 셀(313)에 대한 액세스 동작을 수행하기 위한 명령어를 수신한다. 어드레스 명령어 제어 회로는 또한 액세스될 메모리 셀을 식별하는 로 어드레스 및/또는 컬럼 어드레스를 포함하는 메모리 어드레스 또는 식별자를 수신한다. 어드레스 명령어 제어 회로(315)는 상기 식별자 및/또는 컬럼 어드레스를 컬럼 디코더(301)로 전달한다. 컬럼 디코더(301)는 어떤 메모리 셀의 컬럼이 액세스될 특정한 메모리셀을 포함하는 지를 판정하기 위해 상기 식별자 및/또는 컬럼 어드레스를 디코딩한다. 어드레스 명령어 제어 회로(315)는 또한 로 디코더(307)로 상기 식별자 및/또는 로 어드레스를 전달한다. 로 디코더(307)는 어떤 메모리 셀의 로가 액세스될 메모리셀을 포함하는 지를 판정하기 위해 식별자 및/또는 로 어드레스를 디코딩한다.
상기 수신된 명령어 동작이 판독 동작이라면, 하기의 이벤트가 발생한다. 종래 기술의 회로는 모든 비트 라인(311)이 프리차지되었다고 가정한다(하기 참조). 일반적으로, 비트 라인(309)은, 다른 프리차지 전압이 가능할 지라도, 기준 전압 레벨(Vcc/2)의 절반인 전압 레벨까지 프리차지된다. 로 디코더(307)는 액세스될 메모리 셀을 포함하는 로 라인(311)에 대해 액세스 전압을 설정 또는 정한다. 도 3에 도시된 각 메모리 셀(313)은 하나의 게이팅 트랜지스터(317)와 하나의 스토리지 엘리먼트 커패시터(319)의 전형적인 메모리 셀 구성을 가지는 것으로 도시된다. 가로질러있는 커패시터(319)는 바이너리 "1" 또는 바이너리 "0" 중 어느 하나를 지시하는 스토리지 전압이다. 바이너리 "1"과 바이너리 "0"을 표시하기 위해 사용된 전압 레벨은 실행 및/또는 구성에 따라 변한다. 메모리 셀(313)이 매우 일반적인 유형의 메모리 셀 구성을 도시한다고 하더라도, 다수의 기타의 것들이 알려진다(도 1a-1h를 참조하라.). 로 라인(311)에 연결된 게이팅 트랜지스터(317)의 연관된 단자가 액세스 라인 전압이 로 디코더(307)에 의해 설정 또는 정하였다는 것을 검지할 때, 상기 검지된 전압은 게이팅 트랜지스터(317)을 오픈하고 스토리지 엘리먼트(319)가 자신의 저장된 전압을 연관된 비트 라인(309)과 공유하도록한다. 상기 공유는 비트 라인의 전압 레벨에서 작은 섭동을 일으킨다. 센스 증폭기 회로(303)(다중 센스 증폭기를 포함)는, 비트 라인이 저장된 전압 레벨로 설정 또는 정할 때까지, 포지티브 피드백을 작은 섭동에 적용함으로써 상기 저장된 전압 레벨의 구동을 보조한다. 로 디코더(307)가 하나의 로 라인(311) 만을 액세스 전압 레벨에 설정 또는 정하기 때문에, 메모리 셀(313)의 하나의 로 만이 비트 라인(309)의 전압 레벨을 구동하기 위해 "온"으로 스위칭된다. 이는 때때로 페이지 오픈이라고 한다. 이 때, 비트 라인(309)의 전압 레벨은 센스 증폭기(303)에 의해 판독되고 메모리 칩의 출력 핀(도시되지 않음)으로 출력이 전송된다. 또한 이러한 동작은 스토리지 엘리먼트(319) 전체의 전하를 공핍시키지만; 센스 증폭기(303)의 동작은 스토리지 엘리먼트(319)의 저장된 전압을 리프레시한다.
수신된 명령어 동작이 기록 명령어라면, 로 디코더(307)는 판독 동작에서처럼 로 라인에 액세스 전압을 설정 또는 정한다. 다음으로, 센스 증폭기(303)는 다양한 스토리지 엘리먼트(319)의 전압을 원하는 전압 레벨로 구동하는 원하는 전압(기록될 원하는 바이너리 로직 값을 나타내는)으로 비트 라인(309)에서의 전압을 구동한다.
추가로, 어드레스 명령어 제어 회로(315)는 센스 증폭기(303)로 신호를 보내며, 이는 회로에서의 모든 비트 라인(309)을 프리차지 하기위한 프리차지 회로를 포함한다. 디바이스에서의 모든 비트 라인(309)은 응답시 프리차지된다. 일반적으로, 이러한 프리차지 사이클은 바로 직후의 액세스 명령어에 대한 준비시 액세스 사이클 후에 발생한다. 또한, 때때로, 모든 비트 라인은 종래 기술에 공지되고 잘 알려진 것과 같은 유사한 프로시저에 따라 리프레시된다.
종래 기술의 실시예에서, 도 3에 도시된 것과 같은, 메모리 셀(313)에 연결된 워드 라인 중 하나를 선택하는 것은 상술한 바와 같이 선택된 로 라인(311)에 연결된 모든 메모리 셀(313)을 "턴 온"한다. 따라서, 모든 메모리 셀(313)은 모든 메모리 셀(313)이 결과적으로 현재 액세스 사이클에서 판독되지 않는다는 사실에도 불구하고 스위칭 "온"된다. 단일 로 라인(311)에 부착된 모든 메모리 셀(313)을 활성화시킴으로써, 선택된 로 라인(311)에 연결된 모든 메모리 셀(313)이 현재 액세스 사이클 동안 신호를 받고, 상술한 바와 같이 센스 증폭기(303)의 액션에 의해 보충될 필요가 있고, 후속하여 먼저 스토리지 레벨이 리프레시하는 것을 허용할 필요없이 액세스(판독, 기록, 또는 기타 동작)되지 않는다. 이는 임의의 후속하는 액세스 동작에 대기시간을 추가한다. 이는 또한 판독되지 않았지만 활성화된 메모리 셀(313)에서 발생할 "소프트 오류"에 대한 가능성을 증가시킨다.
도 4는 본 발명의 다양한 실시예에 따른 디지털 메모리 동작을 나타내는 플로우 차트를 도시한다. 단계(401)에서, 예를 들면, 판독 또는 기록과 같은 액세스 명령어는 디지털 메모리 디바이스에 의해 수신되고, 메모리 어드레스 또는 식별자가 상기 디지털 메모리 디바이스의 어드레스 핀에 제공된다. 실시예에서, 메모리 어드레스는 액세스될 메모리 셀의 로 및 컬럼(들)을 식별하는 로 어드레스 및 컬럼 어드레스를 포함한다. 실시예에서, 상기 로 어드레스 및 컬럼 어드레스는 각각 상이한 클록 사이클에서 메모리 디바이스의 입력 핀에 독립적으로 적용된다. 실시예에서, 로 어드레스가 먼저 제공될 수 있다. 실시예에서, 컬럼 어드레스가 먼저 제공될 수 있다. 단계(403)에서, 디지털 메모리 디바이스의 컬럼 디코더는 액세스될 메모리 셀의 컬럼 어드레스를 디멀티플렉스 또는 디코딩한다. 단계(405)에서, 선택적 프리차지 회로는 액세스될 메모리 셀을 포함하는 비트 라인을 구비하는 비트 라인의 서브세트를 선택적으로 프리차지한다. 실시예에서, 상기 선택적 프리차지가 메모리 뱅크 또는 전체 칩에서 비트 라인 모두 보다 더 적은 수의 비트 라인에 될 수 있다. 실시예에서, 비트 라인의 서브세트는 액세스될 메모리 셀에 연결된 비트 라인만을 포함한다. 실시예에서, 선택적으로 프리차지된 비트 라인의 서브세트는 메모리 셀의 뱅크, 미니뱅크, 서브뱅크, 메모리 셀의 어레이, 메모리 셀의 서브 어레이, 8 바이트 워드(옥텟), 워드 라인에서의 2 컬럼, 또는 단일 메모리 셀이다.
단계(407)에서, 로 디코더는 액세스될 메모리 셀의 로 어드레스를 디멀티플렉싱하거나 또는 디코딩한다. 단계(409)에서, 응답시, 로 디코더는 액세스될 메모리 셀로 상기 로에 연결된 로 라인에 액세스 전압을 설정 또는 정한다. 비트 라인이 선택적으로 프리차지되고 상기 액세스 전압이 액세스될 메모리 셀로 적절한 로에 설정 또는 정하면, 센스 증폭기가 단계(411)에서 액세스 동작의 실행을 보조하고, 데이터 비트가 판독되어 출력 버스로 전송된다(예를 들어, 액세스 동작이 판독 동작이라면).
따라서, 컬럼 어드레스가 광역 멀티플렉싱되지 않거나 멀티플렉싱된 어드레싱 시스템 중 어느 하나에 제공되자마자, 상기 프리차지가 데이터 액세스 이전에 실행된다. 로 어드레스 체인이 로 라인(예를 들면, 페이지 라인 또는 워드 라인) 코딩 완료까지 진행하지만, 프리차지가 완료될 때까지 로 라인을 활성화시키지는 못한다. 실시예에서, 이는 로 사이클 시간 TRC를 감소시킨다. 현재 DRAM 아키텍처 및 레이아웃에서, 예를 들면 프리차지 시간은 TRC의 거의 50%이다. 그러나, 모든 비트 라인중 일부만을 선택적으로 프리차지하는 것은, 실시예에서, TRC의 5~10%의 프리차지 시간을 감소시킨다.
본 발명의 실시예는 DRAM 뿐만 아니라 예를 들면 다수 유형중 FeRAM과 SRAM 메모리 아키텍처를 포함하는 비트 라인 프리차지를 필요로하는 임의의 메모리에 적용할 수 있다.
도 5는 본 발명의 다양한 실시예에 따라 메모리 매트릭스 어레이 아키텍처의 블록도를 도시한다. 어드레스 명령어 제어 회로(515)는 특정한 메모리 셀(513)에 대한 액세스 동작을 수행하는 명령어를 수신한다. 어드레스 명령어 제어 회로는 또한 액세스될 메모리 셀(513)의 어드레스를 식별하는 로 어드레스 및/또는 컬럼 어드레스를 포함하는 메모리 어드레스 또는 식별자를 수신한다. 실시예에서, 로 어드레스 및 컬럼 어드레스는 각각 상이한 클록 사이클에서 메모리 디바이스의 입력 핀(도시되지 않음)으로 독립적으로 적용된다. 실시예에서, 로 어드레스가 먼저 제공될 수 있다. 실시예에서, 컬럼 어드레스가 먼저 제공될 수 있다. 어드레스 명령어 제어 회로(515)는 컬럼 어드레스를 컬럼 디코더(501)로 전달한다. 컬럼 디코더(501)는 어느 메모리 셀(513)의 컬럼이 액세스될 특정한 메모리 셀을 포함하는 지를 판정하기 위해 컬럼 어드레스를 디코딩 또는 멀티플렉싱한다. 어드레스 명령어 제어 회로(515)는 또한 그런다음 어느 메모리 셀(515)의 로가 액세스될 메모리 셀을 포함하는지를 판정하기 위해 로 어드레스를 로 디코더(507)로 전달한다.
수신된 명령어 동작이 판독 동작이라면, 하기의 이벤트가 실시예에서 발생한다. 종래 기술의 회로와 달리, 회로는 모든 비트 라인(509)이 프리차지되었다고 가정하지 않는다. 프리차지 선택 회로(505)는 컬럼 디코더(501) 또는 어드레스 명령어 제어 회로(515) 중 어느 하나로부터 어느 비트 라인(509)을 선택적으로 프리차지할지를 지시하는 신호를 수신한다. 실시예에서, 프리차지 선택 회로(505)는 선택적으로 적절한 비트 라인(509)을 프리차지 하도록 허용하는 프리차지 선택 트랜지스터(도시되지 않음)를 포함한다. 실시예에서, 프리차지 선택 회로(505)는 다중 센스 증폭기를 포함하는 센스 증폭기 회로(503)의 일부가 될 수 있다. 실시예 에서, 센스 증폭기(503)는 복수의 비트 라인(509) 각각에 연관된 복수의 센스 증폭기 각각을 포함한다.
실시예에서, 선택적 프리차지가 메모리 뱅크 또는 칩에서의 모든 비트 라인 보다 더 적은 수의 비트 라인(509)에 될 수 있다. 실시예에서, 비트 라인(509)의 세트는 액세스될 메모리 셀(513)의 비트 라인에 연결된 비트 라인(509) 만을 포함한다. 실시예에서, 선택적으로 프리차지된 비트 라인(509)의 세트는 메모리 셀의 뱅크, 메모리 셀의 어레이 또는 그리드, 메모리 셀의 서브-어레이, 8 바이트 워드(옥텟), 워드 라인에서의 2 컬럼, 또는 특히 단일 메모리 셀(513)이 될 수 있다. 선택적으로 프리차지될 비트 라인(509)에 대해, 프리차지 선택 회로(505)는 기준 전압 레벨(Vcc/2)의 절반 또는 기타 전압과 거의 동일한 전압 레벨에 설정 또는 정한다.
로 디코더(507)는 액세스될 메모리 셀(513)을 포함하는 로 라인(511)에 액세스 전압을 설정 또는 정한다. 메모리 셀(513)이 액세스 라인 전압이 설정 또는 정했음을 검지할 때, 그것은 메모리 셀(513)의 스토리지 엘리먼트(도시되지 않음)로 하여금 자신의 저장된 전압을 연관된 비트 라인(509)과 공유하도록 허용한다. 이러한 공유는 비트 라인(509)의 전압 레벨에서의 작은 섭동을 일으킨다. 센스 증폭기 회로(503)는 비트 라인(509)이 저장된 전압 레벨로 구동, 설정 또는 정할 때까지 포지티브 피드백을 적용함으로써 저장된 전압 레벨의 구동을 보조한다. 로 디코더(507)가 하나의 로 라인(511) 만을 액세스 전압 레벨로 설정 또는 정하기 때문에, 메모리 셀(513)의 하나의 로만이 "온"으로 스위칭되고, 비트 라인(511)의 전압 레벨을 구동한다. 이때, 비트 라인(509)의 전압 레벨은 센스 증폭기 회로(503)에 의해 판독되고, 출력 데이터 버스(도시되지 않음)로 출력이 전송된다. 또한, 이러한 동작은 메모리 셀(513) 내에 저장된 전하를 공핍시키지만; 센스 증폭기 회로(503)의 동작이 저장된 전압을 리프레시한다.
명령어 동작이 기록 명령어라면, 로 디코더(507)는 판독 동작에서와 같이 로 라인(511) 중 하나에 액세스 전압을 설정 또는 정한다. 다음으로, 센스 증폭기 회로(503)는 메모리 셀(513)의 전압을 원하는 전압 레벨로 구동하는 원하는 전압(원하는 바이너리 로직 값을 나타내는)으로 비트 라인(509)에서의 전압을 구동한다. 또한, 때때로, 모든 비트 라인(509)은 상술한 바와 같은 유사한 프로시저에 따라 리프레시된다(여기서, 비트라인이 프리차지되고, 값이 판독되며, 그런다음 센스 증폭기(503)의 동작에 의해 재기록 또는 리프레시된다).
도 6은 본 발명의 다양한 실시예에 따라 메모리 셀 아키텍처의 개략도를 도시한다. 메모리 셀(600)은 로 라인(611)(워드 라인이라고도 함)을 통해 로 디코더(도시되지 않음)에 동작가능하게 결합된 단자를 가진 게이팅 트랜지스터(601)를 포함한다. 게이팅 트랜지스터(601)의 또다른 단자는 비트 라인(607)을 통해 센스 증폭기(도시되지 않음)와 컬럼 디코더(도시되지 않음)로 동작가능하게 결합된다. 메모리 셀(600)은 또한 메모리 셀(600)을 위한 스토리지 엘리먼트로서 기능하는 커패시터(603)를 포함한다. 커패시터(603)는 논리적 바이너리 비트 "0" 또는 논리적 바이너리 비트 "1"을 나타내는 저장된 전압을 저장한다. "0" 또는 "1"을 나타내는 실제 저장 전압 레벨, 또는 전압 레벨의 범위는 메모리 셀 아키텍처에 따라 다르 며; 본 발명의 실시예는 임의의 전압 레벨, 레벨, 또는 범위에 한정되지 않는다.
메모리 셀(600)은 또한 게이팅 트랜지스터(601)와 커패시터(603) 사이에 배치된 프리차지 선택 트랜지스터(605)를 포함한다. 프리차지 선택 트래지스터(605)의 단자는 프리차지 선택 라인(609)을 통해 프리차지 선택 회로(도시되지 않음)로 동작가능하게 결합된다. 실시예에서, 프리차지 선택 회로는 비트라인이 프리차지 전압 레벨로 구동되도록 하는 프리차지 선택 라인(609)에 프리차지 선택 전압을 설정 또는 정한다. 따라서, 메모리 셀(600)에 프리차지 선택 트랜지스터를 포함시킴으로써, 액세스될 메모리셀을 가진 이러한 특정한 컬럼만이 프리차지되고, 따라서 프리차지 사이클 동안 소모되는 전력을 절감한다. 이러한 실시예들은 비트 라인이 선택적으로 프리차지되는 매우 미세한 입도를 나타내고: 액세스될 메모리 셀에 연결된 이러한 특정한 비트라인 만이 프리차지될 수 있다. 대안의 실시예에서(도시되지 않음), 이러한 동일 레벨의 미세한 입도는, 예를 들면, 유사한 프리차지 선택 트랜지스터를 프리차지 선택 회로에 배치함으로써 달성될 수 있다. 다른 실시예에서, 더 적은 수의 프리차지 선택 트랜지스터가 사용될 수 있고, 비트 라인의 선택적인 프리차징은 필수적으로 프리차징되는 것 보다 더 많은 비트 라인을 야기하는 더 적은 수의 입도로 달성되지만, 여전히 모든 비트 라인 수 보다 더 적고, 따라서 전력 절감을 가져온다. 본 실시예에서, 전력 절감은 비트 라인이 프리차지되는 입도의 기능의 일부이다.
예를 들면 DRAM 메모리 셀과 같은, 수직 디멘션으로 된 트랜지스터를 가진 메모리 셀을 활용하는 실시예에서, 다이의 크기가 증가하거나 또는 프리차지 선택 트랜지스터를 포함하는 것에 대한 불이익이 최소가 될 수 있다.
도 7은 다양한 실시예에 따른 선택적인 프리차징에서, 컬럼-레벨 입도를 달성하는 프리차지 선택 라인을 포함하는 메모리 매트릭스 또는 그리드 아키텍처를 도시한다. 메모리 셀(713)은, 실시예에서, 다수의 컬럼과 다수의 로를 가진 그리도 또는 매트릭스로 대략 배치된다. 각 메모리 셀(713)은 그리드의 정확하게 하나의 로와 정확하게 하나의 컬럼의 일부를 형성한다. 단일 컬럼에서의 각 메모리 셀(713)은 대응하는 비트 라인(709)에 의해 동일한 컬럼의 모든 다른 메모리 셀(713)에 연결되며, 로의 각 메모리 셀(713)은 대응하는 로 라인(711)에 의해 로에서의 모든 다른 메모리 셀(713)로 연결된다. 어드레스 명령어 제어 회로(715)는 메모리 셀(713) 중 특정한 하나에 대한 액세스 동작을 수행하는 명령어를 수신한다. 어드레스 명령어 제어 회로(715)는 또한 액세스될 메모리 셀(713)의 어드레스를 식별하는 로 어드레스 및/또는 컬럼 어드레스를 포함하는 메모리 어드레스 또는 식별자를 수신한다. 실시예에서, 로 어드레스 및 컬럼 어드레스는 각각 상이한 클록 사이클에서 메모리 디바이스의 입력 핀(도시되지 않음)으로 독립적으로 적용된다. 실시예에서, 로 어드레스가 먼저 제공될 수 있다. 실시예에서 컬럼 어드레스가 먼저 제공될 수 있다. 어드레스 명령어 제어 회로(715)는 컬럼 어드레스를 컬럼 디코더(701)로 전달한다. 컬럼 디코더(701)는 어느 메모리 셀(713)의 컬럼이 액세스될 특정한 메모리 셀을 포함하는 지를 판정하기 위해 컬럼 어드레스를 디코딩 또는 멀티플렉싱한다. 어드레스 명령어 제어 회로(715)는 또한 어느 메모리 셀(713)의 로가 액세스될 메모리셀을 포함하는지를 판정하기 위해 로 어드레스를 로 디코더(707)로 전달한다.
수신된 명령어 동작이 판독 동작이라면, 하기의 이벤트가 실시예에서 발생한다. 종래 기술의 회로와 달리, 회로는 모든 비트 라인(709)이 프리차지된다고 가정하지 않는다. 센스 증폭기 회로(703)의 일부인 프리차지 선택 회로(705)는 선택적으로 프리차지할 메모리 셀(713)의 컬럼을 지시하는 신호를 컬럼 디코더(701) 또는 어드레스 명령어 제어 회로(715)로부터 수신한다. 실시예에서, 센스 증폭기 회로(703)는 또한 복수의 센스 증폭기를 포함한다.
각각의 메모리 셀(713)은 게이팅 트랜지스터(719), 스토리지 커패시터(721), 및 프리차지 선택 트랜지스터(723)를 포함한다. 실시예에서, 각 프리차지 선택 트랜지스터(723)는 복수의 프리차지 선택 라인(717)을 통해 프리차지 회로로 동작가능하게 결합된다. 프리차지 선택 회로는 각 프리차지 선택 라인(717)에 대해 프리차지 선택 전압을 설정 또는 정하고, 그에 의해 복수의 비트 라인(709)의 선택적 프리차징을 보조한다. 실시예에서, 액세스될 메모리 셀을 포함하는 컬럼들만이 프리차지되고, 따라서 미세한 입도를 달성한다.
로 디코더(707)는 액세스될 메모리 셀을 포함하는 로 라인(711) 중 하나에 대해 액세스 전압을 설정 또는 정한다. 메모리 셀(713) 중 하나가 액세스 라인 전압이 로 디코더(707)에 의해 설정 또는 정했다는 것을 검지할 때, 이는 게이팅 트랜지스터(719)를 오픈하여, 스토리지 커패시터(721)로 하여금 자신의 저장된 전압을 연관된 비트 라인(709)과 공유하도록 허용한다. 이러한 공유는 비트 라인(709)의 전압 레벨에서의 작은 섭동을 일으킨다. 센스 증폭기 회로(703)는 비트 라 인(709)이 저장된 전압 레벨로 설정 또는 정해질 때까지 포지티브 피드백을 작은 섭동에 적용함으로써 저장된 전압 레벨의 구동을 보조한다. 로 디코더(707)가 액세스 전압 레벨에 하나의 로 라인(711) 만을 설정 또는 정하기 때문에, 메모리 셀(713) 중 하나만 "온"으로 스위칭되고 비트 라인(709)의 전압 레벨을 구동시킨다. 이때, 비트 라인(709)의 전압 레벨이 센스 증폭기 회로(703)에 의해 판독되고, 출력 데이터 버스(도시되지 않음)로 출력이 전송된다. 또한, 이러한 동작은 스토리지 커패시터(721) 전체 전하를 공핍시키지만; 센스 증폭기 회로(703)의 동작은 저장된 전압을 리프레시 시킨다.
명령어 동작이 기록 명령어라면, 로 디코더(707)는 판독 동작에서처럼 로 라인(711)에 액세스 전압을 설정 또는 정한다. 다음으로, 센스 증폭기 회로(703)는 스토리지 커패시터(721)의 전압을 원하는 전압 레벨로 구동하는 원하는 전압(저장될 원하는 바이너리 로직 값을 나타내는)으로 비트 라인(709)에서의 전압을 구동한다. 또한, 때때로, 스토리지 커패시터(721)에 저장된 전압은 상술한 유사한 프로시저에 따라 리프레시된다.
게이팅 트랜지스터(719)와 스토리지 커패시터(721) 사이의 직렬로된 프리차지 선택 트랜지스터(723)를 활용하는 본 발명의 실시예에서, 스토리지 커패시터(721)의 스토리지 전압 레벨은 게이팅 트랜지스터(719)가 활성화된 때 조차 비트라인(709)으로부터 절연된 상태를 유지한다. 이는 액세스될 메모리 셀에 연결된 프리차지 선택 트랜지스터(723) 만이 현재 액세스 동작 동안 활성화되기 때문이다. 모든 기타 프리차지 선택 트랜지스터(723)는 비활성화된 상태를 유지한다. 따라 서, 프리차지 선택 트랜지스터(723)는 자신의 게이팅 트랜지스터(719)가 로 라인(711)에 로 라인 전압을 설정 또는 정함으로써 활성화될 때 조차 메모리 셀(713)이 "오프" 모드로 유지되도록 허용한다. 이러한 방식으로, 프리차지 선택 트랜지스터(723)를 활용하는 것은 메모리 셀 레벨(즉, "비트" 레벨에서)에서 레벨의 디코딩을 허용할 수 있다. 종래 기술에서와 같이 한번에 메모리 셀의 전체 로 가 아니라, 한번에 개별 메모리 셀(713)이 활성화된다. 이러한 디코딩은, 실시예에서, 프리차지 선택 회로(705)가 메모리 셀(713)의 동일한 컬럼에 연결된 대응하는 비트 라인(709)을 선택적으로 프리차지하는 때, 또는 그의 매우 짧은 시간후에, 프리차지 선택 전압 레벨을 프리차지 선택 라인(717)로 인가함으로써 달성된다. 따라서, 프리차지 선택 회로(705)는, 실시예에서, 이러한 디코딩의 추가 레벨을 핸들링한다.
상술한 바와 같이, 로 라인(711) 상의 제 1 메모리 셀(713)이 선택되고 판독, 기록 또는 기타 동작이 로 라인 선택 전압을 설정 또는 정하고, 필요한 비트 라인(709)을 프리차징하고, 및 센스 증폭기 회로(703)를 스위칭함으로써 제 1 메모리셀(713)에 대해 수행된다. 다음으로, 매우 짧은 기간 내의 그리고 동일한 액세스 사이클 내에서, 상술한 바와 같은 추가 레벨의 디코딩을 추가하여, 동일한 선택된 로 라인(711) 상의 제 2 비트/메모리 셀(713)이 "턴 온"되고, 판독, 기록 또는 기타 동작이 다음번 액세스 사이클로 진행할 필요없이 제 2 비트/메모리 셀(713)에서 수행된다. 추가로, 제 2 비트/메모리 셀(713)에 연결된 비트 라인(709)이 제 1 비트/메모리 셀(713)이 액세스되는 동안 프리차지된다. 제 2 비트/메모리 셀(713) 을 제 1 비트/메모리 셀(713)이 액세스되는 동안 (상술한 추가레벨의 디코딩을 이용하여) 절연시킴으로써, 제 2 비트/메모리 셀(713)의 스토리지 전압이 보존되고 제 1 비트/메모리 셀(713)에 대한 액세스 동작을 수행하는 것에 후속하여 리프레시될 필요가 없다. 도 3을 참조하여 상술한 바와 같이, 종래 기술의 구성은, 메모리 셀이 현재 액세스 동작 동안 액세스 되지 않을 때 조차, 로 라인에 연결된 모든 메모리 셀의 스토리지 전압 레벨이 공핍되도록 한다. 상기 비트들이 액세스되기 전에, 상기 메모리 셀을 리프레시하고 새로운 액세스 사이클의 증가한 대기시간을 초기화하는 것이 필요하다. 그러나, 본 발명의 실시예에서, 버스트 모드 동작이 지원되며, 그에 의해 단일 로에서의 다중 비트가, 새로운 액세스 사이클에 들어가지 않고 소프트 오류의 발생이 감소되고, 및/또는 전력 소모가 감소되면서, 선택적으로 프리차지되고 매우 짧은 시간에 서로 후속하여 액세스된다.
도 8은 본 발명의 다양한 실시예에 따라 프리차지 선택 라인(817) 및 프리차지 전압 라인(825)을 포함하는 메모리 매트릭스 아키텍처를 도시한다. 도 8의 메모리 매트릭스는 도 7의 메모리 매트릭스와 유사한 방식으로 동작한다. 그러나, 하기에 차이점이 강조된다.
각각의 메모리셀(813)은 게이팅 트랜지스터와 스토리지 커패시터(표시되지 않음)를 포함한다. 프리차지 선택 트랜지스터(823)는 메모리 셀 각각에 인접하게 배치되고, 프리차지 선택 라인(817)을 통해 프리차지 선택 회로(805)에 동작가능하게 결합된다. 프리차지 선택 트랜지스터(823)는 또한 프리차지 전압 라인(825)을 통해 프리차지 선택 회로(805)에 동작가능하게 결합된다. 프리차지 선택 전압을 프리차지 선택 라인(817)에 설정 또는 정할 때, 프리차지 선택 트랜지스터는 프리차지 전압 라인(825)에 설정 또는 정해진 프리차지 선택 전압에 비트 라인(809)을 구동하는 것을 보조한다. 이러한 방식으로, 복수의 비트 라인(809)이 프리차지 선택 트랜지스터(823)를 이용하여 프리차지 전압으로 프리차지된다. 액세스될 메모리 셀을 포함하는 컬럼들 만이, 실시예에서, 프리차지된다. 실시예에서, 액세스될 메모리셀을 포함하는 모든 컬럼 이상이, 그러나 모든 컬럼은 아닌 컬럼들이 도 8에 도시된 메모리 매트릭스 아키텍처를 이용하여 프리차지된다. 실시예에서, 도 8에 도시된 매트릭스 아키텍처는 작은 다이 크기를 결점으로 만들지만, 또한 성능에서 거의 또는 전혀 희생없이 동작 전력에서의 실질적인 절감을 가져온다.
도 9는 하나의 명령어가 새로운 액세스 사이클을 요구할 필요없이 다른 것을 대체하는 본 발명의 다양한 실시예에 따른 디지털 메모리 동작을 나타내는 플로우차트를 도시한다. 단계(901)에서, 예를 들면 판독 또는 기록과 같은 제 1 액세스 명령어는 디지털 메모리 디바이스에 의해 수신되고, 메모리 어드레스 또는 식별자가 상기 디지털 메모리 디바이스의 어드레스 핀에 제공된다. 실시예에서, 메모리 어드레스는 액세스될 메모리 셀을 포함하는 로 및 컬럼(들)을 식별하는 로 어드레스 및/또는 컬럼 어드레스를 포함한다. 실시예에서, 로 어드레스 및 컬럼 어드레스는 상이한 클록 사이클에서 메모리 디바이스의 입력 핀에 각각 독립적으로 적용된다. 실시예에서, 로 어드레스가 먼저 제공될 수 있다. 실시예에서, 컬럼 어드레스가 먼저 제공될 수 있다. 단계(903)에서, 디지털 메모리 디바이스의 컬럼 디코더는 액세스될 메모리 셀의 컬럼 어드레스를 디멀티플렉싱 또는 디코딩한다. 단 계(905)에서, 선택적 프리차지 회로는 액세스될 메모리 셀을 포함하는 비트라인을 구비한 비트 라인의 서브세트를 선택적으로 프리차지한다. 실시예에서, 선택적 프리차지가 메모리 뱅크 또는 전체 칩에서의 비트 라인 모두 보다 더 적은 수의 비트라인에 된다. 실시예에서, 비트 라인의 세트는 액세스될 메모리 셀에 연결된 비트 라인만을 포함한다. 실시예에서, 선택적으로 프리차지된 비트 라인의 세트는 메모리 셀의 뱅크, 메모리 셀의 어레이 또는 그리드, 메모리 셀의 서브 어레이, 8 바이트 워드(옥텟), 워드 라인에서의 2 컬럼, 또는 특히 단일 메모리 셀이 될 수 있다.
단계(907)에서, 로 디코더는 액세스될 메모리 셀의 로 어드레스를 디멀티플렉싱 또는 디코딩한다. 단계(909)에서, 응답시, 로 디코더는 액세스될 메모리 셀로 로에 연결된 로 라인에 액세스 전압을 설정 또는 정한다. 단계(911)에서, 디지털 메모리 디바이스는 제 2 액세스 명령어를 검지하도록 조정된다. 예를 들면, 제 1 명령어가 판독이라면, 실시예에서, 제 2 명령어는 기록 또는 기타 명령어가 될 수 있다. 실시예에서, 제 1 명령어가 기록이라면, 제 2 명령어는 판독 명령어 또는 기타 명령어가 될 수 있다. 비트 라인이 선택적으로 프리차지되면, 액세스 전압은 액세스될 메모리셀로 적절한 로에 설정 또는 정하고, 단계(913)에서 새로운 액세스 명령어가 검지되지 않으면, 센스 증폭기는 단계(915)에서 제 1 액세스 동작의 수행을 보조하고, 데이터 비트가 판독되어 출력 버스(예를 들면, 액세스 동작이 판독 동작이라면)로 전송된다. 새로운 액세스 명령어가 단계(913)에서 검지되면, 그런다음 센스 증폭기가 단계(917)에서 제 2 액세스 동작의 수행을 보조한다.
도 9에 도시된 동작은 예를 들면 후에(후반부에) 그것을 초기화 시키는 것이 아니라 액세스 사이클의 시작시(초반부에) 프리차지 사이클을 초기화시킴으로써 가능할 수 있다. 따라서, 뱅크와 로 어드레스를 포함하는 메모리 어드레스, 또는 로 및 컬럼 어드레스가 수신된 평면 어드레스가 제공되면, 특정한 뱅크, 미니뱅크, 서브뱅크, 또는 서브 어레이가 프리차지되고 그런다음 액세스에 활성화된다. 이때까지, 뱅크 또는 뱅크의 일부가 프리차지되지 않는다. 따라서, 프리차지는 메모리 액세스 동작의 전단에서의 활성화 명령의 필수적인 부분이며, 종래 기술에서처럼 후반부의 일부가 아니다.
따라서, 메모리칩이 단계(905)에서 선택적으로 프리차지될 비트 라인에 대해 대기하는 동안, 로 디코더는 단계(907)에서 로 어드레스를 디코딩하고, 새로운 액세스 명령어가 메모리 칩의 적절한 핀에 수신될 수 있다. 이는 예를 들면 메모리 컨트롤러가 판독, 기록 또는 리프레시 사이에서 우선순위를 재설정하기를 원할 때 유용할 수 있다. 종래 기술에서, 예를 들면 기록을 중단하고 판독을 시작하기를 원하면, 새로운 사이클이 모두 다시 시작되어야한다. 본 발명의 실시예에서, 상기 칩은 하나의 클록 사이클에서 하나의 동작을 중단시키고 데이터 무결성의 손실없이 또다른 클록 사이클에서의 새로운 동작을 발급할 수 있다. 이는 예를 들면 통신-기원 메모리에 유용하며, 여기서 인입 패턴은 공지되었지만, 발신 패턴은 알려지지 않았다.
실시예에서, 프리차지가 사이클의 초기에 있지 않기때문에, 데이터 액세스는 전체 뱅크가 선택적으로 프리차지되어야하면 전통적인 메모리 칩 또는 DRAM에 비해 지연되어야한다. 이는 뱅크가 연속하여 매 클록 사이클마다 액세스될 때 한 번의 "개시"의 페널티를 가져온다. 예를 들면, 제 1 액세스 명령어를 수신하고 데이터를 출력 버스에 놓는(예를 들면 판독 동작에서와 같이) 종래 기술의 메모리 칩에 대한 4 내지 6 사이클 대신에, 본 발명의 실시예는 예를 들면 최악의 경우의 시나리오 하에서 7 내지 9 사이클을 필요로한다. 메모리 아키텍처가 서브 어레이가 오직 64킬로비트 또는 128킬로비트 정도일 뿐인 서브 어레이 유형 아키텍처인 실시예에서, 선택적 프리차지는 하나의 시스템 클록만을 취하고 따라서 페널티는 매우 작다. 그러나, "개시" 페널티가 있을 때의 실시예에서, 뱅크 랜덤 액세스 시간은 변하지 않은채로 유지된다. 예를 들면 8의 비트 버스트 길이를 이용하는 실시예에서, 데이터 액세스 페널티는 전체 성능에 대해 무시할 정도로 매우 작다.
본 발명의 실시예에서, "사용자"는 메모리 디바이스의 핀 또는 패드를 통해 선택적으로 프리차지 동작을 제어할 수 있다. 프리차지 명령어는 특정한 위치, 즉 뱅크, 서브 어레이, 또는 판독 또는 기록 동작과 유사한 하나의 로에서의 메모리 어드레스와 함께 디바이스에 제공된다. 실시예에서, 전체 디바이스는 또한 원하는 대로 프리차지될 수 있다. 실시예에서, 사용자는 모드 레지스터 설정 명령어를 이용하여 동작의 시작 또는 끝에서 선택적으로 프리차지하도록 메모리 디바이스를 프로그래밍할 수 있다. 이러한 방식으로 실행함으로써, 동작 전력에서의 현저한 감소가 최대 데이터 쓰루풋으로 달성가능하면서 어떠한 측면에서도 성능 열화를 초래하지는 않는다.
본 발명의 실시예는 의도적으로 판독 또는 기록 동작 또는 액세스 후에 임의의 또는 모든 뱅크를 프리차지하는 것을 방지한다. 이러한 실시예에서, 동작 전력 은 또다른 방식으로 보존된다. 다수 유형의 메모리 칩은 누설을 방지하기 위해 주기적으로 리프레시될 필요가 있다. 각 리프레시 사이클의 시작시에, 리프레시될 모든 컬럼은 프리차지되어야한다. 그러나, 프리차지가 액세스 사이클 끝에서 발생할 때, 리프레시될 컬럼은 에너지를 불필요하게 사용하는 리프레시 사이클의 시작시 다시 프리차지되어야한다. 각각의 액세스 사이클 끝에서 프리차지를 방지하는 실시예에서, 특정 뱅크에 대한 다음번 사이클이 리프레시 사이클일때, 메모리 디바이스는 프리차지를 2번 하는 것을 방지하고, 그에 의해 실시예에서 에너지를 보존한다. 이전의 액세스 사이클에서 프리차지를 포기하는 것은 모든 리프레시 사이클이 어떤 방식이건 사이클 시작에서 프리차지를 가지기때문에 중대한 결과를 가지지 않는다. 또한, 리프레시는 데이터 액세스를 가지지 않고; 따라서 액세스 지연 페널티가 없거나, 또는 실시에에서 미세한 페널티를 가진다. 실시예에서, 프리차지 선택은 모든 비트 라인으로하여금 프리차지되도록 하는 리프레시 사이클동안 디세이블된다.
개별 I/O 설정을 활용하는 실시예에서, 데이터는 구현되는 선택적인 프리차지 모드가 무엇이건 간에 버스트 길이 요구조건을 위반하지 않으면서 연속한 사이클에서 뱅크로 판독 또는 기록된다.
실시예에서, 선택적 프리차지는 뱅크 순서를 선택하는 유연성을 허용한다. 예를 들면, 종래 기술의 8 뱅크 RLDRAM에서, 모든 뱅크는 특정한 순서로 순환되어야한다. 하나의 뱅크에서 다른 뱅크로 적절한 순서를 따르지않고 점프하면, 뱅크는 활성화에 대해 준비되지 않는다. 그러나, 선택적인 프리차지를 구현하는 본 발 명의 실시예는 액티브 동작의 시작시 원하는 뱅크의 선택적 프리차지와 임의의 특정한 뱅크 순서를 따를 필요없이 원하는 뱅크의 액세스를 허용한다.
본 발명의 실시예에서, 선택적으로 프리차지된 컬럼에 연관된 센스 증폭기만이 이네이블된다. 따라서, 이는 상술한 바와 같은 프리차지 사이클 뿐만 아니라 액세스 사이클에 대한 동작 전력을 절감시킨다. 이는 다른 센스 증폭기를 동작시킬 이유가 없기때문에 성능에 문제를 초래하지 않는다. 이는 실시예에서, 적절한 컬럼 어드레스 디코딩을 통해 달성된다. 따라서, 비트 라인의 선택적 프리차지와 연관된 센스 증폭기의 선택적 활성화 모두를 활용하는 실시예에서, 집적회로의 접합과 케이스 온도가 감소될 수 있고, 이는 집적 회로의 장기간 신뢰성뿐 아니라 리프레시 기간을 개선시킨다.
본 발명의 또다른 효익은 비트 라인 사이클 시간에 연관된 소프트 오류 및 일시적 오류를 감소시키는 것이다. 오직 수개의 비트 라인만이 주어진 액세스 사이클에서 선택적으로 프리차지되기 때문에, 이러한 원하지 않는 오류들은 감소될 수 있다.
도 10-21은 종래 기술에 공지된 전형적인 DRAM 칩의 타이밍도를 도시한다. 도 22-28은 다양한 실시예에 따른 전형적인 DDR SDRAM(동기화 더블 데이터률) DRAM에 대한 개선을 도시한다.
도 29는 본 발명의 다양한 실시예를 실시하는데에 사용하기에 적합한 예시적인 컴퓨터 시스템을 도시한다. 도시된 바와 같이, 컴퓨팅 시스템(2900)은 다수의 프로세서 또는 프로세서 코어(2902), 및 선택적인 프리차지 메모리(2904)를 포함한 다. 하나 이상의 프로세서(2902)는 디지털 신호 프로세서이다. 실시예에서, 선택적 프리차지 메모리(2904)는 본 출원서 다른 부분 또는 본 발명의 다른 실시예에서 기술된 디지털 메모리 디바이스의 실시예 중 임의의 것이다. 청구범위를 포함하는 본 출원의 목적을 위해, "프로세서" 및 "프로세서 코어"라는 용어는 문맥이 달리 명확하게 필요로하지 않는다면 동의어로 간주된다. 추가로, 컴퓨팅 시스템(2900)은 대용량 스토리지 디바이스(2906)(디스켓, 하드디스크 드라이브, 컴팩트 디스크 판독 전용 메모리(CDROM) 등과 같은), 입/출력 디바이스(2908), 및 선택적 프리차지 메모리(2904)의 동작을 제어하기 위한 메모리 컨트롤러인 컨트롤러(2910)를 포함한다. 컨트롤러(2910)는, 실시예에서, 선택적 프리차지 메모리(2904)로 액세스 명령어 발급시 로 어드레스 이전에 컬럼 어드레스를 제공하는 것을 포함하는 선택적 프리차지 메모리(2904)와 통신하도록 특히 조정된다. 상기 엘리먼트는 하나 이상의 버스를 나타내는, 시스템 버스(2912)를 통해 서로 결합된다. 다중 버스의 경우에, 그것들은 하나 이상의 버스 브리지(도시되지 않음)에 의해 브리지된다. 선택적 프리차지 메모리(2904)는 운영체제 또는 기타 프로그래밍 지시어와 같은 프로그래밍 지시어(2922)의 작업 카피를 저장하는데에 사용된다.
상기와 같은 엘리먼트 각각은 종래기술에 공지된 자신의 종래 기능을 수행한다. 특히, 대용량 스토리지(2906)는 운영체제에 대한 것과 같은 프로그래밍 지시어(2922)의 작업 카피와 영구 카피를 저장하는데에 사용된다. 엘리먼트(2902, 2906, 2908, 및 2912)의 구성은, 상술한 바를 제외하고는, 공지된 것이며, 따라서 추가기술되지 않는다.
본 발명의 실시예는 휴대전화, 디지털 전화, 개인 휴대 단말통신, 랩탑 컴퓨팅 시스템, 라우터, 허브, 스위치, 회선 카드, 휴대 전화, PDA, 전자 게임기, 고화질 텔레비전(HDTV)를 포함하는 전자 디바이스 또는 디지털 메모리를 활용하는 시스템, 및 산업 디바이스, 자동 디바이스 등에서 사용된다. 본 발명의 실시예는 통신 또는 기타 전자 디바이스의 구현 중 하나 또는 그의 세트에 한정되지 않는다. 도 29의 컴퓨터 시스템은 따라서 예시일 뿐이고, 당업자는 본 발명의 실시예가 한정되지 않는다는 것을 이해할 것이다.
도 30은 본 출원서내에 기술된 하나 이상의 실시예를 구현하는 하나 이상의 전자 회로의 형식 또는 컴파일된 기술(3002)을 포함하는 매체(3004)를 도시한다. 매체(3004)는, 다양한 실시예에서, CD-ROM, 하드디스크 드라이브, 플로피 디스크, DVD-ROM, 플래시 메모리 디바이스, 또는 형식 기술(3002)을 저장하기 위한 종래기술에 공지된 기타 매체이다. 형식 기술(3002)은 실시예에서, VHSIC 하드웨어 기술 언어(VHDL), Verilog, 또는 본 출원에 기술된 하나 이상의 실시예를 구현하는 전자 회로를 형식적으로 설명하기에 적합한 기타 이러한 하드웨어 설계언어로 되어 있다. 컴파일된 포맷은 그래픽 데이터 시스템(GDS), GDS Ⅱ, 또는 기타 포맷으로 되어 있다.
특정한 실시예가 본문에 기술되고 예시되었지만, 당업자는 본 발명의 실시예의 범위를 벗어나지 않고서 광범위한 대안 및/또는 등가의 구현이 도시되고 기술된 특정한 실시예에 대해 대체될 수 있음을 이해할 것이다. 본 출원은 본문에 논의된 실시예의 조정 또는 변형을 커버하는 것을 의도한다. 따라서, 본 발명의 실시예는 청구범위 및 그의 등가물에 의해서만 제한되는 것이 명확하게 의도된다.

Claims (47)

  1. 디지털 메모리를 동작시키는 방법에 있어서,
    복수의 메모리 셀 및 상기 메모리 셀에 연관된 복수의 비트 라인을 포함하는 디지털 메모리 디바이스에 의해, 상기 복수의 메모리 셀보다 더 적은 수의 메모리 셀을 구비한 복수의 메모리 셀의 서브 세트에 대한 동작을 수행하는 명령어를 수신하는 단계; 및
    상기 수신된 명령어에 응답하여, 상기 복수의 메모리 셀의 서브 세트에 대한 동작을 수행하는 단계로서, 상기 동작은 상기 동작의 전단에서 상기 메모리 셀의 서브세트에 연관된 비트 라인의 서브세트만 프리차지하는 것을 구비하는 단계;를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 디지털 메모리 디바이스에 의해, 식별자를 수신하는 단계 및 상기 식별자의 적어도 일부를 이용하여 복수의 비트 라인의 서브세트를 식별하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서,
    상기 명령어는 액세스 동작 명령어이고, 상기 복수의 메모리 셀의 서브 세트는 상기 식별자에 의해 식별되는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    상기 복수의 메모리 셀 각각은 로 라인 단자를 포함하는 게이팅 트랜지스터 및 프리차지 선택 단자를 포함하는 프리차지 선택 트랜지스터를 구비하고,
    상기 액세스 동작을 수행하는 단계는 로 디코더에 의해 상기 로 라인 단자 각각에 결합된 로 라인에 대해 액세스 전압 레벨을 정하는 단계 및 프리차지 선택 회로에 의해 상기 프리차지 선택 단자에 결합된 하나 이상의 프리차지 선택 라인에 대해 프리차지 선택 전압 레벨을 정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    디지털 메모리 디바이스에 의해 복수의 메모리 셀의 또다른 서브세트에 대한 또다른 액세스 동작을 수행하는 또다른 명령어를 수신하는 단계, 및 상기 복수의 메모리 셀의 또다른 서브세트에 대한 또다른 액세스 동작을 수행하는 단계를 더 포함하고,
    상기 복수의 메모리 셀의 또다른 서브세트는 상기 복수의 메모리 셀의 서브세트에는 없고 상기 로 라인에 결합된 적어도 하나의 메모리 셀을 포함하고, 상기 또다른 액세스 동작은 상기 액세스 동작의 액세스 사이클 내에서 수행되는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 액세스 동작을 수행하는 동안, 메모리 셀의 또다른 서브세트에 대응하는 비트 라인의 또다른 서브세트를 선택적으로 프리차지하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 3 항에 있어서,
    상기 액세스 동작을 수행하고 선택적으로 프리차징하는 단계는 거의 동시에 발생하는 것을 특징으로 하는 방법.
  8. 제 3 항에 있어서,
    상기 액세스 동작은 판독 동작인 것을 특징으로 하는 방법.
  9. 제 3 항에 있어서,
    상기 액세스 동작은 기록 동작인 것을 특징으로 하는 방법.
  10. 제 2 항에 있어서,
    상기 식별자는 로 어드레스와 상기 복수의 비트 라인의 서브세트를 식별하는 데에 사용되는 컬럼 어드레스를 포함하는 것을 특징으로 하는 방법.
  11. 제 2 항에 있어서,
    상기 수신 단계는 상기 로 어드레스 전에 컬럼 어드레스를 수신하는 것을 포함하는 것을 특징으로 하는 방법.
  12. 제 1 항에 있어서,
    선택적으로 프리차지될 복수의 비트 라인의 서브세트에 대응하는 센스 증폭기의 서브세트만을 선택적으로 이네이블링하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 복수의 컬럼과 복수의 로를 포함하는 그리드로 배치되는 복수의 메모리 셀로서, 상기 복수의 메모리 셀중 각각이 상기 그리드의 정확하게 하나의 로와 정확하게 하나의 컬럼의 부분을 형성하고, 컬럼에서의 각각의 메모리 셀은 복수의 비트 라인중 대응하는 비트 라인에 의해 서로 연결되고, 로에서의 각 메모리셀은 복수의 로 라인중 대응하는 로 라인에 의해 서로 연결되는 복수의 메모리 셀; 및
    복수의 메모리 셀의 세트에 대한 액세스 동작을 수행하라는 수신된 명령어에 응답하여, 복수의 비트 라인에 동작가능하게 결합되고, 비트 라인의 세트의 액세스 동작의 전단에서 상기 복수의 메모리 셀의 세트에 대응하는 비트 라인의 세트를 선택적으로 프리차지하는 것을 보조하도록 조정되는 프리차지 선택 회로;를 포함하는 것을 특징으로 하는 장치.
  14. 제 13 항에 있어서,
    상기 프리차지 선택 회로는 상기 비트 라인의 세트에 동작가능하게 결합된 복수의 프리차지 선택 트랜지스터를 포함하고, 상기 프리차지 선택 회로는 상기 비트 라인의 세트에 연관된 복수의 프리차지 선택 트랜지스터 중 하나를 활성화시킴으로써 비트 라인의 세트를 선택적으로 프리차지하는 것을 보조하도록 조정되는 것을 특징으로 하는 장치.
  15. 제 13 항에 있어서,
    상기 복수의 메모리 셀 각각은 대응하는 프리차지 선택 트랜지스터를 포함하고, 상기 프리차지 선택 회로는 상기 비트 라인의 세트의 대응하는 비트 라인을 프리차지하는 것을 보조하기 위해 대응하는 프리차지 선택 트랜지스터의 대응하는 단자에 프리차지 선택 전압을 정하도록 조정되는 것을 특징으로 하는 장치.
  16. 제 15 항에 있어서,
    복수의 메모리 셀 각각은 스토리지 전압 레벨을 저장하도록 조정된 스토리지 엘리먼트를 더 포함하고, 상기 복수의 메모리 셀의 각각은 대응하는 로 라인에서의 액세스 전압 레벨 검지시 비트 라인의 세트의 대응하는 비트 라인에 비트 전압을 구동시키도록 더 조정되는 것을 특징으로 하는 장치.
  17. 제 16 항에 있어서,
    복수의 메모리 셀 각각은 비트 라인의 세트의 대응하는 비트 라인에 동작가 능하게 결합된 제 1 단자, 대응하는 로 라인에 동작가능하게 결합된 제 2 단자 및, 프리차지 선택 트랜지스터에 동작가능하게 결합된 제 3 단자를 가진 게이팅 트랜지스터를 더 포함하고, 상기 프리차지 선택 트랜지스터는 상기 게이팅 트랜지스터와 상기 복수의 메모리 셀 각각의 스토리지 엘리먼트 사이에 직렬로 되어있는 것을 특징으로하는 장치.
  18. 제 13 항에 있어서,
    액세스될 메모리셀의 세트를 식별하는 장치에 의해 수신된 식별자의 컬럼 어드레스를 디코딩하도록 동작가능하게 조정된 컬럼 디코더를 더 포함하고, 상기 컬럼 어드레스 디코더는 또한 디코딩된 컬럼 어드레스에 기초하여, 비트 라인의 세트를 프리차지하는 프리차지 선택 회로로 신호를 보내도록 동작가능하게 조정되는 것을 특징으로하는 장치.
  19. 제 18 항에 있어서,
    상기 비트 라인의 세트는 액세스될 메모리 셀의 세트를 포함하는 복수의 컬럼의 적어도 하나의 세트에 연관되는 것을 특징으로 하는 장치.
  20. 제 13 항에 있어서,
    복수의 프리차지 선택 라인을 더 포함하고,
    단일 컬럼에서의 각 메모리 셀은 복수의 프리차지 선택 라인의 대응하는 프 리차지 선택 라인에 의해 단일 컬럼에서의 다른 각각의 메모리 셀과 프리차지 선택 회로로 연결되고,
    복수의 메모리 셀 각각은
    (a) 로 라인 전압 레벨이 복수의 로 라인의 대응하는 로 라인에 정해지고,
    (b) 프리차지 선택 전압이 복수의 프리차지 선택 라인의 대응하는 프리차지 선택 라인에 정해지는;
    것 모두의 경우에만 활성화하도록 조정되는 것을 특징으로 하는 장치.
  21. 제 20 항에 있어서,
    복수의 메모리 셀 각각은, 활성화시, 메모리 셀의 스토리지 전압에 대해 대응하는 비트 라인에 전압을 구동하도록 조정되는 것을 특징으로 하는 장치.
  22. 제 20 항에 있어서,
    복수의 메모리 셀 각각은 대응하는 로 라인에 결합된 게이팅 트랜지스터, 상기 대응하는 프리차지 선택 라인에 결합된 프리차지 선택 트랜지스터, 및 게이팅 및 프리차지 선택 트랜지스터와 직렬로 배치된 스토리지 엘리먼트를 포함하는 것을 특징으로 하는 장치.
  23. 제 20 항에 있어서,
    상기 프리차지 선택 회로는 프리차지 선택 전압 레벨을 복수의 프리차지 선택 라인의 세트에 정해지도록 조정되는 것을 특징으로 하는 장치.
  24. 제 13 항에 있어서,
    각각 로 라인을 통해 복수의 메모리 셀에 동작가능하게 결합되는 로 디코더 및 컬럼 디코더를 더 포함하고,
    상기 로 디코더는 액세스 동작을 수행하는 메모리 셀의 세트를 포함하는 로를 식별하는 상기 장치에 의해 수신된 식별자의 로 어드레스를 디코딩하고, 상기 액세스 동작을 수행하는 메모리 셀의 세트를 포함하는 로의 대응하는 로 라인에 액세스 전압 레벨을 정하도록 조정되고,
    상기 로 및 컬럼 디코더는 상기 로 어드레스가 동작동안 상기 로 디코더로 제공되기 전에 상기 컬럼 디코더로 상기 컬럼 어드레스가 제공되도록 상보적으로 조정되는 것을 특징으로 하는 장치.
  25. 제 13 항에 있어서,
    각각이, 복수의 비트 라인 중 하나에 동작가능하게 결합되고 상기 회로의 오픈 후에 비트 라인 전압 레벨을 판독하도록 조정되는 복수의 센스 증폭기를 더 포함하는 것을 특징으로 하는 장치.
  26. 제 25 항에 있어서,
    상기 프리차지 선택 회로는, 복수의 메모리 셀의 또다른 세트에 대한 또다른 액세스 동작을 수행하도록 하는 또다른 수신된 명령에 응답하여, 복수의 비트 라인 모두 보다 더 적은 수를 포함하는 또다른 비트 라인의 세트를 선택적으로 프리차지하는 것을 보조하도록 더 조정되고,
    상기 비트 라인의 또다른 세트는 비트 라인의 세트에는 없는 적어도 하나의 비트 라인을 포함하고, 상기 복수의 메모리 셀의 또다른 세트는 복수의 메모리 셀의 세트에는 없고 상기 복수의 메모리 셀의 세트와 같은 로 라인에 결합되는 적어도 하나의 메모리 셀을 포함하고, 상기 프리차지 선택 회로는 상기 복수의 센스 증폭기 중 대응하는 센스 증폭기의 세트가 상기 메모리 셀의 세트의 대응하는 복수의 비트 라인 전압을 판독하는 동안 또다른 비트 라인의 세트의 상기 프리차지를 보조하도록 더 조정되는 것을 특징으로 하는 장치.
  27. 제 25 항에 있어서,
    상기 복수의 센스 증폭기는 선택적으로 이네이블되도록 조정되는 것을 특징으로 하는 장치.
  28. 제 13 항에 있어서,
    상기 장치는 칩에 부착되고, 상기 칩은 상기 메모리 셀과 선택적인 프리차지 회로의 동작을 제어하기 위해 상기 메모리 셀과 선택적인 프리차지 회로에 동작가능하게 결합된 컨트롤러를 더 포함하는 것을 특징으로 하는 장치.
  29. 디지털 신호 프로세서; 및
    상기 디지털 신호 프로세서에 동작가능하게 결합된 디지털 메모리 디바이스를 포함하고,
    상기 디지털 메모리 디바이스는,
    복수의 메모리 셀 각각이 그리드의 정확하게 하나의 로와 정확하게 하나의 컬럼의 부분을 형성하고, 컬럼에서의 각각의 메모리 셀은 복수의 비트라인 중 대응하는 비트 라인에 의해 서로 연결되고, 로에서의 각각의 메모리 셀은 복수의 로 라인 중 대응하는 로 라인에 의해 서로 연결되는, 복수의 컬럼 및 복수의 로를 포함하는 그리드로 배치된 복수의 메모리 셀, 및
    상기 복수의 메모리 셀의 세트에 대한 액세스 동작을 수행하도록 수신된 명령어에 응답하여, 복수의 비트 라인 모두 보다 더 적은 수를 구비하고 상기 복수의 메모리 셀의 세트에 대응하는 비트 라인의 세트를 액세스 동작의 전단에서 선택적으로 프리차징하는 것을 보조하도록 조정되고, 상기 복수의 비트 라인에 동작가능하게 결합된 프리차지 선택 회로,
    를 구비하는 것을 특징으로 하는 시스템.
  30. 제 29 항에 있어서,
    상기 프리차지 선택 회로는 상기 복수의 비트 라인에 동작가능하게 결합된 복수의 프리차지 선택 트랜지스터를 포함하고, 상기 프리차지 선택 회로는 상기 비 트 라인의 세트 또는 상기 프리차지 선택 트랜지스터의 서브 세트에 연관된 복수의 프리차지 선택 트랜지스터를 활성화시킴으로써 비트 라인의 세트를 선택적으로 프리차지하는 것을 보조하도록 조정되는 것을 특징으로 하는 시스템.
  31. 제 29 항에 있어서,
    상기 복수의 메모리 셀 각각은 대응하는 프리차지 선택 트랜지스터를 구비하고, 상기 프리차지 선택 회로는 대응하는 비트 라인의 프리차징을 보조하기 위해 대응하는 프리차지 선택 트랜지스터의 대응하는 단자에 프리차지 선택 전압을 정하도록 조정되는 것을 특징으로 하는 시스템.
  32. 제 31 항에 있어서,
    복수의 메모리 셀 각각은 스토리지 전압 레벨을 저장하도록 조정된 스토리지 엘리먼트를 더 포함하고, 상기 복수의 메모리 셀 각각은 대응하는 로 라인 상에서 액세스 전압 레벨 검지시 대응하는 비트 라인에 비트 전압을 구동시키도록 더 조정되는 것을 특징으로 하는 시스템.
  33. 제 32 항에 있어서,
    복수의 메모리 셀 각각은 대응하는 비트 라인에 동작가능하게 결합된 제 1 단자, 대응하는 로 라인에 동작가능하게 결합된 제 2 단자, 및 프리차지 선택 트랜지스터에 동작가능하게 결합된 제 3 단자를 가진 게이팅 트랜지스터를 더 포함하 고, 상기 프리차지 선택 트랜지스터는 상기 게이팅 트랜지스터와 상기 복수의 메모리 셀 각각의 스토리지 엘리먼트 사이에 직렬로 되어있는 것을 특징으로 하는 시스템.
  34. 제 29 항에 있어서,
    액세스될 메모리 셀의 세트를 식별하는 상기 장치에 의해 수신된 식별자의 컬럼 어드레스를 디코딩하도록 동작가능하게 조정되는 컬럼 디코더를 더 포함하고, 상기 컬럼 어드레스 디코더는 디코딩된 컬럼 어드레스에 기초하여 비트라인의 세트를 프리차지하는 프리차지 선택 회로에 신호를 보내도록 동작가능하게 또한 조정되는 것을 특징으로 하는 시스템.
  35. 제 34 항에 있어서,
    상기 비트 라인의 세트는 액세스될 메모리 셀의 세트를 포함하는 복수의 컬럼의 적어도 하나의 세트에 연관되는 것을 특징으로 하는 시스템.
  36. 제 29 항에 있어서,
    복수의 프리차지 선택 라인을 더 포함하고, 단일 컬럼에서의 각 메모리 셀은 복수의 프리차지 선택 라인중 대응하는 프리차지 선택 라인에 의해 단일 컬럼의 다른 각각의 메모리 셀과, 프리차지 선택 회로로 연결되고,
    복수의 메모리 셀 각각은
    (a) 로 라인 전압 레벨이 복수의 로 라인 중 대응하는 로 라인에 정해지고,
    (b) 프리차지 선택 전압이 복수의 프리차지 선택 라인중 대응하는 프리차지 선택 라인에 정해지는;
    것 모두의 경우에만 활성화하도록 조정되는 것을 특징으로 하는 시스템.
  37. 제 36 항에 있어서,
    복수의 메모리 셀 각각은, 활성화시, 메모리 셀의 스토리지 전압에 대해 대응하는 비트 라인에 전압을 구동하도록 조정되는 것을 특징으로 하는 시스템.
  38. 제 37 항에 있어서,
    복수의 메모리 셀 각각은 대응하는 로 라인에 결합된 게이팅 트랜지스터, 상기 대응하는 프리차지 선택 라인에 결합된 프리차지 선택 트랜지스터, 및 게이팅 및 프리차지 선택 트랜지스터와 직렬로 배치된 스토리지 엘리먼트를 포함하는 것을 특징으로 하는 시스템.
  39. 제 37 항에 있어서,
    상기 프리차지 선택 회로는 프리차지 선택 전압 레벨이 복수의 프리차지 선택 라인의 세트에 정해지도록 조정되는 것을 특징으로 하는 시스템.
  40. 제 29 항에 있어서,
    액세스될 메모리 셀의 세트를 포함하는 하나 이상의 컬럼의 세트를 식별하는 상기 장치에 의해 수신된 식별자의 컬럼 어드레스를 디코딩하도록 동작가능하게 조정된 컬럼 디코더를 더 포함하는 것을 특징으로 하는 시스템.
  41. 제 40 항에 있어서,
    로 라인을 통해 복수의 메모리 셀에 동작가능하게 결합되는 로 디코더를 더 포함하고,
    상기 로 디코더는 액세스 동작을 수행하는 메모리 셀의 세트를 포함하는 로를 식별하는 상기 장치에 의해 수신된 식별자의 로 어드레스를 디코딩하고, 상기 액세스 동작을 수행하는 메모리 셀의 세트를 포함하는 로의 대응하는 로 라인에 액세스 전압 레벨이 정해지도록 조정되고,
    상기 로 및 컬럼 디코더는 동작동안 로 어드레스가 로 디코더에 제공되기 전에 상기 컬럼 어드레스가 상기 컬럼 디코더에 제공되도록 상보적으로 조정되는 것을 특징으로 하는 시스템.
  42. 제 29 항에 있어서,
    각각이, 복수의 비트 라인 중 하나에 동작가능하게 결합되고 상기 회로의 오픈 후에 비트 라인 전압 레벨을 판독하도록 조정되는 복수의 센스 증폭기를 더 포함하는 것을 특징으로 하는 시스템.
  43. 제 42 항에 있어서,
    상기 프리차지 선택 회로는, 복수의 메모리 셀의 또다른 세트에 대한 또다른 액세스 동작을 수행하도록 하는 또다른 수신된 명령에 응답하여, 복수의 비트 라인의 모두 보다 더 적은 수를 포함하는 또다른 비트 라인의 세트를 선택적으로 프리차지하는 것을 보조하도록 더 조정되고,
    상기 비트 라인의 또다른 세트는 비트 라인의 세트에는 없는 적어도 하나의 비트 라인을 포함하고, 상기 복수의 메모리 셀의 또다른 세트는 복수의 메모리 셀의 세트에는 없고 상기 복수의 메모리 셀의 세트와 같은 로 라인에 결합되는 적어도 하나의 메모리 셀을 포함하고, 상기 프리차지 선택 회로는 상기 복수의 센스 증폭기 중 대응하는 센스 증폭기의 세트가 상기 메모리 셀의 세트의 대응하는 복수의 비트 라인 전압을 판독하는 동안 또다른 비트 라인의 세트의 상기 프리차지를 보조하도록 더 조정되는 것을 특징으로 하는 시스템.
  44. 제 42 항에 있어서,
    상기 복수의 센스 증폭기는 선택적으로 이네이블되도록 조정되는 것을 특징으로 하는 시스템.
  45. 복수의 메모리셀과 메모리 셀에 연관된 복수의 비트 라인을 포함하는 디지털 메모리 디바이스에 의해 상기 복수의 메모리 셀보다 더 적은 메모리 셀로 구성된, 복수의 메모리 셀의 서브 세트에 대한 동작을 수행하는 명령어를 수신하는 수단;
    상기 수신된 명령어에 응답하여, 상기 복수의 메모리 셀의 서브 세트에 대한 동작을 수행하는 수단으로서, 상기 동작은 상기 동작의 전단에서 상기 메모리 셀의 서브 세트에 연관된 비트 라인의 서브 세트만을 프리차지하는 것을 구비하는 수단;을 포함하는 것을 특징으로 하는 장치.
  46. 제 45 항에 있어서,
    상기 디지털 디바이스에 의해 식별자를 수신하는 수단 및, 상기 식별자의 적어도 일부를 이용하여 상기 복수의 비트 라인의 서브 세트를 식별하는 수단을 더 포함하는 것을 특징으로 하는 장치.
  47. 제 46 항에 있어서,
    상기 명령어는 액세스 동작 명령어이고, 상기 식별자를 이용하여 상기 복수의 메모리 셀의 서브 세트를 식별하는 수단을 더 포함하는 것을 특징으로 하는 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101037637B1 (ko) * 2006-07-07 2011-05-30 에스. 아쿠아 세미컨덕터 엘엘씨 선택적 프리차지를 하는 메모리

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7995409B2 (en) * 2007-10-16 2011-08-09 S. Aqua Semiconductor, Llc Memory with independent access and precharge
US20160141020A1 (en) * 2014-11-18 2016-05-19 Mediatek Inc. Static random access memory free from write disturb and testing method thereof
CN105701040B (zh) * 2014-11-28 2018-12-07 杭州华为数字技术有限公司 一种激活内存的方法及装置
US10373665B2 (en) * 2016-03-10 2019-08-06 Micron Technology, Inc. Parallel access techniques within memory sections through section independence

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS581883A (ja) * 1981-06-25 1983-01-07 Fujitsu Ltd 低電力スタチツクｒａｍ
JPS63266689A (ja) * 1987-04-24 1988-11-02 Hitachi Ltd 半導体メモリ
US4845677A (en) * 1987-08-17 1989-07-04 International Business Machines Corporation Pipelined memory chip structure having improved cycle time
JPH02128249A (ja) * 1988-11-09 1990-05-16 Hitachi Ltd 記憶制御方式
JPH04162665A (ja) * 1990-10-26 1992-06-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH0512873A (ja) * 1991-07-05 1993-01-22 Fujitsu Ltd 半導体記憶装置
JPH0644784A (ja) * 1991-12-13 1994-02-18 Kawasaki Steel Corp 半導体スタティックメモリ
JP3481263B2 (ja) * 1992-02-19 2003-12-22 株式会社リコー シリアル記憶装置
JPH06119793A (ja) * 1992-10-07 1994-04-28 Matsushita Electric Ind Co Ltd 読み出し専用記憶装置
JP3559312B2 (ja) * 1994-06-30 2004-09-02 松下電器産業株式会社 Ｒｏｍ装置
JP2773663B2 (ja) * 1994-12-27 1998-07-09 ヤマハ株式会社 半導体記憶装置
JP2773665B2 (ja) * 1994-12-28 1998-07-09 ヤマハ株式会社 半導体記憶装置
US5630174A (en) * 1995-02-03 1997-05-13 Cirrus Logic, Inc. Adapter for detecting whether a peripheral is standard or multimedia type format and selectively switching the peripheral to couple or bypass the system bus
KR0147706B1 (ko) * 1995-06-30 1998-09-15 김주용 고속 동기형 마스크 롬
US5598374A (en) * 1995-07-14 1997-01-28 Cirrus Logic, Inc. Pipeland address memories, and systems and methods using the same
US5636174A (en) * 1996-01-11 1997-06-03 Cirrus Logic, Inc. Fast cycle time-low latency dynamic random access memories and systems and methods using the same
US6061759A (en) * 1996-02-09 2000-05-09 Apex Semiconductor, Inc. Hidden precharge pseudo cache DRAM
JPH1011969A (ja) * 1996-06-21 1998-01-16 Toshiba Microelectron Corp 半導体記憶装置
JPH10106264A (ja) * 1996-09-26 1998-04-24 Nec Corp 半導体記憶装置
US5828610A (en) * 1997-03-31 1998-10-27 Seiko Epson Corporation Low power memory including selective precharge circuit
US6314049B1 (en) * 2000-03-30 2001-11-06 Micron Technology, Inc. Elimination of precharge operation in synchronous flash memory
US6779076B1 (en) * 2000-10-05 2004-08-17 Micron Technology, Inc. Method and system for using dynamic random access memory as cache memory
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置
US6529412B1 (en) * 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
JP2003271445A (ja) * 2002-03-15 2003-09-26 Sony Corp メモリ制御装置及び方法
US6834023B2 (en) 2002-08-01 2004-12-21 Micron Technology, Inc. Method and apparatus for saving current in a memory device
US7154795B2 (en) * 2004-07-30 2006-12-26 United Memories, Inc. Clock signal initiated precharge technique for active memory subarrays in dynamic random access memory (DRAM) devices and other integrated circuit devices incorporating embedded DRAM
FR2874734A1 (fr) * 2004-08-26 2006-03-03 St Microelectronics Sa Procede de lecture de cellules memoire programmables et effacables electriquement, a precharge anticipee de lignes de bit
JP2007035169A (ja) * 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7755961B2 (en) * 2006-07-07 2010-07-13 Rao G R Mohan Memories with selective precharge
US7995409B2 (en) * 2007-10-16 2011-08-09 S. Aqua Semiconductor, Llc Memory with independent access and precharge

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101037637B1 (ko) * 2006-07-07 2011-05-30 에스. 아쿠아 세미컨덕터 엘엘씨 선택적 프리차지를 하는 메모리

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