JP5209619B2 - フロントエンドプリチャージを有するメモリ - Google Patents
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Description
本開示の実施形態は、集積回路に関し、より具体的には、選択的なプリチャージを有するデジタルメモリバンクに関する。
電子システムは、パーソナルコンピュータ(PC)、サーバ、ルータ、ハブ、スイッチ、ラインカード、携帯電話、携帯情報端末(PDA)、電子ゲームデバイス、高品位テレビ(HDTV)を含む数多くのデバイス、および産業用デバイス、自動車用デバイス、その他に使用されている。これらの電子システムのための主なテクノロジドライバは、デジタル論理回路および制御、半導体メモリ、入出力(I/O)、および混合信号(アナログおよびデジタル)テクノロジである。スタンドアロンの製品の実施例には、マイクロプロセッサ/コントローラ、ダイナミックランダムアクセスメモリ(DRAM)、SRAM、フラッシュEEPROM、A/Dコンバータ等が挙げられる。内蔵製品の実施例には、SIC(システムインチップ)としての多重集積回路(IC)、またはSOC(システムオンチップ)としてのモノリシックICが挙げられる。
(項目1)
デジタルメモリを動作する方法であって、
複数のメモリセルと、上記メモリセルに関連付けられた複数のビットラインとを含むデジタルメモリデバイスによって、上記複数のメモリセルのサブセット上 で動作を実行するために、コマンドを受信することであって、上記サブセットは、上記複数のメモリセルよりも少ないメモリセルで構成されることと、
上記受信コマンドに応答して、上記複数のメモリセルの上記サブセット上で動作を実行することであって、上記動作は、上記動作のフロントエンドで、上記メモリセルのサブセットに関連付けられたビットラインのサブセットのみをプリチャージすることを含む、ことと
を含む、方法。
(項目2)
上記デジタルメモリデバイスによって識別子を受信することと、上記識別子の少なくとも一部を使用して、上記複数のビットラインの上記サブセットを識別することとをさらに含む、項目1に記載の方法。
(項目3)
上記コマンドは、アクセス動作コマンドであり、上記複数のメモリセルの上記サブセットは、上記識別子によって識別される、項目2に記載の方法。
(項目4)
上記複数のメモリセルのそれぞれは、行ライン端子を含むゲーティングトランジスタと、プリチャージ選択端子を含むプリチャージ選択トランジスタとを含 み、上記アクセス動作を実行することは、行デコーダによって、上記行ライン端子のそれぞれに連結された行ラインへのアクセス電圧レベルを調整することと、プリチャージ選択回路によって、上記プリチャージ選択端子に連結された1つ以上のプリチャージ選択ライン上でプリチャージ選択電圧レベルを調整することと をさらに含む、項目3に記載の方法。
(項目5)
上記複数のメモリセルの別のサブセット上で別のアクセス動作を実行するために、上記デジタルメモリデバイスによって、別のコマンドを受信することと、上記複数のメモリセルの別のサブセット上で上記別のアクセス動作を実行することとをさらに含み、
上記複数のメモリセルの上記別のサブセットは、上記複数のメモリセルの上記サブセット以外にあり、かつまた上記行ラインに連結された少なくとも1つのメモリセルを含み、上記別のアクセス動作は、上記アクセス動作のアクセスサイクル内で実行される、項目4に記載の方法。
(項目6)
実質的に上記アクセス動作の実行中に、上記メモリセルの別のサブセットに対応する、上記ビットラインの別のサブセットを選択的にプリチャージすることをさらに含む、項目5に記載の方法。
(項目7)
上記アクセス動作を実行することと上記選択的なプリチャージを実行することとは、ほぼ同時に生じる、項目3に記載の方法。
(項目8)
上記アクセス動作は、READ動作である、項目3に記載の方法。
(項目9)
上記アクセス動作は、WRITE動作である、項目3に記載の方法。
(項目10)
上記識別子は、行アドレスと列アドレスとを含み、上記列アドレスは、上記複数のビットラインのサブセットを識別するために使用される、項目2に記載の方法。
(項目11)
上記受信することは、上記行アドレスの前に、上記列アドレスを受信することを含む、項目2に記載の方法。
(項目12)
選択的にプリチャージされるべき上記複数のビットラインの上記サブセットに対応する、センスアンプのサブセットのみを選択的にイネーブルすることをさらに含む、項目1に記載の方法。
(項目13)
装置であって、
複数の列および複数の行を含むグリッド内に配置された複数のメモリセルであって、上記複数のメモリセルのそれぞれが、上記グリッドの正確に1つの行およ び正確に1つの列の一部を形成し、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに接続され、行内の各メモリセルが、複数の行ラインのうちの対応する行ラインによって互いに接続される、複数のメモリセルと、
上記複数のビットラインに動作可能に連結され、上記複数のメモリセルのうちの一組上でアクセス動作を実行するための受信されたコマンドに応答して、一組 のビットラインのアクセス動作のフロントエンドへの選択的なプリチャージを容易にするように適合されたプリチャージ選択回路であって、上記一組のビットラインは、上記複数のメモリセルのうちの一組に対応する、プリチャージ選択回路と
を備える、装置。
(項目14)
上記プリチャージ選択回路は、上記一組のビットラインに動作可能に連結された、複数のプリチャージ選択トランジスタを含み、
上記プリチャージ選択回路は、上記一組のビットラインに関連付けられた上記複数のプリチャージ選択トランジスタのうちの1つを起動させることによって、上記一組のビットラインの選択的なプリチャージを容易にするように構成される、項目13に記載の装置。
(項目15)
上記複数のメモリセルのそれぞれは、対応するプリチャージ選択トランジスタを備え、
上記プリチャージ選択回路は、上記対応するプリチャージ選択トランジスタの対応する端子上のプリチャージ選択電圧を調整して、上記一組のビットラインのうちの対応するビットラインの上記プリチャージを容易にするように適合される、項目13に記載の装置。
(項目16)
上記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように適合された格納要素をさらに備え、上記複数のメモリセルのうちのそれぞれは、対応す る行ライン上のアクセス電圧レベルを検出すると、上記一組のビットラインのうちの対応するビットライン上のビット電圧を駆動するようにさらに適合される、項目15に記載の装置。
(項目17)
上記複数のメモリセルのそれぞれは、上記一組のビットラインのうちの対応するビットラインに動作可能に連結された第1の端子を有するゲーティングトランジスタと、
対応する行ラインに動作可能に連結された第2の端子と、
上記プリチャージ選択トランジスタに動作可能に連結された第3の端子と、をさらに備え、
上記プリチャージ選択トランジスタは、上記ゲーティングトランジスタと、上記複数のメモリセルのそれぞれのうちの上記格納要素との間で直列である、項目16に記載の装置。
(項目18)
アクセスすべき一組のメモリセルを識別する上記装置によって受信した、識別子の列アドレスをデコードするように動作可能に適合された列デコーダをさらに備え、
上記列アドレスデコーダは、上記デコードした列アドレスに基づいて、上記プリチャージ選択回路に上記一組のビットラインの信号を送るようにも動作可能に適合される、項目13に記載の装置。
(項目19)
上記一組のビットラインは、アクセスされるべき上記一組のメモリセルを含む、上記複数の列のうちの少なくとも一組に関連付けられる、項目18に記載の装置。
(項目20)
複数のプリチャージ選択ラインをさらに備え、
単一の列内の各メモリセルは、上記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、上記単一の列内の上記他のメモリセルのそれぞれに、および上記プリチャージ選択回路に接続され、
上記複数のメモリセルのそれぞれは、(a)行ライン電圧レベルが、上記複数の行ラインのうちの対応する行ライン上で調整され、かつ(2)プリチャージ選 択電圧が、上記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ライン上で調整された場合に起動するように適合される、項目13に記載の装置。
(項目21)
上記複数のメモリセルのそれぞれは、起動すると、上記メモリセルの格納電圧まで対応するビットライン上の電圧を駆動するように適合される、項目20に記載の装置。
(項目22)
上記複数のメモリセルのそれぞれは、上記対応する行ラインに連結されたゲーティングトランジスタと、上記対応するプリチャージ選択ラインに連結されたプ リチャージ選択トランジスタと、上記ゲーティングおよびプリチャージ選択トランジスタと直列に配置された格納要素とを備える、項目20に記載の装置。
(項目23)
上記プリチャージ選択回路は、上記複数のプリチャージ選択ラインのうちの一組上の上記プリチャージ選択電圧レベルを調整するように適合される、項目20に記載の装置。
(項目24)
それぞれが上記行ラインを介して上記複数のメモリセルに動作可能に連結された、行デコーダと列デコーダとをさらに備え、
上記行デコーダは、上記アクセス動作を実行する上記一組のメモリを含む行を識別する装置によって受信された、上記識別子の行アドレスをデコードするように適合され、
上記行デコーダは、上記アクセス動作を実行する上記一組のメモリを含む上記行のうちの上記対応する行ライン上のアクセス電圧レベルを調整するようにさらに適合され、
上記行および列デコーダは、動作中に、上記行アドレスが、上記行デコーダに提供される前に、上記列アドレスを上記列デコーダに提供させるように適合される、項目13に記載の装置。
(項目25)
それぞれが上記複数のビットラインのうちの1つに動作可能に連結され、上記回路の開放後に、ビットライン電圧レベルを読み込むように適合された、複数のセンスアンプをさらに備える、項目13に記載の装置。
(項目26)
上記プリチャージ選択回路は、別の組の上記複数のメモリセルに別のアクセス動作を実行する別のコマンドの受信に応答して、上記複数のビットラインの全てよりも少ない、別の組のビットラインの選択的なプリチャージを容易にするようにさらに適合され、
上記別の組のビットラインは、上記一組のビットライン以外に少なくとも1つのビットラインを含み、
上記別の組の上記複数のメモリセルは、上記一組の上記複数のメモリセル以外に、少なくとも1つのメモリセルを含み、上記一組の上記複数のメモリセルと同じ行ラインに連結され、
上記プリチャージ選択回路は、上記複数のセンスアンプのうちの一組の対応するセンスアンプが、上記一組のメモリセルの対応する複数のビットライン電圧を読み込む間に、上記別の組のビットラインの上記プリチャージを容易にするようにさらに適合される、項目25に記載の装置。
(項目27)
上記複数のセンスアンプは、選択的にイネーブルされるように適合される、項目25に記載の装置。
(項目28)
上記装置は、チップ上に配置され、上記チップは、上記メモリセルおよび上記選択的プリチャージ回路の動作を制御するように、上記メモリセルおよび上記選択的プリチャージ回路に動作可能に連結されたコントローラをさらに備える、項目13に記載の装置。
(項目29)
システムであって、
デジタル信号プロセッサと、
上記デジタル信号プロセッサに動作可能に連結されたデジタルメモリデバイスと
を備え、
上記デジタルメモリデバイスは、
複数の列および複数の行を含むグリッド内に配置された複数のメモリセルであって、上記複数のメモリセルのそれぞれが、上記グリッドの正確に1つの行およ び正確に1つの列の一部を形成し、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに接続され、行内の各メモリセルが、複数の行ラインのうちの対応する行ラインによって互いに接続された、複数のメモリセルと、
上記複数のビットラインに動作可能に連結され、上記複数のメモリセルのうちの一組上でアクセス動作を実行するために受信されたコマンドに応答して、上記 複数のビットラインの全てよりも少ない、一組のビットラインのアクセス動作のフロントエンド上で選択的なプリチャージを容易にするように適合されたプリチャージ選択回路であって、上記一組のビットラインは、上記複数のメモリセルのうちの上記一組に対応するプリチャージ選択回路とを備える、システム。
(項目30)
上記プリチャージ選択回路は、上記複数のビットラインに動作可能に連結された、複数のプリチャージ選択トランジスタを含み、
上記プリチャージ選択回路は、上記一組のビットライン、または上記プリチャージ選択トランジスタのサブセットに関連付けられた上記複数のプリチャージ選 択トランジスタを起動させることによって、上記一組のビットラインの選択的なプリチャージを容易にするように構成される、項目29に記載のシステム。
(項目31)
上記複数のメモリセルのそれぞれは、対応するプリチャージ選択トランジスタを備え、
上記プリチャージ選択回路は、上記対応するプリチャージ選択トランジスタの対応する端子上のプリチャージ選択電圧を調整して、対応するビットラインの上記プリチャージを容易にするように適合される、項目29に記載のシステム。
(項目32)
上記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように適合された格納要素をさらに備え、
上記複数のメモリセルのうちのそれぞれは、対応する行ライン上のアクセス電圧レベルを検出すると、対応するビットライン上のビット電圧を駆動するようにさらに適合される、項目31に記載のシステム。
(項目33)
上記複数のメモリセルのそれぞれは、対応するビットラインに動作可能に連結された第1の端子を有するゲーティングトランジスタと、
対応する行ラインに動作可能に連結された第2の端子と、
上記プリチャージ選択トランジスタに動作可能に連結された第3の端子と
をさらに備え、
上記プリチャージ選択トランジスタは、上記ゲーティングトランジスタと、上記複数のメモリセルのそれぞれのうちの上記格納要素との間で直列である、項目32に記載のシステム。
(項目34)
アクセスされるべき一組のメモリセルを識別する、上記装置によって受信された識別子の列アドレスをデコードするように動作可能に適合された列デコーダを さらに備え、上記列アドレスデコーダは、上記デコードされた列アドレスに基づいて、上記プリチャージ選択回路に、上記一組のビットラインの信号を送るようにも動作可能に適合される、項目29に記載のシステム。
(項目35)
上記一組のビットラインは、アクセスされるべき上記一組のメモリセルを含む上記複数の列のうちの少なくとも一組に関連付けられる、項目34に記載のシステム。
(項目36)
複数のプリチャージ選択ラインをさらに備え、
単一の列内のそれぞれのメモリセルは、上記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、上記単一の列内の上記他のメモリセルのそれぞれに、および上記プリチャージ選択回路に接続され、
上記複数のメモリセルのそれぞれは、(a)行ライン電圧レベルが、上記複数の行ラインのうちの対応する行ライン上で調整され、かつ(2)プリチャージ選 択電圧が、上記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ライン上で調整された場合に起動するように適合される、項目29に記載のシステム。
(項目37)
上記複数のメモリセルのそれぞれは、起動すると、上記メモリセルの格納電圧まで、対応するビットライン上の電圧を駆動するように適合される、項目36に記載のシステム。
(項目38)
上記複数のメモリセルのそれぞれは、上記対応する行ラインに連結されたゲーティングトランジスタと、上記対応するプリチャージ選択ラインに連結されたプ リチャージ選択トランジスタと、上記ゲーティングおよびプリチャージ選択トランジスタと直列に配置された格納要素とを備える、項目37に記載のシステム。
(項目39)
上記プリチャージ選択回路は、上記複数のプリチャージ選択ラインのうちの一組上の上記プリチャージ選択電圧レベルを調整するように適合される、項目37に記載のシステム。
(項目40)
アクセスされるべき上記一組のメモリセルを含む一組の1つ以上の列を識別する、上記装置によって受信された識別子の列アドレスをデコードするように動作可能に適合された列デコーダをさらに備える、項目29に記載のシステム。
(項目41)
上記行ラインを介して上記複数のメモリセルに動作可能に連結された、行デコーダをさらに備え、
上記行デコーダは、上記アクセス動作を実行する上記一組のメモリを含む行を識別する装置によって受信された、上記識別子の上記行アドレスをデコードする ように適合され、上記行デコーダは、上記アクセス動作を実行する上記一組のメモリを含む行のうちの上記対応する行ラインへのアクセス電圧レベルを調整するようにさらに適合され、
上記行および列デコーダは、動作中に、上記行アドレスが、上記行デコーダに提供される前に、上記列アドレスを上記列デコーダに提供させるように適合される、項目40に記載のシステム。
(項目42)
それぞれが上記複数のビットラインのうちの1つに動作可能に連結され、上記回路の開放後に、ビットライン電圧レベルを読み込むように適合された、複数のセンスアンプをさらに備える、項目29に記載のシステム。
(項目43)
上記プリチャージ選択回路は、別の組の上記複数のメモリセル上で別のアクセス動作を実行するために、別に受信されたコマンドに応答して、上記複数のビットラインの全てよりも少ない、別の組のビットラインの選択的なプリチャージを容易にするようにさらに適合され、
上記別の組のビットラインは、上記一組のビットライン以外にある、少なくとも1つのビットラインを含み、
上記別の組の上記複数のメモリセルは、上記一組の複数のメモリセル以外にある、少なくとも1つのメモリセルを含み、上記一組の上記複数のメモリセルと同じ行ラインに連結され、
上記プリチャージ選択回路は、上記複数のセンスアンプのうちの一組の対応するセンスアンプが、上記一組のメモリセルの対応する複数のビットライン電圧を 読み込む間に、上記別の組のビットラインの上記プリチャージを容易にするようにさらに適合される、項目42に記載のシステム。
(項目44)
上記複数のセンスアンプは、選択的にイネーブルされるように適合される、項目42に記載のシステム。
(項目45)
装置であって、
複数のメモリセルと、上記メモリセルに関連付けられた複数のビットラインとを含むデジタルメモリデバイスによって、上記複数のメモリセルのサブセット上 で動作を実行するためにコマンドを受信するための手段であって、上記サブセットは、上記複数のメモリセルよりも少ないメモリセルで構成される手段と、
上記受信されたコマンドに応答して、上記複数のメモリセルの上記サブセット上で上記動作を実行するための手段であって、上記動作は、上記動作のフロント エンド上で、上記メモリセルのサブセットに関連付けられたビットラインのサブセットのみをプリチャージすることを含む、手段と
を含む、装置。
(項目46)
上記デジタルメモリデバイスによって識別子を受信するための手段と、上記識別子の少なくとも一部を使用して、上記複数のビットラインの上記サブセットを識別するための手段と、をさらに含む、項目45に記載の装置。
(項目47)
上記コマンドは、アクセス動作コマンドであり、上記識別子を使用して、上記複数のメモリセルの上記サブセットを識別するための手段をさらに含む、項目46に記載の装置。
Claims (27)
- 装置であって、
複数の列および複数の行を有するグリッドに配置された複数のメモリセルであって、各メモリセルは、グリッドの正確に1つの行および正確に1つの列の一部を形成し、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに結合され、行内の各メモリセルが、複数の行ラインのうちの対応する行ラインによって互いに結合されている、複数のメモリセルと、
前記複数のビットラインに動作可能に結合されているプリチャージ選択回路であって、該プリチャージ選択回路は、アクセス動作のフロントエンドで前記複数のビットラインのサブセットの選択的なプリチャージを先行して実行するように構成され、ビットラインの前記サブセットはメモリセルの前記サブセットに対応する、プリチャージ選択回路と、
前記複数のメモリセルに結合されている制御回路であって、前記制御回路は、代替コマンドを受信し、メモリセルの前記サブセット上で代替アクセス動作を実行するように構成され、前記代替アクセス動作は前記アクセス動作とは異なる、制御回路と、
前記複数のメモリセルに結合され、前記アクセスサイクル中に前記代替アクセス動作を実行するように構成されているアクセス回路と、を備える、装置において、
前記メモリセルはゲートトランジスタとプリチャージ選択トランジスタとを備えること
を特徴とする、装置。 - 前記プリチャージ選択トランジスタは、ビットラインの前記サブセットに動作可能に結合され、
前記プリチャージ選択回路は、前記複数のプリチャージ選択トランジスタのうちの1つを起動させることによって、ビットラインの前記サブセットの選択的なプリチャージを先行して実行するようにさらに構成されている、請求項1に記載の装置。 - 前記プリチャージ選択回路は、対応するプリチャージ選択トランジスタの対応する端子上でプリチャージ選択電圧を定め、ビットラインの前記サブセットの対応するビットラインの選択的なプリチャージを先行して実行するように構成され、
前記装置は、格納電圧レベルを格納するように構成されている格納要素をさらに含み、
前記複数のメモリセルのそれぞれは、対応する行ライン上でアクセス電圧レベルを検出するとすぐに、ビットラインの前記サブセットのうちの対応するビットライン上に、ビット電圧を駆動するようにさらに構成され、
各ゲートトランジスタは、ビットラインの前記サブセットの対応するビットラインに動作可能に結合されている第1の端子と、対応する行ラインに動作可能に結合されている第2の端子と、前記プリチャージ選択トランジスタに動作可能に結合されている第3の端子と、をさらに備え、
前記プリチャージ選択トランジスタは、前記ゲートトランジスタと、前記複数のメモリセルのそれぞれの前記格納要素との間で直列である、請求項1に記載の装置。 - 前記装置によって受信された識別子の列アドレスをデコードするように構成されている列デコーダをさらに備え、
前記識別子は、アクセスされるべきメモリセルのサブセットを識別し、
前記列アドレスデコーダは、前記デコードされた列アドレスを使用し、前記プリチャージ選択回路に、選択的にプリチャージされるべき前記ビットラインのサブセットを信号伝達するようにさらに構成されている、請求項1に記載の装置。 - ビットラインの前記サブセットは、前記複数の列のうちの少なくとも1つのサブセットに関連付けられ、
列の前記サブセットは、アクセスされるべきメモリセルの前記サブセットを含む、請求項4に記載の装置。 - 複数のプリチャージ選択ラインをさらに備え、
単一の列内の各メモリセルは、前記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、前記単一の列内の前記他のメモリセルのそれぞれに、および前記プリチャージ選択回路に結合されており、
前記複数のメモリセルのそれぞれは、複数の行のうちの対応する行ラインの行ライン電圧レベル、および複数のプリチャージ選択ラインのうちのプリチャージ選択ラインに対応するプリチャージ選択電圧レベルの両方が定まるとすぐに、起動するように構成されている、請求項1に記載の装置。 - 各ゲートトランジスタは、前記対応する行ラインに結合されており、各プリチャージ選択トランジスタは、前記対応するプリチャージ選択ラインに結合されており、格納要素は、前記ゲートトランジスタおよび前記プリチャージ選択トランジスタと直列に配置されている、請求項6に記載の装置。
- 前記プリチャージ選択回路は、前記複数のプリチャージ選択ラインのサブセットの前記プリチャージ選択電圧レベルを定めるように構成されている、請求項6に記載の装置。
- 行デコーダと列デコーダとをさらに備え、
前記行デコーダは、前記行ラインを介して前記複数のメモリセルに動作可能に結合されており、
前記行デコーダは、前記装置によって受信された識別子の行アドレスをデコードするように構成されており、
前記識別子は、前記アクセス動作を実行する、メモリセルの前記サブセットを含む行を識別し、
前記行デコーダは、前記アクセス動作を実行する、メモリセルの前記サブセットを含む前記行の対応する行ライン上のアクセス電圧レベルを定めるようにさらに構成されており、
前記行デコーダ及び前記列デコーダは、前記行アドレスを前記行デコーダに供給する前に、列アドレスを前記列デコーダに供給するように構成されている、請求項1に記載の装置。 - 複数のセンスアンプをさらに含み、
それぞれのセンスアンプが前記複数のビットラインのうちの1つに動作可能に結合されており、
それぞれのセンスアンプは、ビットライン電圧レベルを読み込むように適合されており、
前記プリチャージ選択回路は、前記複数のメモリセルの別のサブセット上で、別のアクセス動作を実行する別のアクセスコマンドの受信に応答して、前記複数のビットラインの全てよりも少ないビットラインを含む、ビットラインの別のサブセットの別の選択的なプリチャージを先行して実行するようにさらに構成されており、
ビットラインの前記別のサブセットは、ビットラインの前記サブセット以外の少なくとも1つのビットラインを含み、
前記複数のメモリセルの前記別のサブセットは、前記複数のメモリセルの前記サブセット以外の少なくとも1つのメモリセルを含み、前記複数のメモリセルの前記サブセットと同じ行ラインに結合されており、
前記プリチャージ選択回路は、対応するセンスアンプのサブセットが、前記アクセス動作又は前記代替アクセス動作を前記複数のメモリセルの前記サブセット上で実行する間に、ビットラインの前記別のサブセットの前記プリチャージを先行して実行するようにさらに構成されているか、又は、
前記複数のセンスアンプは、選択的にイネーブルされるように構成されている、請求項1に記載の装置。 - システムであって、
デジタル信号プロセッサと、
前記デジタル信号プロセッサに動作可能に結合されているデジタルメモリデバイスとを備え、
前記デジタルメモリデバイスは、
複数の列および複数の行を有するグリッドに配置された複数のメモリセルであって、各メモリセルは、グリッドの正確に1つの行および正確に1つの列の一部を形成し、列内の各メモリセルが、複数のビットラインのうちの対応するビットラインによって互いに結合され、行内の各メモリセルが、複数の行ラインのうちの対応する行ラインによって互いに結合されている、複数のメモリセルと、
前記複数のビットラインに動作可能に結合されているプリチャージ選択回路であって、該プリチャージ選択回路は、アクセス動作のフロントエンドで前記複数のビットラインのサブセットの選択的なプリチャージを先行して実行するように構成され、ビットラインの前記サブセットはメモリセルの前記サブセットに対応する、プリチャージ選択回路と、
前記複数のメモリセルに結合されている制御回路であって、前記制御回路は、代替コマンドを受信し、メモリセルの前記サブセット上で代替アクセス動作を実行するように構成され、前記代替アクセス動作は前記アクセス動作とは異なる、制御回路と、
前記複数のメモリセルに結合され、前記アクセスサイクル中に前記代替アクセス動作を実行するように構成されているアクセス回路と、を備える、システムにおいて、
前記メモリセルはゲートトランジスタとプリチャージ選択トランジスタとを備えること
を特徴とする、システム。 - 前記プリチャージ選択トランジスタは、ビットラインの前記サブセットに動作可能に結合され、
前記プリチャージ選択回路は、前記複数のプリチャージ選択トランジスタのうちの1つを起動させることによって、ビットラインの前記サブセットの選択的なプリチャージを先行して実行するようにさらに構成されている、請求項11に記載のシステム。 - 前記プリチャージ選択回路は、対応するプリチャージ選択トランジスタの対応する端子上でプリチャージ選択電圧を定め、ビットラインの前記サブセットの対応するビットラインの選択的なプリチャージを先行して実行するように構成され、
行のメモリセルのそれぞれは、複数の行ラインの対応する行ラインによって互いに結合されており、
前記複数のメモリセルのそれぞれは、格納電圧レベルを格納するように構成されている格納要素をさらに備え、
前記複数のメモリセルのそれぞれは、対応する行ライン上でアクセス電圧レベルを検出するとすぐに、ビットラインの前記サブセットのうちの対応するビットライン上に、ビット電圧を駆動するようにさらに構成され、
各ゲートトランジスタは、ビットラインの前記サブセットの対応するビットラインに動作可能に結合されている第1の端子と、対応する行ラインに動作可能に結合されている第2の端子と、前記プリチャージ選択トランジスタに動作可能に結合されている第3の端子と、をさらに備え、
前記プリチャージ選択トランジスタは、前記ゲートトランジスタと、前記複数のメモリセルのそれぞれの前記格納要素との間で直列である、請求項11に記載のシステム。 - 前記デジタルメモリデバイスは、
前記装置によって受信された識別子の列アドレスをデコードするように構成されている列デコーダをさらに備え、
前記識別子は、アクセスされるべきメモリセルのサブセットを識別し、
前記列アドレスデコーダは、前記デコードされた列アドレスを使用し、前記プリチャージ選択回路に、選択的にプリチャージされるべき前記ビットラインのサブセットを信号伝達するようにさらに構成されている、請求項11に記載のシステム。 - ビットラインの前記サブセットは、前記複数の列のうちの少なくとも1つのサブセットに関連付けられ、
列の前記サブセットは、アクセスされるべきメモリセルの前記サブセットを含む、請求項14に記載のシステム。 - 前記デジタルメモリデバイスは、
複数のプリチャージ選択ラインをさらに備え、
単一の列内の各メモリセルは、前記複数のプリチャージ選択ラインのうちの対応するプリチャージ選択ラインによって、前記単一の列内の前記他のメモリセルのそれぞれに、および前記プリチャージ選択回路に結合されており、
前記複数のメモリセルのそれぞれは、複数の行のうちの対応する行ラインの行ライン電圧レベル、および複数のプリチャージ選択ラインのうちのプリチャージ選択ラインに対応するプリチャージ選択電圧レベルの両方が定まるとすぐに、起動するように構成されている、請求項11に記載のシステム。 - 各ゲートトランジスタは、前記対応する行ラインに結合されており、各プリチャージ選択トランジスタは、前記対応するプリチャージ選択ラインに結合されており、格納要素は、前記ゲートトランジスタおよび前記プリチャージ選択トランジスタと直列に配置されている、請求項16に記載のシステム。
- 前記プリチャージ選択回路は、前記複数のプリチャージ選択ラインのサブセットの前記プリチャージ選択電圧レベルを定めるように構成されている、請求項16に記載のシステム。
- 前記デジタルメモリデバイスは、
行デコーダと列デコーダとをさらに備え、
前記行デコーダは、前記行ラインを介して前記複数のメモリセルに動作可能に結合されており、
前記行デコーダは、前記装置によって受信された識別子の行アドレスをデコードするように構成されており、
前記識別子は、前記アクセス動作を実行する、メモリセルの前記サブセットを含む行を識別し、
前記行デコーダは、前記アクセス動作を実行する、メモリセルの前記サブセットを含む前記行の対応する行ライン上のアクセス電圧レベルを定めるようにさらに構成されており、
前記行デコーダ及び前記列デコーダは、前記行アドレスを前記行デコーダに供給する前に、列アドレスを前記列デコーダに供給するように構成されている、請求項11に記載のシステム。 - 前記デジタルメモリデバイスは、
複数のセンスアンプをさらに含み、
それぞれのセンスアンプが前記複数のビットラインのうちの1つに動作可能に結合されており、
それぞれのセンスアンプは、ビットライン電圧レベルを読み込むように適合されており、
前記プリチャージ選択回路は、前記複数のメモリセルの別のサブセット上で、別のアクセス動作を実行する別のアクセスコマンドの受信に応答して、前記複数のビットラインの全てよりも少ないビットラインを含む、ビットラインの別のサブセットの別の選択的なプリチャージを先行して実行するようにさらに構成されており、
ビットラインの前記別のサブセットは、ビットラインの前記サブセット以外の少なくとも1つのビットラインを含み、
前記複数のメモリセルの前記別のサブセットは、前記複数のメモリセルの前記サブセット以外の少なくとも1つのメモリセルを含み、前記複数のメモリセルの前記サブセットと同じ行ラインに結合されており、
前記プリチャージ選択回路は、対応するセンスアンプのサブセットが、前記アクセス動作又は前記代替アクセス動作を前記複数のメモリセルの前記サブセット上で実行する間に、ビットラインの前記別のサブセットの前記プリチャージを先行して実行するようにさらに構成されているか、又は、
前記複数のセンスアンプは、選択的にイネーブルされるように構成されている、請求項11に記載のシステム。 - 前記制御回路は、前記コマンドの受信の後の期間に、および、前記コマンドの受信に応答して始動される前記選択プリチャージ動作の前、あるいはその間のいずれかに、前記代替コマンドの受信を確認するようにさらに構成されている、請求項1に記載の装置。
- デジタルメモリを動作する方法であって、
複数のメモリセルと、前記メモリセルに関連付けられた複数のビットラインとを含むデジタルメモリデバイスによって、前記複数のメモリセルのサブセット上で動作を実行するために、コマンドを受信することであって、前記サブセットは、前記複数のメモリセルよりも少ないメモリセルで構成されることと、
前記デジタルメモリデバイスが、前記動作のフロントエンドで、メモリセルの前記サブセットに関連付けられたビットラインのサブセットのみをプリチャージすることと、
前記複数のメモリセルの前記サブセット上で代替動作を実行するための代替コマンドを受信したかどうかを、前記デジタルメモリデバイスによって確定することと、
代替コマンドを受信したことの確定に応答して、新しいアクセスサイクルを開始せずに、メモリセルの前記サブセット上で代替動作を、前記デジタルメモリデバイスによって実行することと、
を含む、方法において、
前記メモリセルの各々にゲートトランジスタとプリチャージ選択トランジスタとを備えることを特徴とする、方法。 - 前記デジタルメモリデバイスによって識別子を受信することと、前記識別子の少なくとも一部を使用して、前記複数のビットラインの前記サブセットを識別することとをさらに含む、請求項22に記載の方法。
- 前記コマンドも前記代替コマンドも、アクセス動作コマンドであり、前記複数のメモリセルの前記サブセットは、前記識別子によって識別される、請求項23に記載の方法。
- 各ゲーティングトランジスタは行ライン端子を含み、各プリチャージ選択トランジスタはプリチャージ選択端子を含み、前記代替アクセス動作を実行することは、行デコーダによって、前記行ライン端子のそれぞれに連結された行ラインへのアクセス電圧レベルを調整することと、プリチャージ選択回路によって、前記プリチャージ選択端子に連結された1つ以上のプリチャージ選択ライン上でプリチャージ選択電圧レベルを調整することとをさらに含む、請求項24に記載の方法。
- 前記複数のメモリセルの別のサブセット上で別のアクセス動作を実行するために、前記デジタルメモリデバイスによって、別のコマンドを受信することと、前記複数のメモリセルの前記別のサブセット上で前記別のアクセス動作を実行することとをさらに含み、
前記複数のメモリセルの前記別のサブセットは、前記複数のメモリセルの前記サブセット以外にあり、かつまた前記行ラインに連結された少なくとも1つのメモリセルを含み、
前記別のアクセス動作は、前記代替アクセス動作のアクセスサイクル内で実行される、請求項25に記載の方法。 - 実質的に前記代替アクセス動作の実行中に、メモリセルの前記別のサブセットに対応する、前記ビットラインの別のサブセットを選択的にプリチャージすることをさらに含む、請求項26に記載の方法。
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