JPS581883A - 低電力スタチツクｒａｍ - Google Patents
低電力スタチツクｒａｍInfo
- Publication number
- JPS581883A JPS581883A JP56097397A JP9739781A JPS581883A JP S581883 A JPS581883 A JP S581883A JP 56097397 A JP56097397 A JP 56097397A JP 9739781 A JP9739781 A JP 9739781A JP S581883 A JPS581883 A JP S581883A
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- JP
- Japan
- Prior art keywords
- line
- signal
- output
- gate
- write command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発ｌ１ｊｌＪ砿低電カスタチック劾１に係シ、特に、
胱出し時又紘書込み時のみビット線又はワード線をチャ
ーシア１！することによｐスタンバイ時のメモリセル内
での電力消費を零にした低電力ＭＯｓスタスタブ鳩に関
する。
胱出し時又紘書込み時のみビット線又はワード線をチャ
ーシア１！することによｐスタンバイ時のメモリセル内
での電力消費を零にした低電力ＭＯｓスタスタブ鳩に関
する。
スタブ、りＲＡＭはよく知られているよう罠、メモリセ
ルに７す、グアａ、プを用ｔｎ−（お多、タイナミック
勧１のようなリスレッジ、動作がないこと、メモリ動作
タイミングが容易なこと、高速性能が得中すいこと、等
の利点を有してｈるので、マイクロコンビ＾−タ、小型
コンビ＾−タ、端末メモリ、高速バッファメモリ、高速
１末用メモリ等広範Ｓな分野に使用されている。
ルに７す、グアａ、プを用ｔｎ−（お多、タイナミック
勧１のようなリスレッジ、動作がないこと、メモリ動作
タイミングが容易なこと、高速性能が得中すいこと、等
の利点を有してｈるので、マイクロコンビ＾−タ、小型
コンビ＾−タ、端末メモリ、高速バッファメモリ、高速
１末用メモリ等広範Ｓな分野に使用されている。
従来のスタブアクＲＡ１４ においては、ビット縁のナ
ベてを、列ｒコーグによる選択・非辿択に関らず、常に
一定周期でチャーシア、グしていたので、行デコーダに
よって選択された１本のワードｌｓＫ接続されているナ
ベてのメモリセル内を、クロ。
ベてを、列ｒコーグによる選択・非辿択に関らず、常に
一定周期でチャーシア、グしていたので、行デコーダに
よって選択された１本のワードｌｓＫ接続されているナ
ベてのメモリセル内を、クロ。
り信号が与えられる毎に電流が流れ、この結果、書込み
命令或いは絖出し命令が与えられていないスタンバイ時
にもメモリセルによって電力が消費されるという問題が
めった。
命令或いは絖出し命令が与えられていないスタンバイ時
にもメモリセルによって電力が消費されるという問題が
めった。
本発明の目的は、上述の従来技術における問題にかんが
み、クロ、り信号と書込み命令るるいは胱出し命令との
論鳳積でビット線をチャーシア。
み、クロ、り信号と書込み命令るるいは胱出し命令との
論鳳積でビット線をチャーシア。
グすると−５構ａＫ基づき、メモリセルへのＩ＆込み時
あるｈはメモリセルからの続出しｊ？ｌｃのみメモリセ
ルが電力を消費するようくし、スタンバイ時におけるメ
モリセルにょる電力消費を零にした低電力スタチックシ
１を提供することにある。
あるｈはメモリセルからの続出しｊ？ｌｃのみメモリセ
ルが電力を消費するようくし、スタンバイ時におけるメ
モリセルにょる電力消費を零にした低電力スタチックシ
１を提供することにある。
以下、本発明のｌＩ細例を添附の図面に基づいて説明す
る。
る。
＃Ｅ１図は本発明の１実施例を示す低電力スタチックＲ
ＡＭ０賛部ブロック図である・菖１図において、ＢＬｓ
、ＢＬ凰 、−・、ＭＬｌＢＬ。はピット纏、ＷＬｔ
、＝ −ＷＬ＠ ｉｊ ７ １’４９、 ０１
、 （ｉ ｍ ｌ 、 ”’ ！ＩＩ；ｊ
−１，・・・、Ｍ）Ｆｉビ、ト繰対ＢＬｊ、ＢＬｊとワ
−）’［ＷＬｌの間に＠続されたメモリセル、ＢＣｑク
ロ、り信号によ）ナベてのピットｉＩをチャージアラ！
するため０ピシトーチヤーゾアツグ１＋設、８Ｔはメモ
リセルへの書き込み命令を与える誉込み命令線、Ｉ、Ｄ
ｉｊメモリ噸ルがらの胱出し命令を４、するｌｌ！出し
命令銀、ＲＤは列アドレスデータム１に応じてビット線
中の１本を選択し、上記書込み命令又は絖出し命令を選
択されたビットＩ／ａＦｃ４える列ｒコーグ、ＡＣＣ、
〜ＡＣＣ，は書込みｒ−夕又燻脱出しデータを蓄積する
アキ＾ミーレータ、ＣＤａ行アドレスｆ−夕ＡｃＫ応じ
てワー）１１１中。
ＡＭ０賛部ブロック図である・菖１図において、ＢＬｓ
、ＢＬ凰 、−・、ＭＬｌＢＬ。はピット纏、ＷＬｔ
、＝ −ＷＬ＠ ｉｊ ７ １’４９、 ０１
、 （ｉ ｍ ｌ 、 ”’ ！ＩＩ；ｊ
−１，・・・、Ｍ）Ｆｉビ、ト繰対ＢＬｊ、ＢＬｊとワ
−）’［ＷＬｌの間に＠続されたメモリセル、ＢＣｑク
ロ、り信号によ）ナベてのピットｉＩをチャージアラ！
するため０ピシトーチヤーゾアツグ１＋設、８Ｔはメモ
リセルへの書き込み命令を与える誉込み命令線、Ｉ、Ｄ
ｉｊメモリ噸ルがらの胱出し命令を４、するｌｌ！出し
命令銀、ＲＤは列アドレスデータム１に応じてビット線
中の１本を選択し、上記書込み命令又は絖出し命令を選
択されたビットＩ／ａＦｃ４える列ｒコーグ、ＡＣＣ、
〜ＡＣＣ，は書込みｒ−夕又燻脱出しデータを蓄積する
アキ＾ミーレータ、ＣＤａ行アドレスｆ−夕ＡｃＫ応じ
てワー）１１１中。
１本を選択する行デコーダ、ナしてｗｃは行アトＬ／ス
ｆツーダＣＤにょ９遇択された１本のワード蔵をチャー
ジアラ／するためのワードｏ細チャーノア、ｆ手段であ
る。ピット線チ考−ゾア、！手段Ｂ Ｃｕ、各ヒ９ ）
Ｍに対応するトランジスタＴＩｒテ凰〜Ｔ１．〒ｎｅ
ｔんでおり、各々のトランジス゛。
ｆツーダＣＤにょ９遇択された１本のワード蔵をチャー
ジアラ／するためのワードｏ細チャーノア、ｆ手段であ
る。ピット線チ考−ゾア、！手段Ｂ Ｃｕ、各ヒ９ ）
Ｍに対応するトランジスタＴＩｒテ凰〜Ｔ１．〒ｎｅ
ｔんでおり、各々のトランジス゛。
りのソースは対応するビット藉に、ドレインｔｔｍｍｖ
、、に接続されておシ、ナベてのトランジスタのｙ−ト
はクロック信号＠ＣＬに共通侯続されている。ワード層
デャージア、！手攻ｗｃはトランジスタ９１〜Ｑ、を含
んでお如、すべてのトランゾスタＱ１〜Ｑ工のソースに
Ｌクロック信号−の反転信号ｉが印加される。トランジ
スタ。凰〜Ｑ、ｃ）ドレインはそれぞれ、ワード線ｗＬ
１〜ＷＬ、に峯＆ｔされており、ダートはそれぞれ行ｒ
コーターの出ヵＫｍ続されている。
、、に接続されておシ、ナベてのトランジスタのｙ−ト
はクロック信号＠ＣＬに共通侯続されている。ワード層
デャージア、！手攻ｗｃはトランジスタ９１〜Ｑ、を含
んでお如、すべてのトランゾスタＱ１〜Ｑ工のソースに
Ｌクロック信号−の反転信号ｉが印加される。トランジ
スタ。凰〜Ｑ、ｃ）ドレインはそれぞれ、ワード線ｗＬ
１〜ＷＬ、に峯＆ｔされており、ダートはそれぞれ行ｒ
コーターの出ヵＫｍ続されている。
従来はクロ、り信号＠ＣＬ忙直接クロ、り信号φを印加
してい九ので、後に詳述するように１書込み命令Ｊｉ［
ｉＴ或いは１１！田し命令ＩＩＩＬＤＦｃ信号が印加さ
れていないスタンバイ時にも選択されたワード線に接続
されているすべてのメモリセル内を電流が流れてい九が
、本発明によカスタンバイ時のメモリセル内での消費電
力紘零となる。
してい九ので、後に詳述するように１書込み命令Ｊｉ［
ｉＴ或いは１１！田し命令ＩＩＩＬＤＦｃ信号が印加さ
れていないスタンバイ時にも選択されたワード線に接続
されているすべてのメモリセル内を電流が流れてい九が
、本発明によカスタンバイ時のメモリセル内での消費電
力紘零となる。
すなわち、本発明によシ、クロ、り信号＠ＣＬはクロ、
り信号供給子ＲＣＬ＆の出力に接続されている。クロ、
り信号供給子ｊｌｉ！ ＣＬｉ１はアンドゲート１とオ
アｒ−） ２を備えており、オアダート２の２つの入力
には書込み命令＠８Ｔと絖出し命令線ＬＤがａｔ続され
てお夛、アンドｒ−）の纂１の入力にクロ、り信号φが
印加され、第２の入力はオアｆ−）２の出力に接続され
ている。この構成によシ、クロック信号φは、畳込み命
令又は絖出し命令が与えられた時のみりＵ、り信号＠Ｃ
Ｌに印加されるので、スタンバイ時Ｖｃ祉ビ、ト線はチ
今一ジアッグされることがなく、従ってメモリセル内で
の消費電力り零である。
り信号供給子ＲＣＬ＆の出力に接続されている。クロ、
り信号供給子ｊｌｉ！ ＣＬｉ１はアンドゲート１とオ
アｒ−） ２を備えており、オアダート２の２つの入力
には書込み命令＠８Ｔと絖出し命令線ＬＤがａｔ続され
てお夛、アンドｒ−）の纂１の入力にクロ、り信号φが
印加され、第２の入力はオアｆ−）２の出力に接続され
ている。この構成によシ、クロック信号φは、畳込み命
令又は絖出し命令が与えられた時のみりＵ、り信号＠Ｃ
Ｌに印加されるので、スタンバイ時Ｖｃ祉ビ、ト線はチ
今一ジアッグされることがなく、従ってメモリセル内で
の消費電力り零である。
第２図ｔｉｔ第１図に示されたメモリセルの１つである
メモリセルの直の周知の回路構成を示した回路図である
。第２図に基づいて、従来の、スタンバイ時に電力が消
費されるという問題をａ＃４する。
メモリセルの直の周知の回路構成を示した回路図である
。第２図に基づいて、従来の、スタンバイ時に電力が消
費されるという問題をａ＃４する。
ｊｉ！２図において、２１．２２はトランスファーゲー
ト、２３，２４鉱フリ、グア０．！１に構成するトラン
ジスタ、２５．２６は負荷抵抗となるトランジスタであ
る。今、ワードｌ１ｌＩＷ岬が選択されているものとし
、７す、グア０．グのノードＮＩＴなわち、トランジス
タ２３のドレイン又はトランゾス／２４のｆ−）がハイ
レベル＜Ｈ）、ノードＮｓｆなワチ、トランジスタ２３
のｆ−）又はトランジスタ２４のドレインがローレベル
（Ｌ）に２ツチされているとする０本発明の如くクロッ
ク信号ＣＬ８°（第１図）によらないで、クロ、り論考
φを直接クロ、り信号線ＣＬに印加する従来方式では、
クロ、り信号−のハイレベル時に、書込み命令又は絖出
し命令の有無に関らずナベでのピット線は／）イレベル
にチャーノア、グされると共に、遇択２−に示したビｙ
）ＭＢＬｌ及びワード線ＷＬ息がハイレベルト′ｆｔヤ
、トランジスタ２２，２４ｔ−Ａりて電流が流れてしま
う、ワー＃Ｐ紐ＷＬＩに！＆絖され九他のメモリセル内
でも同様に電力が消費される０本発明によれは、書込み
命令又鉱読出し命令が存在する時のみ、クロ、り信号が
ピット線に印加されるので、スタンバイ時に線メモリセ
ル内での電力消費がない。
ト、２３，２４鉱フリ、グア０．！１に構成するトラン
ジスタ、２５．２６は負荷抵抗となるトランジスタであ
る。今、ワードｌ１ｌＩＷ岬が選択されているものとし
、７す、グア０．グのノードＮＩＴなわち、トランジス
タ２３のドレイン又はトランゾス／２４のｆ−）がハイ
レベル＜Ｈ）、ノードＮｓｆなワチ、トランジスタ２３
のｆ−）又はトランジスタ２４のドレインがローレベル
（Ｌ）に２ツチされているとする０本発明の如くクロッ
ク信号ＣＬ８°（第１図）によらないで、クロ、り論考
φを直接クロ、り信号線ＣＬに印加する従来方式では、
クロ、り信号−のハイレベル時に、書込み命令又は絖出
し命令の有無に関らずナベでのピット線は／）イレベル
にチャーノア、グされると共に、遇択２−に示したビｙ
）ＭＢＬｌ及びワード線ＷＬ息がハイレベルト′ｆｔヤ
、トランジスタ２２，２４ｔ−Ａりて電流が流れてしま
う、ワー＃Ｐ紐ＷＬＩに！＆絖され九他のメモリセル内
でも同様に電力が消費される０本発明によれは、書込み
命令又鉱読出し命令が存在する時のみ、クロ、り信号が
ピット線に印加されるので、スタンバイ時に線メモリセ
ル内での電力消費がない。
第３ｆｌ！ｉ２は、本発明の他の実施偶を示す要部回路
図でらる。第３図においては、纂ｌ−のクロ、り信号供
給手段ＣＬＢに代えて、反転クロ、り信号供給手段ＣＬ
８’がワード義チャージアップ手段ＷＣを構成するトラ
ンジスタＱ１〜Ｑｍのナベてのソースに共通倣続されて
いる。他の構成は纂１図の回路と全く同一である０反転
クロ、り信号供給手段ＣＬ、’も７／ｒｒ−）１’とオ
フ＋’−ト２′【儂え１おシ、オアダート２′の２つの
人力に＃ｉ蓄込み鮎令紐８丁と読出し命令＠ＬＤが接続
されておル、アンドｒ−４１’の５１４１の入力に反転
クロνり信号ｉが印〃Ｄされ、第２の人力はオｆ’１−
）２’の出力に接続されて員る。この構成によｐ１反転
クロック信号７がローレベルの時のみ、選択されたワー
ド線はチャージアッグされるので、スタンバイ時にメモ
リセル内で電力が消費されることはない。
図でらる。第３図においては、纂ｌ−のクロ、り信号供
給手段ＣＬＢに代えて、反転クロ、り信号供給手段ＣＬ
８’がワード義チャージアップ手段ＷＣを構成するトラ
ンジスタＱ１〜Ｑｍのナベてのソースに共通倣続されて
いる。他の構成は纂１図の回路と全く同一である０反転
クロ、り信号供給手段ＣＬ、’も７／ｒｒ−）１’とオ
フ＋’−ト２′【儂え１おシ、オアダート２′の２つの
人力に＃ｉ蓄込み鮎令紐８丁と読出し命令＠ＬＤが接続
されておル、アンドｒ−４１’の５１４１の入力に反転
クロνり信号ｉが印〃Ｄされ、第２の人力はオｆ’１−
）２’の出力に接続されて員る。この構成によｐ１反転
クロック信号７がローレベルの時のみ、選択されたワー
ド線はチャージアッグされるので、スタンバイ時にメモ
リセル内で電力が消費されることはない。
以上の説明から明らかなようＫ、本発明により、メモリ
セルに対する壷込み時おるいは脱出し時のみメモリセル
を駆動するので、スタンバイ時におけるメモリセル内の
電力消費が零にｆＬシ、スタブ、りＲＡＭの低ｒＡ費電
力化が集塊できる。
セルに対する壷込み時おるいは脱出し時のみメモリセル
を駆動するので、スタンバイ時におけるメモリセル内の
電力消費が零にｆＬシ、スタブ、りＲＡＭの低ｒＡ費電
力化が集塊できる。
なお、本発明は前述の実施例１こＰｉｋ建されるもので
はなく、各種のスタブ、りＲＡＭに通用できる。
はなく、各種のスタブ、りＲＡＭに通用できる。
第１１紘本尭ｋＪＡの１実施例を示す低域刀スタチ、り
ＲＡＭの要部プロ、り図、第２ｖは第１図に示されたメ
モリセルの１つの周知の回Ｉ＠＊成を示した回路図、第
３凶は本発明の他の東ゐ汐りをボす要部回路図である。 ＢＬ＆ ＊ ＢＬｔ ＋ ＝・＋ ＩＬＢ ＊
ＢＬｆｌ ＊ ピット線、ＷＬｌ ＋ ”’
ｒ Ｗ Ｌｒｎ＊ ワード線、 ＣＩＩ ｒ ”−
、（ニー、 ； メモリセル、ＢＣ：ピット線チャー
シア、１手段、ｓＴ＝書込み命令層、Ｉ、Ｄ：耽出し命
令線、ＲＤ二伺デコーダ、ＡＣＣｔ ｌ・・・、 ＡＣ
Ｃゎ：アキ、ミ、レーク、ＣＤ：行ｒツーダ、ＷＣ：ワ
ード線チャーシア、１手段、ＣＩＪ ：クロ、り信号供
給手段、１：アンドｒ−）、２：オアｆ−）、ＣＬ８’
：反転クロック信号供給手段。 特許出畝人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 １国 １２国
ＲＡＭの要部プロ、り図、第２ｖは第１図に示されたメ
モリセルの１つの周知の回Ｉ＠＊成を示した回路図、第
３凶は本発明の他の東ゐ汐りをボす要部回路図である。 ＢＬ＆ ＊ ＢＬｔ ＋ ＝・＋ ＩＬＢ ＊
ＢＬｆｌ ＊ ピット線、ＷＬｌ ＋ ”’
ｒ Ｗ Ｌｒｎ＊ ワード線、 ＣＩＩ ｒ ”−
、（ニー、 ； メモリセル、ＢＣ：ピット線チャー
シア、１手段、ｓＴ＝書込み命令層、Ｉ、Ｄ：耽出し命
令線、ＲＤ二伺デコーダ、ＡＣＣｔ ｌ・・・、 ＡＣ
Ｃゎ：アキ、ミ、レーク、ＣＤ：行ｒツーダ、ＷＣ：ワ
ード線チャーシア、１手段、ＣＩＪ ：クロ、り信号供
給手段、１：アンドｒ−）、２：オアｆ−）、ＣＬ８’
：反転クロック信号供給手段。 特許出畝人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 １国 １２国
Claims (1)
- 【特許請求の範囲】 １、 複数のビット線、複数のワード線、骸ビ。 ト線と蚊ワード纏の関Ｋｌｌ続された複数のメモリセル
、該ビｙ）＋ｌ１ｌｔグリチャージするためのクロ、り
信号を販ビット線に伝達するクロ、り信号伝達手段、鋏
メモリ竜ルへの書込み命令を与える書込み命令線、及び
該メモリセルからの耽出し命令を与える胱出し命令線を
具備するスタチ、りＲＡＭにおいて、鋏書込み命令線と
叔続出し命令巌が人力Ｋｌ！続されたオアダート、及び
該オアゲートの出力と該クロ、り信号を２人力とするア
ンドゲートを史に具備し、該アンＰｆ−）の出力を皺ク
ロ、り信号伝達中ＩＲＫ与えるようにしたことを特徴と
する低電カスタテ、り動１゜ ２ 複数のビット紐、複数のワード線、該ピ。 ト線と該ワード線の関に接続された複数のメモリセル、
咳ビ、ト線を！リチャージするためのクロック信号を鋏
ビットｇＫ伝遁するクロ、り信号伝達手段、アドレスｒ
−夕に応じて該ワード線の１本を選択するワード線選択
信号を出力するｒコーグ、該ワード線選択信号と誼クロ
ック信号の反転信号との論場積により該クロ、り２号の
タイｉングに同期して、選択された１本のワード線をチ
ャーシア、！するチャーシア、グ手段、該メモリセルへ
の書込み命令を与える書込み命令線、及び皺メモリ竜ル
からＯＩｌ！出し命令を与える軌出し命令ｌＩを具備す
るスタテ、り朧において、鋏書込み命令−と＃読出し命
令−が入力に接続されたオアダート、及び該オアグー）
０出力と皺クロ、り信号の反転−信号を２人力とするア
ンドゲートを良に具備し、該アンドゲートｏ出力を該チ
ャーシア。 １手段に与えるようにしたことを特徴とする低電力スタ
チ、り紐１゜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097397A JPS581883A (ja) | 1981-06-25 | 1981-06-25 | 低電力スタチツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097397A JPS581883A (ja) | 1981-06-25 | 1981-06-25 | 低電力スタチツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581883A true JPS581883A (ja) | 1983-01-07 |
Family
ID=14191379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097397A Pending JPS581883A (ja) | 1981-06-25 | 1981-06-25 | 低電力スタチツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581883A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210587A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Micro Comput Eng Ltd | 半導体集積回路 |
| US4638461A (en) * | 1983-08-17 | 1987-01-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US4644500A (en) * | 1983-08-17 | 1987-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a controlled precharging arrangement |
| US4665507A (en) * | 1984-04-20 | 1987-05-12 | Hitachi, Ltd. | Semiconductor memory having load devices controlled by a write signal |
| JPS6448800U (ja) * | 1987-09-18 | 1989-03-27 | ||
| US5226007A (en) * | 1991-08-14 | 1993-07-06 | Vlsi Technology, Inc. | Automatic shutoff for memory load device during write operation |
| US5706231A (en) * | 1996-06-27 | 1998-01-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a redundant memory cell |
| JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
-
1981
- 1981-06-25 JP JP56097397A patent/JPS581883A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210587A (ja) * | 1983-05-13 | 1984-11-29 | Hitachi Micro Comput Eng Ltd | 半導体集積回路 |
| US4638461A (en) * | 1983-08-17 | 1987-01-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
| US4644500A (en) * | 1983-08-17 | 1987-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with a controlled precharging arrangement |
| US4665507A (en) * | 1984-04-20 | 1987-05-12 | Hitachi, Ltd. | Semiconductor memory having load devices controlled by a write signal |
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| US5706231A (en) * | 1996-06-27 | 1998-01-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a redundant memory cell |
| JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
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