JPH09185894A - 高速同期型マスクロム - Google Patents

高速同期型マスクロム

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JPH09185894A
JPH09185894A JP19008696A JP19008696A JPH09185894A JP H09185894 A JPH09185894 A JP H09185894A JP 19008696 A JP19008696 A JP 19008696A JP 19008696 A JP19008696 A JP 19008696A JP H09185894 A JPH09185894 A JP H09185894A
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JP
Japan
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decoding
memory cell
cell array
output
clock signal
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JP19008696A
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English (en)
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Jae Hyeoung Kim
チェ ヒョン キム
Byoung Jin Yoon
ビョン チン ユン
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SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
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Publication date
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers

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Abstract

(57)【要約】 （修正有） 【課題】 パイプライン方式を利用して高速のアクセス
時間を得ることのできる同期型マスクロム。 【解決手段】 メモリセルアレーＮＡＮＤ型セルまたＯ
Ｒ型セル、上記メモリセルでのワードラインを選択する
ための第１のデコーディング手段、ビットラインを選択
するための第２デコーディング手段、データ読出しのた
めの増幅手段、増幅されたデータを出力するための出力
バッファ手段を持つ読出専用メモリ装置において、外部
クロック信号を入力して内部クロック信号を発生するク
ロック発生手段、上記クロック発生手段からの内部クロ
ック信号に同期されて上記メモリセルアレーと上記第１
デコーディング手段を電気的に連結する第１スイッチン
グ手段とメモリセルアレーと上記第２デコーディング手
段を電気的に連結する第２スイッチング手段およびメモ
リセルアレーと上記出力バッファ手段を電気的に連結す
る第３スイッチング手段を包含する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は読出し専用メモリ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ 以下、ＲＯＭと
いう）に関するもので、その詳細はメモリセルの構造が
簡単で大容量化が容易なメモリ素子の高速同期型マスク
ロムに関するものである。
【０００２】
【従来の技術】一般に、マスクロムはその回路騒動方式
により同期型と非同期型に区分することができる。上記
のような一般的な同期型マスクロムの一例としては図１
に図示したようなものがある。同図のように、従来の一
般的なマスクロムはＸ−アドレスバッファブロック（１
１）、プレデコーダブロック（１２）及びＸ−デコーダ
ブロック（１３）からなる行（ｒｏｗ）デコーディング
手段（１０），Ｙ−アドレスバッファブロック（１
４），プレデコーダブロック（１５）及びＹ−デコーダ
ブロック（１６）でなる列（ｃｏｌｕｍｎ）デコーディ
ング手段（２０），メモリセルアレー（１７），センサ
増幅ブロック（１８）及び出力バッファ（１９）で構成
される。
【０００３】図１において、行デコーディング手段（１
０）では入力アドレス信号をデコーディングした信号に
基づき内蔵されたトランジスタをオン／オフ制御するこ
とによりメモリセルアレー（１７）のワード線の中から
該当ワード線を選択して、同じように、列デコーディン
グ手段（２０）では入力アドレス信号をデコーディング
した信号に基づきメモリセルアレー（１７）の列の中か
ら該当列を選択する。
【０００４】従って、各々のセルに貯蔵された情報は行
及び列レコーディング手段（１０，２０）からのアドレ
ス信号とセル駆動信号に基づき読出しが選択され、この
選択された該当セル情報がセンサ増幅ブロック（１８）
によりセンシングされることにより該当情報は出力バッ
ファ（１９）に提供される。
【０００５】図２は上述のようにワード線の選択のため
のアドレス信号と列の選択のためのセル駆動信号により
各セルに貯蔵された情報を読出しする従来のマスクロム
のタイミング図である。図で入力アドレス信号としてＴ
RCは読出しサイクル時間を示し、メモリセルアレー（１
７）内の各セルから読出されて出力バッファ（１９）に
ラッチされる出力データとしてＴAAはアドレスアクセス
時間を示す。そして、このようなマスクロムは消費電力
が少ない長所がある。
【０００６】
【発明が解決しようとする課題】しかし、上述のような
構成の従来のマスクロムは小さいセル内に高集積のメモ
リチップを構成できるが、速度面でみると、小さいセル
は少ない量の電流をもつことになるから高速化を実現し
がたいとの問題点がある。即ち、アドレスを加えること
によりセルに貯蔵された情報を選択してこれをセンシン
グして、再びこれを出力バッファに送るようになる構造
を持つ従来のマスクロムは、情報選択のための入力から
の情報の出力までに実質的に長い時間が必要になるから
高速化の具現がしがたいとの問題点がある。
【０００７】従って、このような従来のマスクロムは高
速を要する応用分野、例えば電子手帳やプリンタ等のＯ
Ａ（ｏｆｆｉｃｅ Ａｕｔｏｍａｔｉｏｎ）機器分野ま
たゲーム器等に適用しがたいとの問題がある。上記従来
技術の問題点を解決するために、本発明はパイプライン
方式を利用して高速のアクセス時間が得られる同期型マ
スクロムを提供することにその目的がある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１は、メモリセルアレー、ＮＡＮＤ型
セルまたＯＲ型セル、上記メモリセルでのワードライン
を選択するための第１デコーディング手段、上記メモリ
セルアレーでのビットラインを選択するための第２デコ
ーディング手段、上記メモリセルアレーから読出された
データを増幅するための増幅手段、増幅されたデータを
出力するための出力バッファ手段を有する読出専用メモ
リ装置において、外部クロック信号を入力して内部クロ
ック信号を発生するクロック発生手段、上記クロック発
生手段からの内部クロック信号に同期されて上記メモリ
セルアレーと上記第１デコーディング手段を電気的に連
結する第１スイッチング手段、上記クロック発生手段か
らの内部クロック信号に同期されて上記メモリセルアレ
ーと、上記第２デコーディング手段を電気的に連結する
第２スイッチング手段、上記クロック発生手段からの内
部クロック信号に同期されて上記メモリセルアレーと上
記出力バッファ手段を電気的に連結する第３スイッチン
グ手段、を包含することを特徴とする。
【０００９】又、請求項２は、請求項１において、上記
クロック発生手段は、入力される外部クロック信号の歪
曲を補正するためのスキュー調整手段をもって包含して
いることを特徴とする。
【００１０】又、請求項３は、請求項１において、上記
第１デコーディング手段は、行（ＲＯＷ）アドレス信号
をバッファリングするための第１手段、上記第１手段か
らの出力をプレデコーディングするための第２手段、上
記第２手段からの出力をデコーディングするための第３
手段、を包含することを特徴とする。
【００１１】又、請求項４は、請求項３において、上記
第２デコーディング手段は、列（ＣＯＬＵＭＮ）アドレ
ス信号をバッファリングするための第４手段、上記第４
手段からの出力をプレデコーディングするための第５手
段、上記第５手段からの出力をデコーディングするため
の第６手段を包含することを特徴とする。
【００１２】又、請求項４において、上記読出専用メモ
リ装置は、上記クロック発生手段からの内部クロック信
号に同期されて上記第１手段と上記第２手段を電気的に
連結する第４スイッチング手段、上記クロック発生手段
からの内部クロック信号に同期されて上記第２手段と上
記第３手段を電気的に連結する第５スイッチング手段、
上記クロック発生手段からの内部クロック信号に同期さ
れて上記第４手段と上記第５手段を電気的に連結する第
６スイッチング手段、上記クロック発生手段からの内部
クロック信号に同期されて上記第５手段と第６手段を電
気的に連結する第７スイッチング手段を包含することを
特徴とする。
【００１３】請求項２において、上記スキュー調整手段
は、ＰＬＬ（Ｐｈａｓｅ−ｌｏｏｋｅｄ ｌｏｏｐ）で
あることを特徴とする。
【００１４】又、メモリセルアレー、ＮＡＮＤ形セルま
たＯＲ型セル、上記メモリセルでのワードラインを選択
するための第１デコーディング手段、上記メモリセルア
レーでのビットラインを選択するための第２デコーディ
ング手段、上記メモリセルアレーから読出されたデータ
を増幅するための増幅手段、増幅されたデータを出力す
るための出力バッファ手段を有する読出専用メモリ装置
において、外部クロック信号を入力して内部クロック信
号を発生するクロック発生手段、上記クロック発生手段
からの内部クロック信号に同期されて上記第１デコーデ
ィング手段とメモリセルアレー間で上記第１デコーディ
ング手段の出力を貯蔵するための第１貯蔵手段、上記ク
ロック発生手段からの内部クロック信号に同期されて上
記第２デコーディング手段とメモリセルアレー間で上記
第２デコーディング手段の出力を貯蔵するための第２貯
蔵手段、上記クロック発生手段からの内部クロック信号
に同期されて上記メモリセルアレーと出力バッファ手段
間で上記メモリセルアレーの出力を貯蔵するための第３
貯蔵手段を包含することを特徴とする。
【００１５】又、請求項７において、上記クロック発生
手段は、入力される外部クロック信号の歪曲を補正する
ためのスキュー調整手段をもっと包含することを特徴と
する。
【００１６】又、請求項７において、上記第１デコーデ
ィング手段は、行（ＲＯＷ）アドレス信号をバッファリ
ングするための第１手段、上記第１手段からの出力をプ
レデコーディングするための第２手段、上記第２手段か
らの出力をデコーディングするための第３手段を包含す
ることを特徴とする。
【００１７】又、請求項９において、上記第２デコーデ
ィング手段は、列（ＣＯＬＵＭＮ）アドレス信号をバッ
ファリングするための第４手段、上記第４手段からの出
力をプレデコーディングするための第５手段、上記第５
手段からの出力をデコーディングするための第６手段を
包含することを特徴とする。
【００１８】又、請求項１０において、上記読出専用メ
モリ装置は、上記クロック発生手段からの内部クロック
信号に同期されて上記第１手段と第２手段間で上記第１
手段の出力を貯蔵するための第４貯蔵手段、上記クロッ
ク発生手段からの内部クロック信号に同期されて上記第
２手段と第３手段間で上記第２手段の出力を貯蔵するた
めの第５貯蔵手段、上記クロック発生手段からの内部ク
ロック信号に同期されて上記第４手段と第５手段間で上
記第４手段の出力を貯蔵するための第６貯蔵手段、上記
クロック発生手段からの内部クロック信号に同期されて
上記第５手段と第６手段間で上記第５手段の出力を貯蔵
するための第７貯蔵手段を包含することを特徴とする。
【００１９】又、請求項７において、上記第１，第２及
び第３貯蔵手段は上記クロック発生手段からの内部クロ
ック信号の制御を受けるスイッチング手段及び上記スイ
ッチング手段に連結されて上記スイッチング手段から入
力されたデータを貯蔵するためのラッチ手段を包含する
ことを特徴とする。
【００２０】又、請求項１１において、上記第４，第
５，第６及び第７貯蔵手段は上記クロック発生手段から
の内部クロック信号の制御を受けるスイッチング手段及
び上記スイッチング手段に連結されて上記スイッチング
手段から入力されたデータを貯蔵するためのラッチ手段
を包含することを特徴とする。
【００２１】又、請求項７において、上記第１，第２及
び第３貯蔵手段は、レジスタまたＤフリップフロップで
なることを特徴とする高速同期型マスクロム。
【００２２】又、請求項１１において、上記第４，第
５，第６及び第７貯蔵手段は、レジスタまたＤフリップ
フロップでなることを特徴とする。
【００２３】又、請求項８において、上記スキュー調整
手段は、ＰＬＬであることを特徴とする。
【００２４】又、メモリセルアレー、ＮＡＮＤ型セルま
たＯＲ型セル、上記メモリセルでのワードラインを選択
するための第１デコーディング手段、上記メモリセルア
レーでのビットラインを選択するための第２デコーディ
ング手段、上記メモリセルアレーから読出されたデータ
を増幅するための増幅手段、増幅されたデータを出力す
るための出力バッファ手段を有する読出専用メモリ装置
において、外部クロック信号を入力して内部クロック信
号を発生するクロック発生手段、上記クロック発生手段
からの内部クロック信号に同期されて上記構成要素各々
の出力を貯蔵するための複数の貯蔵手段を包含すること
を特徴とする。
【００２５】
【発明の実施の形態】以下、添付した図面を参照して本
発明の一実施例を詳細に説明する。図３は本発明による
高速同期型マスクロムについてのブロック構成図で、図
面のように高速同期型マスクロムは、図１のような従来
のマスクロムにクロック信号を発生するクロック（ＣＬ
ＯＣＫ）発生ブロック（３００）と複数個のラッチブロ
ック（２０１，２０２，２０３，２０４，２０５，２０
６，２０７）を付加して、マスクロムを構成する各ブロ
ックを細部的に分けてからこれら各ブロックについてス
ーパーパイプライン概念の原理を利用するという点にそ
の主な技術的な特徴をもつことで、このように付加され
るクロック発生ブロック（３００）と各ラッチブロック
（２０１，２０２，２０３，２０４，２０５，２０６，
２０７）を除外した残りの構成ブロックは前述の従来の
マスクロムのように実質的に同一な機能を遂行する同一
ブロックである。
【００２６】そして、その他構成ブロックの機能につい
てはすでに前述したから本発明に新たに付加される構成
ブロック（クロック発生ブロック，ラッチブロック等）
の動作を中心として説明する。先に、本発明のマスクロ
ムはクロック発生ブロック（３００）から発生されたク
ロック信号と各ラッチブロック（２０１，２０２，２０
３，２０４，２０５，２０６，２０７）を利用していち
ばん遅い速度を持つブロックの遅延時間をクロックのサ
イクル時間に定めて一定の潜伏（Ｌａｔｅｎｃｙ）クロ
ック後にはアドレス信号に対応するセルのデータが高速
に出力されるようにすることにより高速アクセス時間を
実現する。また、本発明のマスクロムはラッチブロック
としてＤフリップフロップまたレジスタを採用できる
（図示せず）。
【００２７】従って、本発明のマスクロムは各単位ブロ
ックの間に挿入されたＤフリップフロップ（またレジス
タ）の各ラッチブロックを利用してクロック発生ブロッ
ク（３００）からのクロック信号に同期されて単位ブロ
ックで遂行した値を次のブロックに伝送する。
【００２８】より詳細にＮＡＮＤ型またＯＲ型のマスク
ロムのセルアレーのワード線の選択のための行デコーデ
ィング手段ではクロック発生ブロック（３００）から提
供される。図６のような、クロック信号に同期されてラ
ッチブロック（２０１）にラッチ（貯蔵）されアドレス
信号がプレデコーダブロック（３１２）に、ラッチブロ
ック（２０２）にラッチされデコーディングされた信号
がＸデコーダブロック（３１３）に、ラッチブロック
（２０３）にラッチされたメモリセルアレー（３１７）
内の該当ワード線の選択のためのデコーディング信号が
メモリセルアレー（３１７）に送られて、これと同様に
セルアレーの列選択のための列デコーディング手段では
クロック発生ブロック（３００）から提供されるクロッ
ク信号に同期されてラッチブロック（２０４）にラッチ
されたアドレス信号がプレデコーダブロック（３１５）
に、ラッチブロック（２０５）にラッチされデコーディ
ングされた信号がＸデコーダブロック（３１６）に、ラ
ッチブロック（２０６）にラッチされたメモリセルアレ
ー（３１７）内の列選択のためのデコーディング信号が
メモリセルアレー（３１７）に送られる。この時のアド
レスデータは図６と同じ、またＴLCは潜伏クロックを意
味する。
【００２９】また、メモリセルアレー（３１７）の出力
側に具備されたラッチブロック（２０７）では上記のよ
うに行及び列デコーディング手段に提供されるクロック
信号に対応するクロック信号に同期されてセンサ増幅ブ
ロック（３１８）からラッチして貯蔵しているクロック
データを次段の出力バッファ（３１９）に伝送する。こ
のようにクロック信号に同期されて最終的に出力される
出力データは図６と同じ、ＴCCはクロックサイクル時間
を示す。ここで、上記ラッチは必要により適正の数に調
整されたラッチを包含して使用することができる。
【００３０】図４は図３のラッチ回路の詳細図としてス
イッチング部（４０）とラッチ手段（４１）で構成され
ている。上記スイッチング部（４０）はクロック発生部
からのクロック信号でオンされるＮＭＯＳトランジスタ
（４２）とインバータ（４３）を通じてオンされるＰＭ
ＯＳトランジスタ（４４）で構成されているし、上記ラ
ッチ手段（４１）はフィードバックループ上に形成され
た二つのインバータ（４５，４６）からなり、上記クロ
ック発生部からクロック信号が入力されれば入力データ
を上記ラッチ手段にラッチさせることになる。
【００３１】また、外部のクロック信号を入力して内部
クロックを発生する上記クロック発生部は外部から入力
されるクロック信号の高速化及びエラーを補正するため
にＰＬＬ（Ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）のよ
うなスキュー（ｓｋｅｗ）調整部を通じて外部クロック
を入力されることになる。
【００３２】
【発明の効果】上記のように、本発明のマスクロムはク
ロック発生ブロック（３００）からのクロック信号に同
期される単位ブロックの遅延時間のみが実際的な全体マ
スクロムの動作速度を決定するから、よしんば小さい量
のセル電流を持つことになっても結果的に非常に早いア
クセス時間を得ることができる。
【００３３】また、本発明の高速マスクロムのデータ読
出しにおいて、図２のように、はじめの潜伏クロックは
クロックにより同期されるブロック数と同一になるが、
はじめのいくつかの潜伏クロックが経過した後には、入
力アドレス信号により選択される各セルのデータ値が出
力することになる。従って、本発明の高速マスクロムは
こんなパイプライン方式を使用することにより前述の従
来のマスクロムに比べより早い高速のアクセス時間を実
現できる。
【００３４】即ち、従来のマスクロムは動作速度が１２
０ｎｓ程度でいちばん早いページモードで５０ｎｓであ
るが、本発明はページモード時２０乃至３０ｎｓの高速
動作を実現できる。さらに、本発明による高速マスクロ
ムは単位ブロック間の遅延時間中にいちばん長い時間を
持つブロックの遅延時間をクロックのサイクル時間に決
定することにより、結果的に出力データの安定的な動作
を誘導できる。
【図面の簡単な説明】
【図１】従来の典型的のマスクロムのブロック構成図で
ある。
【図２】従来のマスクロムについてのタイミング図であ
る。
【図３】本発明による高速同期型マスクロムのブロック
構成図である。
【図４】本発明によるラッチ回路の詳細図である。
【図５】本発明によるクロック発生を説明するためのブ
ロック図である。
【図６】本発明による高速同期型マスクロムのタイミン
グ図である。
【符号の説明】
１０ 行デコーディング手段 ２０ 列レコーディング手段 ２０１，２０２，２０３，２０４，２０５，２０６，２
０７ ラッチブロック ３００ クロック発生ブロック ３１１ Ｘ−アドレスバッファブロック ３１２ 第１プレデコーダ ３１３ Ｘ−デコーダブロック ３１４ Ｙ−アドレスバッファブロック ３１５ 第２プレデコーダブロック ３１６ Ｙ−デコーダブロック ３１７ メモリセルアレー ３１８ センサ増幅ブロック ３１９ 出力バッファ

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレー、ＮＡＮＤ型セルまた
    ＯＲ型セル、上記メモリセルでのワードラインを選択す
    るための第１デコーディング手段、上記メモリセルアレ
    ーでのビットラインを選択するための第２デコーディン
    グ手段、上記メモリセルアレーから読出されたデータを
    増幅するための増幅手段、増幅されたデータを出力する
    ための出力バッファ手段を有する読出専用メモリ装置に
    おいて、外部クロック信号を入力して内部クロック信号
    を発生するクロック発生手段、上記クロック発生手段か
    らの内部クロック信号に同期されて上記メモリセルアレ
    ーと上記第１デコーディング手段を電気的に連結する第
    １スイッチング手段、上記クロック発生手段からの内部
    クロック信号に同期されて上記メモリセルアレーと、上
    記第２デコーディング手段を電気的に連結する第２スイ
    ッチング手段、上記クロック発生手段からの内部クロッ
    ク信号に同期されて上記メモリセルアレーと上記出力バ
    ッファ手段を電気的に連結する第３スイッチング手段、
    を包含することを特徴とする高速同期型マスクロム。
  2. 【請求項２】 請求項１において、上記クロック発生手
    段は、入力される外部クロック信号の歪曲を補正するた
    めのスキュー調整手段を包含していることを特徴とする
    高速同期型マスクロム。
  3. 【請求項３】 請求項１において、上記第１デコーディ
    ング手段は、行（ＲＯＷ）アドレス信号をバッファリン
    グするための第１手段、上記第１手段からの出力をプレ
    デコーディングするための第２手段、上記第２手段から
    の出力をデコーディングするための第３手段、を包含す
    ることを特徴とする高速同期型マスクロム。
  4. 【請求項４】 請求項３において、上記第２デコーディ
    ング手段は、列（ＣＯＬＵＭＮ）アドレス信号をバッフ
    ァリングするための第４手段、上記第４手段からの出力
    をプレデコーディングするための第５手段、上記第５手
    段からの出力をデコーディングするための第６手段を包
    含することを特徴とする高速同期型マスクロム。
  5. 【請求項５】 請求項４において、上記読出専用メモリ
    装置は、上記クロック発生手段からの内部クロック信号
    に同期されて上記第１手段と上記第２手段を電気的に連
    結する第４スイッチング手段、上記クロック発生手段か
    らの内部クロック信号に同期されて上記第２手段と上記
    第３手段を電気的に連結する第５スイッチング手段、上
    記クロック発生手段からの内部クロック信号に同期され
    て上記第４手段と上記第５手段を電気的に連結する第６
    スイッチング手段、上記クロック発生手段からの内部ク
    ロック信号に同期されて上記第５手段と第６手段を電気
    的に連結する第７スイッチング手段を包含することを特
    徴とする高速同期型マスクロム。
  6. 【請求項６】 請求項２において、上記スキュー調整手
    段は、ＰＬＬ（Ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）
    であることを特徴とする高速同期型マスクロム。
  7. 【請求項７】 メモリセルアレー、ＮＡＮＤ形セルまた
    ＯＲ型セル、上記メモリセルでのワードラインを選択す
    るための第１デコーディング手段、上記メモリセルアレ
    ーでのビットラインを選択するための第２デコーディン
    グ手段、上記メモリセルアレーから読出されたデータを
    増幅するための増幅手段、増幅されたデータを出力する
    ための出力バッファ手段を有する読出専用メモリ装置に
    おいて、外部クロック信号を入力して内部クロック信号
    を発生するクロック発生手段、上記クロック発生手段か
    らの内部クロック信号に同期されて上記第１デコーディ
    ング手段とメモリセルアレー間で上記第１デコーディン
    グ手段の出力を貯蔵するための第１貯蔵手段、上記クロ
    ック発生手段からの内部クロック信号に同期されて上記
    第２デコーディング手段とメモリセルアレー間で上記第
    ２デコーディング手段の出力を貯蔵するための第２貯蔵
    手段、上記クロック発生手段からの内部クロック信号に
    同期されて上記メモリセルアレーと出力バッファ手段間
    で上記メモリセルアレーの出力を貯蔵するための第３貯
    蔵手段を包含することを特徴とする高速同期型マスクロ
    ム。
  8. 【請求項８】 請求項７において、上記クロック発生手
    段は、入力される外部クロック信号の歪曲を補正するた
    めのスキュー調整手段を包含することを特徴とする高速
    同期型マスクロム。
  9. 【請求項９】 請求項７において、上記第１デコーディ
    ング手段は、行（ＲＯＷ）アドレス信号をバッファリン
    グするための第１手段、上記第１手段からの出力をプレ
    デコーディングするための第２手段、上記第２手段から
    の出力をデコーディングするための第３手段を包含する
    ことを特徴とする高速同期型マスクロム。
  10. 【請求項１０】 請求項９において、上記第２デコーデ
    ィング手段は、列（ＣＯＬＵＭＮ）アドレス信号をバッ
    ファリングするための第４手段、上記第４手段からの出
    力をプレデコーディングするための第５手段、上記第５
    手段からの出力をデコーディングするための第６手段を
    包含することを特徴とする高速同期型マスクロム。
  11. 【請求項１１】 請求項１０において、上記読出専用メ
    モリ装置は、上記クロック発生手段からの内部クロック
    信号に同期されて上記第１手段と第２手段間で上記第１
    手段の出力を貯蔵するための第４貯蔵手段、上記クロッ
    ク発生手段からの内部クロック信号に同期されて上記第
    ２手段と第３手段間で上記第２手段の出力を貯蔵するた
    めの第５貯蔵手段、上記クロック発生手段からの内部ク
    ロック信号に同期されて上記第４手段と第５手段間で上
    記第４手段の出力を貯蔵するための第６貯蔵手段、上記
    クロック発生手段からの内部クロック信号に同期されて
    上記第５手段と第６手段間で上記第５手段の出力を貯蔵
    するための第７貯蔵手段を包含することを特徴とする高
    速同期型マスクロム。
  12. 【請求項１２】 請求項７において、上記第１，第２及
    び第３貯蔵手段は上記クロック発生手段からの内部クロ
    ック信号の制御を受けるスイッチング手段及び上記スイ
    ッチング手段に連結されて上記スイッチング手段から入
    力されたデータを貯蔵するためのラッチ手段を包含する
    ことを特徴とする高速同期型マスクロム。
  13. 【請求項１３】 請求項１１において、上記第４，第
    ５，第６及び第７貯蔵手段は上記クロック発生手段から
    の内部クロック信号の制御を受けるスイッチング手段及
    び上記スイッチング手段に連結されて上記スイッチング
    手段から入力されたデータを貯蔵するためのラッチ手段
    を包含することを特徴とする高速同期型マスクロム。
  14. 【請求項１４】 請求項７において、上記第１，第２及
    び第３貯蔵手段は、レジスタまたＤフリップフロップで
    なることを特徴とする高速同期型マスクロム。
  15. 【請求項１５】 請求項１１において、上記第４，第
    ５，第６及び第７貯蔵手段は、レジスタまたＤフリップ
    フロップでなることを特徴とする高速同期型マスクロ
    ム。
  16. 【請求項１６】 請求項８において、上記スキュー調整
    手段は、ＰＬＬであることを特徴とする高速同期型マス
    クロム。
  17. 【請求項１７】 メモリセルアレー、ＮＡＮＤ型セルま
    たＯＲ型セル、上記メモリセルでのワードラインを選択
    するための第１デコーディング手段、上記メモリセルア
    レーでのビットラインを選択するための第２デコーディ
    ング手段、上記メモリセルアレーから読出されたデータ
    を増幅するための増幅手段、増幅されたデータを出力す
    るための出力バッファ手段を有する読出専用メモリ装置
    において、外部クロック信号を入力して内部クロック信
    号を発生するクロック発生手段、上記クロック発生手段
    からの内部クロック信号に同期されて上記構成要素各々
    の出力を貯蔵するための複数の貯蔵手段を包含すること
    を特徴とする高速同期型マスクロム。
JP19008696A 1995-06-30 1996-07-01 高速同期型マスクロム Pending JPH09185894A (ja)

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