JPH09185894A - 高速同期型マスクロム - Google Patents

高速同期型マスクロム

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JPH09185894A
JPH09185894A JP19008696A JP19008696A JPH09185894A JP H09185894 A JPH09185894 A JP H09185894A JP 19008696 A JP19008696 A JP 19008696A JP 19008696 A JP19008696 A JP 19008696A JP H09185894 A JPH09185894 A JP H09185894A
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JP
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memory cell
cell array
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clock signal
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JP19008696A
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English (en)
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Jae Hyeoung Kim
チェ ヒョン キム
Byoung Jin Yoon
ビョン チン ユン
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SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
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    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • GPHYSICS
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    • G11C17/00Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
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    • G11C7/1015Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers

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Abstract

(57)【要約】 (修正有) 【課題】 パイプライン方式を利用して高速のアクセス
時間を得ることのできる同期型マスクロム。 【解決手段】 メモリセルアレーNAND型セルまたO
R型セル、上記メモリセルでのワードラインを選択する
ための第1のデコーディング手段、ビットラインを選択
するための第2デコーディング手段、データ読出しのた
めの増幅手段、増幅されたデータを出力するための出力
バッファ手段を持つ読出専用メモリ装置において、外部
クロック信号を入力して内部クロック信号を発生するク
ロック発生手段、上記クロック発生手段からの内部クロ
ック信号に同期されて上記メモリセルアレーと上記第1
デコーディング手段を電気的に連結する第1スイッチン
グ手段とメモリセルアレーと上記第2デコーディング手
段を電気的に連結する第2スイッチング手段およびメモ
リセルアレーと上記出力バッファ手段を電気的に連結す
る第3スイッチング手段を包含する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は読出し専用メモリ
(Read Only Memory 以下、ROMと
いう)に関するもので、その詳細はメモリセルの構造が
簡単で大容量化が容易なメモリ素子の高速同期型マスク
ロムに関するものである。
【0002】
【従来の技術】一般に、マスクロムはその回路騒動方式
により同期型と非同期型に区分することができる。上記
のような一般的な同期型マスクロムの一例としては図1
に図示したようなものがある。同図のように、従来の一
般的なマスクロムはX−アドレスバッファブロック(1
1)、プレデコーダブロック(12)及びX−デコーダ
ブロック(13)からなる行(row)デコーディング
手段(10),Y−アドレスバッファブロック(1
4),プレデコーダブロック(15)及びY−デコーダ
ブロック(16)でなる列(column)デコーディ
ング手段(20),メモリセルアレー(17),センサ
増幅ブロック(18)及び出力バッファ(19)で構成
される。
【0003】図1において、行デコーディング手段(1
0)では入力アドレス信号をデコーディングした信号に
基づき内蔵されたトランジスタをオン/オフ制御するこ
とによりメモリセルアレー(17)のワード線の中から
該当ワード線を選択して、同じように、列デコーディン
グ手段(20)では入力アドレス信号をデコーディング
した信号に基づきメモリセルアレー(17)の列の中か
ら該当列を選択する。
【0004】従って、各々のセルに貯蔵された情報は行
及び列レコーディング手段(10,20)からのアドレ
ス信号とセル駆動信号に基づき読出しが選択され、この
選択された該当セル情報がセンサ増幅ブロック(18)
によりセンシングされることにより該当情報は出力バッ
ファ(19)に提供される。
【0005】図2は上述のようにワード線の選択のため
のアドレス信号と列の選択のためのセル駆動信号により
各セルに貯蔵された情報を読出しする従来のマスクロム
のタイミング図である。図で入力アドレス信号としてT
RCは読出しサイクル時間を示し、メモリセルアレー(1
7)内の各セルから読出されて出力バッファ(19)に
ラッチされる出力データとしてTAAはアドレスアクセス
時間を示す。そして、このようなマスクロムは消費電力
が少ない長所がある。
【0006】
【発明が解決しようとする課題】しかし、上述のような
構成の従来のマスクロムは小さいセル内に高集積のメモ
リチップを構成できるが、速度面でみると、小さいセル
は少ない量の電流をもつことになるから高速化を実現し
がたいとの問題点がある。即ち、アドレスを加えること
によりセルに貯蔵された情報を選択してこれをセンシン
グして、再びこれを出力バッファに送るようになる構造
を持つ従来のマスクロムは、情報選択のための入力から
の情報の出力までに実質的に長い時間が必要になるから
高速化の具現がしがたいとの問題点がある。
【0007】従って、このような従来のマスクロムは高
速を要する応用分野、例えば電子手帳やプリンタ等のO
A(office Automation)機器分野ま
たゲーム器等に適用しがたいとの問題がある。上記従来
技術の問題点を解決するために、本発明はパイプライン
方式を利用して高速のアクセス時間が得られる同期型マ
スクロムを提供することにその目的がある。
【0008】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項1は、メモリセルアレー、NAND型
セルまたOR型セル、上記メモリセルでのワードライン
を選択するための第1デコーディング手段、上記メモリ
セルアレーでのビットラインを選択するための第2デコ
ーディング手段、上記メモリセルアレーから読出された
データを増幅するための増幅手段、増幅されたデータを
出力するための出力バッファ手段を有する読出専用メモ
リ装置において、外部クロック信号を入力して内部クロ
ック信号を発生するクロック発生手段、上記クロック発
生手段からの内部クロック信号に同期されて上記メモリ
セルアレーと上記第1デコーディング手段を電気的に連
結する第1スイッチング手段、上記クロック発生手段か
らの内部クロック信号に同期されて上記メモリセルアレ
ーと、上記第2デコーディング手段を電気的に連結する
第2スイッチング手段、上記クロック発生手段からの内
部クロック信号に同期されて上記メモリセルアレーと上
記出力バッファ手段を電気的に連結する第3スイッチン
グ手段、を包含することを特徴とする。
【0009】又、請求項2は、請求項1において、上記
クロック発生手段は、入力される外部クロック信号の歪
曲を補正するためのスキュー調整手段をもって包含して
いることを特徴とする。
【0010】又、請求項3は、請求項1において、上記
第1デコーディング手段は、行(ROW)アドレス信号
をバッファリングするための第1手段、上記第1手段か
らの出力をプレデコーディングするための第2手段、上
記第2手段からの出力をデコーディングするための第3
手段、を包含することを特徴とする。
【0011】又、請求項4は、請求項3において、上記
第2デコーディング手段は、列(COLUMN)アドレ
ス信号をバッファリングするための第4手段、上記第4
手段からの出力をプレデコーディングするための第5手
段、上記第5手段からの出力をデコーディングするため
の第6手段を包含することを特徴とする。
【0012】又、請求項4において、上記読出専用メモ
リ装置は、上記クロック発生手段からの内部クロック信
号に同期されて上記第1手段と上記第2手段を電気的に
連結する第4スイッチング手段、上記クロック発生手段
からの内部クロック信号に同期されて上記第2手段と上
記第3手段を電気的に連結する第5スイッチング手段、
上記クロック発生手段からの内部クロック信号に同期さ
れて上記第4手段と上記第5手段を電気的に連結する第
6スイッチング手段、上記クロック発生手段からの内部
クロック信号に同期されて上記第5手段と第6手段を電
気的に連結する第7スイッチング手段を包含することを
特徴とする。
【0013】請求項2において、上記スキュー調整手段
は、PLL(Phase−looked loop)で
あることを特徴とする。
【0014】又、メモリセルアレー、NAND形セルま
たOR型セル、上記メモリセルでのワードラインを選択
するための第1デコーディング手段、上記メモリセルア
レーでのビットラインを選択するための第2デコーディ
ング手段、上記メモリセルアレーから読出されたデータ
を増幅するための増幅手段、増幅されたデータを出力す
るための出力バッファ手段を有する読出専用メモリ装置
において、外部クロック信号を入力して内部クロック信
号を発生するクロック発生手段、上記クロック発生手段
からの内部クロック信号に同期されて上記第1デコーデ
ィング手段とメモリセルアレー間で上記第1デコーディ
ング手段の出力を貯蔵するための第1貯蔵手段、上記ク
ロック発生手段からの内部クロック信号に同期されて上
記第2デコーディング手段とメモリセルアレー間で上記
第2デコーディング手段の出力を貯蔵するための第2貯
蔵手段、上記クロック発生手段からの内部クロック信号
に同期されて上記メモリセルアレーと出力バッファ手段
間で上記メモリセルアレーの出力を貯蔵するための第3
貯蔵手段を包含することを特徴とする。
【0015】又、請求項7において、上記クロック発生
手段は、入力される外部クロック信号の歪曲を補正する
ためのスキュー調整手段をもっと包含することを特徴と
する。
【0016】又、請求項7において、上記第1デコーデ
ィング手段は、行(ROW)アドレス信号をバッファリ
ングするための第1手段、上記第1手段からの出力をプ
レデコーディングするための第2手段、上記第2手段か
らの出力をデコーディングするための第3手段を包含す
ることを特徴とする。
【0017】又、請求項9において、上記第2デコーデ
ィング手段は、列(COLUMN)アドレス信号をバッ
ファリングするための第4手段、上記第4手段からの出
力をプレデコーディングするための第5手段、上記第5
手段からの出力をデコーディングするための第6手段を
包含することを特徴とする。
【0018】又、請求項10において、上記読出専用メ
モリ装置は、上記クロック発生手段からの内部クロック
信号に同期されて上記第1手段と第2手段間で上記第1
手段の出力を貯蔵するための第4貯蔵手段、上記クロッ
ク発生手段からの内部クロック信号に同期されて上記第
2手段と第3手段間で上記第2手段の出力を貯蔵するた
めの第5貯蔵手段、上記クロック発生手段からの内部ク
ロック信号に同期されて上記第4手段と第5手段間で上
記第4手段の出力を貯蔵するための第6貯蔵手段、上記
クロック発生手段からの内部クロック信号に同期されて
上記第5手段と第6手段間で上記第5手段の出力を貯蔵
するための第7貯蔵手段を包含することを特徴とする。
【0019】又、請求項7において、上記第1,第2及
び第3貯蔵手段は上記クロック発生手段からの内部クロ
ック信号の制御を受けるスイッチング手段及び上記スイ
ッチング手段に連結されて上記スイッチング手段から入
力されたデータを貯蔵するためのラッチ手段を包含する
ことを特徴とする。
【0020】又、請求項11において、上記第4,第
5,第6及び第7貯蔵手段は上記クロック発生手段から
の内部クロック信号の制御を受けるスイッチング手段及
び上記スイッチング手段に連結されて上記スイッチング
手段から入力されたデータを貯蔵するためのラッチ手段
を包含することを特徴とする。
【0021】又、請求項7において、上記第1,第2及
び第3貯蔵手段は、レジスタまたDフリップフロップで
なることを特徴とする高速同期型マスクロム。
【0022】又、請求項11において、上記第4,第
5,第6及び第7貯蔵手段は、レジスタまたDフリップ
フロップでなることを特徴とする。
【0023】又、請求項8において、上記スキュー調整
手段は、PLLであることを特徴とする。
【0024】又、メモリセルアレー、NAND型セルま
たOR型セル、上記メモリセルでのワードラインを選択
するための第1デコーディング手段、上記メモリセルア
レーでのビットラインを選択するための第2デコーディ
ング手段、上記メモリセルアレーから読出されたデータ
を増幅するための増幅手段、増幅されたデータを出力す
るための出力バッファ手段を有する読出専用メモリ装置
において、外部クロック信号を入力して内部クロック信
号を発生するクロック発生手段、上記クロック発生手段
からの内部クロック信号に同期されて上記構成要素各々
の出力を貯蔵するための複数の貯蔵手段を包含すること
を特徴とする。
【0025】
【発明の実施の形態】以下、添付した図面を参照して本
発明の一実施例を詳細に説明する。図3は本発明による
高速同期型マスクロムについてのブロック構成図で、図
面のように高速同期型マスクロムは、図1のような従来
のマスクロムにクロック信号を発生するクロック(CL
OCK)発生ブロック(300)と複数個のラッチブロ
ック(201,202,203,204,205,20
6,207)を付加して、マスクロムを構成する各ブロ
ックを細部的に分けてからこれら各ブロックについてス
ーパーパイプライン概念の原理を利用するという点にそ
の主な技術的な特徴をもつことで、このように付加され
るクロック発生ブロック(300)と各ラッチブロック
(201,202,203,204,205,206,
207)を除外した残りの構成ブロックは前述の従来の
マスクロムのように実質的に同一な機能を遂行する同一
ブロックである。
【0026】そして、その他構成ブロックの機能につい
てはすでに前述したから本発明に新たに付加される構成
ブロック(クロック発生ブロック,ラッチブロック等)
の動作を中心として説明する。先に、本発明のマスクロ
ムはクロック発生ブロック(300)から発生されたク
ロック信号と各ラッチブロック(201,202,20
3,204,205,206,207)を利用していち
ばん遅い速度を持つブロックの遅延時間をクロックのサ
イクル時間に定めて一定の潜伏(Latency)クロ
ック後にはアドレス信号に対応するセルのデータが高速
に出力されるようにすることにより高速アクセス時間を
実現する。また、本発明のマスクロムはラッチブロック
としてDフリップフロップまたレジスタを採用できる
(図示せず)。
【0027】従って、本発明のマスクロムは各単位ブロ
ックの間に挿入されたDフリップフロップ(またレジス
タ)の各ラッチブロックを利用してクロック発生ブロッ
ク(300)からのクロック信号に同期されて単位ブロ
ックで遂行した値を次のブロックに伝送する。
【0028】より詳細にNAND型またOR型のマスク
ロムのセルアレーのワード線の選択のための行デコーデ
ィング手段ではクロック発生ブロック(300)から提
供される。図6のような、クロック信号に同期されてラ
ッチブロック(201)にラッチ(貯蔵)されアドレス
信号がプレデコーダブロック(312)に、ラッチブロ
ック(202)にラッチされデコーディングされた信号
がXデコーダブロック(313)に、ラッチブロック
(203)にラッチされたメモリセルアレー(317)
内の該当ワード線の選択のためのデコーディング信号が
メモリセルアレー(317)に送られて、これと同様に
セルアレーの列選択のための列デコーディング手段では
クロック発生ブロック(300)から提供されるクロッ
ク信号に同期されてラッチブロック(204)にラッチ
されたアドレス信号がプレデコーダブロック(315)
に、ラッチブロック(205)にラッチされデコーディ
ングされた信号がXデコーダブロック(316)に、ラ
ッチブロック(206)にラッチされたメモリセルアレ
ー(317)内の列選択のためのデコーディング信号が
メモリセルアレー(317)に送られる。この時のアド
レスデータは図6と同じ、またTLCは潜伏クロックを意
味する。
【0029】また、メモリセルアレー(317)の出力
側に具備されたラッチブロック(207)では上記のよ
うに行及び列デコーディング手段に提供されるクロック
信号に対応するクロック信号に同期されてセンサ増幅ブ
ロック(318)からラッチして貯蔵しているクロック
データを次段の出力バッファ(319)に伝送する。こ
のようにクロック信号に同期されて最終的に出力される
出力データは図6と同じ、TCCはクロックサイクル時間
を示す。ここで、上記ラッチは必要により適正の数に調
整されたラッチを包含して使用することができる。
【0030】図4は図3のラッチ回路の詳細図としてス
イッチング部(40)とラッチ手段(41)で構成され
ている。上記スイッチング部(40)はクロック発生部
からのクロック信号でオンされるNMOSトランジスタ
(42)とインバータ(43)を通じてオンされるPM
OSトランジスタ(44)で構成されているし、上記ラ
ッチ手段(41)はフィードバックループ上に形成され
た二つのインバータ(45,46)からなり、上記クロ
ック発生部からクロック信号が入力されれば入力データ
を上記ラッチ手段にラッチさせることになる。
【0031】また、外部のクロック信号を入力して内部
クロックを発生する上記クロック発生部は外部から入力
されるクロック信号の高速化及びエラーを補正するため
にPLL(Phase−locked loop)のよ
うなスキュー(skew)調整部を通じて外部クロック
を入力されることになる。
【0032】
【発明の効果】上記のように、本発明のマスクロムはク
ロック発生ブロック(300)からのクロック信号に同
期される単位ブロックの遅延時間のみが実際的な全体マ
スクロムの動作速度を決定するから、よしんば小さい量
のセル電流を持つことになっても結果的に非常に早いア
クセス時間を得ることができる。
【0033】また、本発明の高速マスクロムのデータ読
出しにおいて、図2のように、はじめの潜伏クロックは
クロックにより同期されるブロック数と同一になるが、
はじめのいくつかの潜伏クロックが経過した後には、入
力アドレス信号により選択される各セルのデータ値が出
力することになる。従って、本発明の高速マスクロムは
こんなパイプライン方式を使用することにより前述の従
来のマスクロムに比べより早い高速のアクセス時間を実
現できる。
【0034】即ち、従来のマスクロムは動作速度が12
0ns程度でいちばん早いページモードで50nsであ
るが、本発明はページモード時20乃至30nsの高速
動作を実現できる。さらに、本発明による高速マスクロ
ムは単位ブロック間の遅延時間中にいちばん長い時間を
持つブロックの遅延時間をクロックのサイクル時間に決
定することにより、結果的に出力データの安定的な動作
を誘導できる。
【図面の簡単な説明】
【図1】従来の典型的のマスクロムのブロック構成図で
ある。
【図2】従来のマスクロムについてのタイミング図であ
る。
【図3】本発明による高速同期型マスクロムのブロック
構成図である。
【図4】本発明によるラッチ回路の詳細図である。
【図5】本発明によるクロック発生を説明するためのブ
ロック図である。
【図6】本発明による高速同期型マスクロムのタイミン
グ図である。
【符号の説明】
10 行デコーディング手段 20 列レコーディング手段 201,202,203,204,205,206,2
07 ラッチブロック 300 クロック発生ブロック 311 X−アドレスバッファブロック 312 第1プレデコーダ 313 X−デコーダブロック 314 Y−アドレスバッファブロック 315 第2プレデコーダブロック 316 Y−デコーダブロック 317 メモリセルアレー 318 センサ増幅ブロック 319 出力バッファ

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 メモリセルアレー、NAND型セルまた
    OR型セル、上記メモリセルでのワードラインを選択す
    るための第1デコーディング手段、上記メモリセルアレ
    ーでのビットラインを選択するための第2デコーディン
    グ手段、上記メモリセルアレーから読出されたデータを
    増幅するための増幅手段、増幅されたデータを出力する
    ための出力バッファ手段を有する読出専用メモリ装置に
    おいて、外部クロック信号を入力して内部クロック信号
    を発生するクロック発生手段、上記クロック発生手段か
    らの内部クロック信号に同期されて上記メモリセルアレ
    ーと上記第1デコーディング手段を電気的に連結する第
    1スイッチング手段、上記クロック発生手段からの内部
    クロック信号に同期されて上記メモリセルアレーと、上
    記第2デコーディング手段を電気的に連結する第2スイ
    ッチング手段、上記クロック発生手段からの内部クロッ
    ク信号に同期されて上記メモリセルアレーと上記出力バ
    ッファ手段を電気的に連結する第3スイッチング手段、
    を包含することを特徴とする高速同期型マスクロム。
  2. 【請求項2】 請求項1において、上記クロック発生手
    段は、入力される外部クロック信号の歪曲を補正するた
    めのスキュー調整手段を包含していることを特徴とする
    高速同期型マスクロム。
  3. 【請求項3】 請求項1において、上記第1デコーディ
    ング手段は、行(ROW)アドレス信号をバッファリン
    グするための第1手段、上記第1手段からの出力をプレ
    デコーディングするための第2手段、上記第2手段から
    の出力をデコーディングするための第3手段、を包含す
    ることを特徴とする高速同期型マスクロム。
  4. 【請求項4】 請求項3において、上記第2デコーディ
    ング手段は、列(COLUMN)アドレス信号をバッフ
    ァリングするための第4手段、上記第4手段からの出力
    をプレデコーディングするための第5手段、上記第5手
    段からの出力をデコーディングするための第6手段を包
    含することを特徴とする高速同期型マスクロム。
  5. 【請求項5】 請求項4において、上記読出専用メモリ
    装置は、上記クロック発生手段からの内部クロック信号
    に同期されて上記第1手段と上記第2手段を電気的に連
    結する第4スイッチング手段、上記クロック発生手段か
    らの内部クロック信号に同期されて上記第2手段と上記
    第3手段を電気的に連結する第5スイッチング手段、上
    記クロック発生手段からの内部クロック信号に同期され
    て上記第4手段と上記第5手段を電気的に連結する第6
    スイッチング手段、上記クロック発生手段からの内部ク
    ロック信号に同期されて上記第5手段と第6手段を電気
    的に連結する第7スイッチング手段を包含することを特
    徴とする高速同期型マスクロム。
  6. 【請求項6】 請求項2において、上記スキュー調整手
    段は、PLL(Phase−locked loop)
    であることを特徴とする高速同期型マスクロム。
  7. 【請求項7】 メモリセルアレー、NAND形セルまた
    OR型セル、上記メモリセルでのワードラインを選択す
    るための第1デコーディング手段、上記メモリセルアレ
    ーでのビットラインを選択するための第2デコーディン
    グ手段、上記メモリセルアレーから読出されたデータを
    増幅するための増幅手段、増幅されたデータを出力する
    ための出力バッファ手段を有する読出専用メモリ装置に
    おいて、外部クロック信号を入力して内部クロック信号
    を発生するクロック発生手段、上記クロック発生手段か
    らの内部クロック信号に同期されて上記第1デコーディ
    ング手段とメモリセルアレー間で上記第1デコーディン
    グ手段の出力を貯蔵するための第1貯蔵手段、上記クロ
    ック発生手段からの内部クロック信号に同期されて上記
    第2デコーディング手段とメモリセルアレー間で上記第
    2デコーディング手段の出力を貯蔵するための第2貯蔵
    手段、上記クロック発生手段からの内部クロック信号に
    同期されて上記メモリセルアレーと出力バッファ手段間
    で上記メモリセルアレーの出力を貯蔵するための第3貯
    蔵手段を包含することを特徴とする高速同期型マスクロ
    ム。
  8. 【請求項8】 請求項7において、上記クロック発生手
    段は、入力される外部クロック信号の歪曲を補正するた
    めのスキュー調整手段を包含することを特徴とする高速
    同期型マスクロム。
  9. 【請求項9】 請求項7において、上記第1デコーディ
    ング手段は、行(ROW)アドレス信号をバッファリン
    グするための第1手段、上記第1手段からの出力をプレ
    デコーディングするための第2手段、上記第2手段から
    の出力をデコーディングするための第3手段を包含する
    ことを特徴とする高速同期型マスクロム。
  10. 【請求項10】 請求項9において、上記第2デコーデ
    ィング手段は、列(COLUMN)アドレス信号をバッ
    ファリングするための第4手段、上記第4手段からの出
    力をプレデコーディングするための第5手段、上記第5
    手段からの出力をデコーディングするための第6手段を
    包含することを特徴とする高速同期型マスクロム。
  11. 【請求項11】 請求項10において、上記読出専用メ
    モリ装置は、上記クロック発生手段からの内部クロック
    信号に同期されて上記第1手段と第2手段間で上記第1
    手段の出力を貯蔵するための第4貯蔵手段、上記クロッ
    ク発生手段からの内部クロック信号に同期されて上記第
    2手段と第3手段間で上記第2手段の出力を貯蔵するた
    めの第5貯蔵手段、上記クロック発生手段からの内部ク
    ロック信号に同期されて上記第4手段と第5手段間で上
    記第4手段の出力を貯蔵するための第6貯蔵手段、上記
    クロック発生手段からの内部クロック信号に同期されて
    上記第5手段と第6手段間で上記第5手段の出力を貯蔵
    するための第7貯蔵手段を包含することを特徴とする高
    速同期型マスクロム。
  12. 【請求項12】 請求項7において、上記第1,第2及
    び第3貯蔵手段は上記クロック発生手段からの内部クロ
    ック信号の制御を受けるスイッチング手段及び上記スイ
    ッチング手段に連結されて上記スイッチング手段から入
    力されたデータを貯蔵するためのラッチ手段を包含する
    ことを特徴とする高速同期型マスクロム。
  13. 【請求項13】 請求項11において、上記第4,第
    5,第6及び第7貯蔵手段は上記クロック発生手段から
    の内部クロック信号の制御を受けるスイッチング手段及
    び上記スイッチング手段に連結されて上記スイッチング
    手段から入力されたデータを貯蔵するためのラッチ手段
    を包含することを特徴とする高速同期型マスクロム。
  14. 【請求項14】 請求項7において、上記第1,第2及
    び第3貯蔵手段は、レジスタまたDフリップフロップで
    なることを特徴とする高速同期型マスクロム。
  15. 【請求項15】 請求項11において、上記第4,第
    5,第6及び第7貯蔵手段は、レジスタまたDフリップ
    フロップでなることを特徴とする高速同期型マスクロ
    ム。
  16. 【請求項16】 請求項8において、上記スキュー調整
    手段は、PLLであることを特徴とする高速同期型マス
    クロム。
  17. 【請求項17】 メモリセルアレー、NAND型セルま
    たOR型セル、上記メモリセルでのワードラインを選択
    するための第1デコーディング手段、上記メモリセルア
    レーでのビットラインを選択するための第2デコーディ
    ング手段、上記メモリセルアレーから読出されたデータ
    を増幅するための増幅手段、増幅されたデータを出力す
    るための出力バッファ手段を有する読出専用メモリ装置
    において、外部クロック信号を入力して内部クロック信
    号を発生するクロック発生手段、上記クロック発生手段
    からの内部クロック信号に同期されて上記構成要素各々
    の出力を貯蔵するための複数の貯蔵手段を包含すること
    を特徴とする高速同期型マスクロム。
JP19008696A 1995-06-30 1996-07-01 高速同期型マスクロム Pending JPH09185894A (ja)

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