DE19626430A1 - Synchroner maskierter Festspeicher hoher Geschwindigkeit mit Pipelineaufbau - Google Patents

Synchroner maskierter Festspeicher hoher Geschwindigkeit mit Pipelineaufbau

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Description

Die vorliegende Erfindung betrifft einen maskierten Festspei­ cher und insbesondere betrifft sie einen synchronen maskier­ ten Festspeicher hoher Geschwindigkeit mit einem einfachen Speicherzellenaufbau.
Im allgemeinen werden maskierte Festspeicher (mask ROMs) in zwei Klassen eingeteilt, nämlich synchrone maskierte Fest­ speicher und asynchrone maskierte Festspeicher.
Fig. 2 ist eine schematische Ansicht, die einen herkömmlichen synchronen maskierten Festspeicher veranschaulicht. Der in Fig. 2 gezeigte synchrone maskierte Festspeicher führt den gleichen Betrieb aus wie eine typische Nur-Lese-Speichervor­ richtung. Somit wird die Speicherzelle in einem Speicherzel­ lenfeld 17 durch einen Zeilendecodierteil 10 und einen Spal­ tendecodierteil 20 ausgewählt. In den Speicherzellen gespei­ cherte Daten, die durch einen Leseverstärker 18 verstärkt werden, werden an eine externe Schaltung über einen Ausgabe­ puffer 19 ausgegeben. Der Zeilendecodierteil 10 besteht aus einem X-Adreßpuffer 11, einem X-Vordecoder 12 und einem X- Decoder 13, und der Spaltendecodierteil 20 besteht aus einem Y-Adreßpuffer 14, einem Y-Vordecoder 15 und einem Y-Decoder 16.
Der Zeilendecodierteil 10 wählt eine Wortleitung in dem Spei­ cherzellenfeld 17 aus mittels entsprechendem Schalten von Transistoren gemäß eingegebener X-Adressen. Auf gleiche Weise wählt der Spaltendecodierteil 20 eine Bitleitung in dem Spei­ cherzellenfeld 17 aus mittels entsprechendem Schalten von Transistoren gemäß eingegebener Y-Adressen. Dementsprechend wird eine Speicherzelle in dem Speicherzellenfeld 17 durch die Zeilen- und Spaltendecodierteile 10 und 20 ausgewählt.
Die ausgewählten Daten werden durch den Leseverstärker 18 verstärkt und in den Ausgabepuffer 19 ausgegeben.
Fig. 3 ist ein Zeitsteuerungsdiagramm, das die Beziehung zwi­ schen den eingegebenen Adressen und den ausgegebenen Signalen zeigt. In Fig. 3 ist TRC die Lesezykluszeit und TAA die Adressenzugriffszeit. Dieser herkömmliche maskierte Festspei­ cher arbeitet typischerweise bei einer Geschwindigkeit von 120 ns und insbesondere im Seitenmodus (pade mode) von 20 bis 30 ns.
Obwohl der herkömmliche maskierte Festspeicher als hochinte­ grierter Speicherchip implementierbar ist, bestehen Probleme darin, daß der maskierte Festspeicher nicht bei hoher Ge­ schwindigkeit betreibbar ist aufgrund eines geringen Strom­ werts wegen der kleinen Größe der Speicherzelle. Somit dauert es eine lange Zeit zum Übertragen von Daten von der Speicher­ zelle zu dem Ausgabepuffer. Dementsprechend ist es schwierig, daß der maskierte Festspeicher für eine Büroautomatisierungs­ vorrichtung wie einen Drucker und ein elektronisches Notiz­ buch oder eine Spielvorrichtung angewendet wird, die einen Hochgeschwindigkeitsbetrieb wünschenswert machen.
Eine Aufgabe der vorliegenden Erfindung besteht darin, einen synchronen maskierten Festspeicher hoher Geschwindigkeit zu schaffen, der in der Lage ist, die Zugriffszeiten unter Ver­ wendung eines Pipelineaufbaus zu verringern und die Zuverläs­ sigkeit der Ausgabedaten zu garantieren.
Erfindungsgemäß wird eine Festspeichervorrichtung geschaffen mit einem Speicherzellenfeld, das Zellen eines NICHT-UND-Typs oder ODER-Typs aufweist, einer ersten Decodiervorrichtung zum Auswählen einer Wortleitung in dem Speicherzellenfeld und ei­ ner zweiten Decodiervorrichtung zum Auswählen einer Bitlei­ tung in dem Speicherzellenfeld, einem Verstärker zum Verstär­ ken von aus dem Speicherzellenfeld ausgelesenen Daten und ei­ ner Ausgabepuffervorrichtung zum Ausgeben der verstärkten Da­ ten, wobei die Festspeichervorrichtung eine Takterzeugungs­ vorrichtung umfaßt, die ein externes Taktsignal empfängt und interne Taktsignale ausgibt, und mit einer Vielzahl von Spei­ chervorrichtungen zum Speichern der Ausgaben aus jedem der Elemente, die mit dem internen Taktsignal von der Takterzeu­ gungsvorrichtung synchronisiert sind.
Im folgenden wird die vorliegende Erfindung anhand bevorzug­ ter Ausführungsformen beispielhaft unter Bezugnahme auf die begleitenden Zeichnungen näher erläutert und beschrieben. In den Zeichnungen zeigen:
Fig. 1 eine schematische Ansicht, die einen erfindungsgemä­ ßen maskierten Festspeicher darstellt;
Fig. 2 eine schematische Ansicht, die einen herkömmlichen synchronen maskierten Festspeicher darstellt;
Fig. 3 ein Zeitablaufdiagramm, das die Beziehung zwischen der eingegebenen Adresse und dem ausgegebenen Signal in Fig. 2 zeigt;
Fig. 4 eine schematische Ansicht, die die Latch-Schaltung mit einer Durchschalteschaltung darstellt;
Fig. 5 eine schematische Ansicht, die den Takterzeuger in der Fig. 1 darstellt; und
Fig. 6 ein Zeitablaufdiagramm, das die Beziehung zwischen der eingegebenen Adresse und dem Ausgabesignal in Fig. 1 zeigt.
Im folgenden wird ein erfindungsgemäßer synchroner maskierter Festspeicher im einzelnen unter Bezugnahme auf die Figuren i und 4 bis 6 beschrieben.
Zunächst zeigt Fig. 1 eine schematische Darstellung, die ei­ nen synchronen maskierten Festspeicher veranschaulicht. Wie in Fig. 1 gezeigt ist, enthält der erfindungsgemäße synchrone maskierte Festspeicher ein Speicherzellenfeld 317, einen Le­ severstärker 318, einen Ausgabepuffer 319, einen X-Adreßpuf­ fer 311, einen X-Vordecodierer 312, einen X-Decodierer (Zei­ lendecodierer) 313, einen Y-Adreßpuffer 314, einen Y-Vor­ decodierer 315 und einen Y-Decodierer (Spaltendecodierer) 316. Die Elemente der Fig. 1 führen zudem den gleichen Be­ trieb wie jene nach Fig. 2 aus.
Weiter weist der erfindungsgemäße maskierte Festspeicher ei­ nen Taktgenerator 300 und Latch-Schaltungen 201 bis 207 zwi­ schen den Elementen auf, um einen Pipelineaufbau zu bilden.
Der Taktgenerator 300 empfängt ein externes Taktsignal und gibt dann ein internes Taktsignal an die Latch-Schaltungen 201 bis 207 aus. Das durch den Taktgenerator 300 erzeugte Taktsignal wird durch die Verzögerungszeit der Latch-Schal­ tung bestimmt, die die längste Betriebszeit aufweist. Dement­ sprechend werden den Adressen entsprechende Zellendaten mit hoher Geschwindigkeit ausgegeben nach dem Vergehen der Takt­ wartezeit, so daß ein Hochgeschwindigkeitszugriff realisier­ bar ist. Die Latch-Schaltungen 201 bis 207 bestehen aus D- Flipflops oder Registern.
Die Ausgabe aus jeder Latch-Schaltung wird auf ein daneben­ liegendes Element übertragen, unter Synchronisierung mit dem Taktsignal von dem Taktgenerator 300. Natürlich kann die An­ zahl der Latch-Schaltungen, die zwischen den Elementen in dem maskierten Festspeicher verwendet werden, je nach Bedarf ver­ ändert werden.
Fig. 4 ist eine schematische Darstellung, die die Latch- Schaltung veranschaulicht, die eine Durchschalteschaltung aufweist, die durch das Taktsignal gesteuert wird. In Fig. 4 umfaßt die Latch-Schaltung eine Durchschalteschaltung 40, und einen Latch-Teil 41. Wenn das Taktsignal von dem Taktgenera­ tor in die Durchschalteschaltung 40 eingegeben wird, wird ein NMOS-Transistor 42 geschlossen und ein PMOS-Transistor 44 wird ebenfalls über einen Inverter 43 geschlossen. Der Latch- Teil 41 umfaßt zwei Inverter 45 und 46, die an der Rückkopp­ lungsschleife vorgesehen sind.
Fig. 5 ist eine schematische Darstellung, die den Taktgenera­ tor in Fig. 1 veranschaulicht. Die Taktsignale, die in die Latch-Schaltungen 201 bis 203 in Fig. 1 eingegeben werden, werden durch den Einstellungsteil für die Schrägstellung und einen internen Taktgenerator erzeugt. Der Einstellungsteil für die Schrägstellung, wie z. B. ein Phasenregelkreis (PLL; phase-locked loop), berichtigt den externen Takt, der eine Verzerrung aufweist, und dann erzeugt der interne Taktgenera­ tor verzerrungsfreie interne Taktsignale, die zu jeder Latch- Schaltung 201 bis 207 weitergeleitet werden.
Fig. 6 ist ein Zeitablaufdiagramm, das die Beziehung zwischen den eingegebenen Adressen und den Ausgabesignalen in Fig. 1 zeigt. Wie in Fig. 6 gezeigt ist, werden die Adressen in den Adreßpuffer eingegeben unter Synchronisierung mit dem Taktsi­ gnal von dem Taktgenerator. Die ersten Ausgabedaten werden ausgegeben, wenn das dritte Taktsignal erzeugt wird. Somit werden den Adressen entsprechende Zellendaten nach dem Verge­ hen einer vorbestimmten Taktwartezeit TLC (TLC beträgt 2TCC) ausgegeben. Mit dem Vergehen der Taktwartezeit TLC werden je­ doch die sequentiell ausgegebenen Daten unter einer hohen Ge­ schwindigkeit ausgegeben. Insbesondere kann im Seitenmodus der erfindungsgemäße synchrone Festspeicher bei einer Ge­ schwindigkeit von 20 bis 30 ns arbeiten.
Wie aus der vorliegenden Beschreibung offensichtlich ist, weist die vorliegende Erfindung einen Effekt darin auf, daß die Geschwindigkeit des maskierten Festspeichers durch Ver­ wirklichung des Pipelineaufbaus unter Verwendung einfacher Latch-Schaltungen verbessert ist, und daß die Sicherheit der Datenausgabe durch Schaffung der Verzögerungszeit der Latch- Schaltung, die die längste Betriebszeit aufweist, als Taktzy­ kluszeit garantiert werden kann.

Claims (17)

1. Eine Festspeichervorrichtung mit einem Speicherzellenfeld (317), Zellen eines NICHT-UND-Typs oder eines ODER-Typs, ei­ ner ersten Decodiervorrichtung zum Auswählen einer Wortlei­ tung in dem Speicherzellenfeld, einer zweiten Decodiervor­ richtung zum Auswählen einer Bitleitung in dem Speicherzel­ lenfeld, einem Verstärker (318) zum Verstärken von aus dem Speicherzellenfeld ausgelesenen Daten und einer Ausgabepuf­ fervorrichtung (319) zum Ausgeben verstärkter Daten, weiter mit:
einer Takterzeugungsvorrichtung (300), die ein externes Takt­ signal empfängt und internen Taktsignale ausgibt;
einer ersten Durchschaltevorrichtung (203) zum Verbinden der ersten Decodiervorrichtung mit dem Speicherzellenfeld (317) unter Synchronisation mit dem internen Taktsignal von der Takterzeugungsvorrichtung;
einer zweiten Durchschaltevorrichtung (206) zum Verbinden der zweiten Decodiervorrichtung mit dem Speicherzellenfeld unter Synchronisierung mit dem internen Taktsignal von der Takter­ zeugungsvorrichtung; und
einer dritten Durchschaltevorrichtung (207) zum Verbinden der Ausgabepuffervorrichtung (319) mit dem Speicherzellenfeld (317) unter Synchronisierung mit dem internen Taktsignal von der Takterzeugungsvorrichtung.
2. Die Festspeichervorrichtung gemäß Anspruch 1, wobei die Takterzeugungsvorrichtung weiter eine Einstellvorrichtung für die Schrägstellung zum Korrigieren einer Wellenverzerrung des externen Taktsignals umfaßt.
3. Die Festspeichervorrichtung gemäß Anspruch 1, wobei die erste Decodiervorrichtung umfaßt:
eine erste Vorrichtung (311) zum Puffern von Zeilenadreßsi­ gnalen;
eine zweite Vorrichtung (312) zum Vordecodieren der Ausgaben aus der ersten Vorrichtung (311); und
eine dritte Vorrichtung (313) zum Decodieren der Ausgaben aus der zweiten Vorrichtung (312).
4. Die Festspeichervorrichtung gemäß Anspruch 3, wobei die zweite Decodiervorrichtung umfaßt:
eine vierte Vorrichtung (314) zum Puffern von Spaltenadreßsi­ gnalen;
eine fünfte Vorrichtung (315) zum Vordecodieren der Ausgaben aus der vierten Vorrichtung; und
eine sechste Vorrichtung (316) zum Decodieren der Ausgaben aus der fünften Vorrichtung.
5. Die Festspeichervorrichtung gemäß Anspruch 4, wobei die Festspeichervorrichtung weiter umfaßt:
eine vierte Durchschaltevorrichtung (201) zum Verbinden der ersten Vorrichtung (311) mit der zweiten Vorrichtung (312) unter Synchronisierung mit dem internen Taktsignal von der Takterzeugungsvorrichtung;
eine fünfte Durchschaltevorrichtung (202) zum Verbinden der zweiten Vorrichtung (312) mit der dritten Vorrichtung (313) unter Synchronisierung mit dem internen Taktsignal von der Takterzeugungsvorrichtung;
eine sechste Durchschaltevorrichtung (204) zum Verbinden der vierten Vorrichtung (314) mit der fünften Vorrichtung (315) unter Synchronisierung mit dem internen Taktsignal von der Takterzeugungsvorrichtung; und
eine siebte Durchschaltevorrichtung (205) zum Verbinden der fünften Vorrichtung (315) mit der sechsten Vorrichtung (316) unter Synchronisierung mit dem internen Taktsignal von der Takterzeugungsvorrichtung.
6. Die Festspeichervorrichtung gemäß Anspruch 2, wobei die Einstellvorrichtung für die Schrägstellung ein Phasenregel­ kreis ist.
7. Eine Festspeichervorrichtung mit einem Speicherzellenfeld (317), das Zellen eines NICHT-UND-Typs oder ODER-Typs auf­ weist, einer ersten Decodiervorrichtung zum Auswählen einer Wortleitung in dem Speicherzellenfeld, einer zweiten Deco­ diervorrichtung zum Auswählen einer Bitleitung in dem Spei­ cherzellenfeld, einem Verstärker (318) zum Verstärken von aus dem Speicherzellenfeld ausgelesenen Daten und einer Ausgabe­ puffervorrichtung (319) zum Ausgeben verstärkter Daten, die weiter umfaßt:
eine Takterzeugungsvorrichtung (300) zum Empfang externer Taktsignale und zur Ausgabe interner Taktsignale;
einer ersten Speichervorrichtung (203) zum Speichern der Aus­ gaben aus der ersten Decodiervorrichtung zwischen der ersten Decodiervorrichtung und dem Speicherzellenfeld unter Synchro­ nisierung mit dem internen Taktsignal von der Takterzeugungs­ vorrichtung;
eine zweite Speichervorrichtung (206) zum Speichern der Aus­ gaben aus der zweiten Decodiervorrichtung zwischen der zwei­ ten Decodiervorrichtung und dem Speicherzellenfeld unter Syn­ chronisierung mit dem internen Taktsignal von der Takterzeu­ gungsvorrichtung; und
eine dritte Speichervorrichtung (207) zum Speichern der Aus­ gaben aus dem Speicherzellenfeld zwischen dem Speicherzellen­ feld und der Ausgabepuffervorrichtung unter Synchronisierung mit dem internen Taktsignal von der Takterzeugungsvorrich­ tung.
8. Die Festspeichervorrichtung gemäß Anspruch 7, wobei die Takterzeugungsvorrichtung (300) weiter eine Einstellvorrich­ tung für die Schrägstellung zur Korrektur einer Wellenverzer­ rung des externen Taktsignals umfaßt.
9. Die Festspeichervorrichtung gemäß Anspruch 7, wobei die erste Decodiervorrichtung umfaßt:
eine erste Vorrichtung (311) zum Puffern von Zeilenadreßsi­ gnalen;
eine zweite Vorrichtung (312) zum Vordecodieren der Ausgaben aus der ersten Vorrichtung; und
eine dritte Vorrichtung (313) zum Decodieren der Ausgaben aus der zweiten Vorrichtung.
10. Die Festspeichervorrichtung gemäß Anspruch 9, wobei die zweite Decodiervorrichtung umfaßt:
eine vierte Vorrichtung (314) zum Puffern von Spaltenadreßsi­ gnalen;
eine fünfte Vorrichtung (315) zum Vordecodieren der Ausgaben aus der vierten Vorrichtung; und
eine sechste Vorrichtung (316) zum Decodieren der Ausgaben aus der fünften Vorrichtung.
11. Die Festspeichervorrichtung gemäß Anspruch 10, wobei die Festspeichervorrichtung weiter umfaßt:
eine vierte Speichervorrichtung (201) zum Speichern der Aus­ gaben aus der ersten Vorrichtung (311) zwischen der ersten Vorrichtung (311) und der zweiten Vorrichtung (312) unter Synchronisierung mit dem internen Taktsignal von der Takter­ zeugungsvorrichtung;
eine fünfte Speichervorrichtung (202) zum Speichern der Ausga­ ben aus der zweiten Vorrichtung (312) zwischen der zweiten Vorrichtung (312) und der dritten Vorrichtung (313) unter Synchronisierung mit dem internen Taktsignal aus der Takter­ zeugungsvorrichtung;
eine sechste Speichervorrichtung (204) zum Speichern der Aus­ gaben aus der vierten Vorrichtung (314) zwischen der vierten Vorrichtung (314) und der fünften Vorrichtung (315) unter Synchronisierung mit dem internen Taktsignal von der Takter­ zeugungsvorrichtung; und
eine siebte Speichervorrichtung (205) zum Speichern der Aus­ gaben aus der fünften Vorrichtung (315) zwischen der fünften Vorrichtung (315) und der sechsten Vorrichtung (316) unter Synchronisierung mit dem internen Taktsignal aus der Takter­ zeugungsvorrichtung.
12. Die Festspeichervorrichtung gemäß Anspruch 7, wobei die erste, zweite und dritte Speichervorrichtung umfaßt:
eine Durchschaltevorrichtung (40), die durch das interne Taktsignal von der Takterzeugungsvorrichtung gesteuert wird; und
eine Latch-Vorrichtung (41), die an die Durchschaltevorrich­ tung gekoppelt ist, wobei die Latch-Vorrichtung die Ausgabe aus dieser speichert.
13. Die Festspeichervorrichtung gemäß Anspruch 11, wobei die vierte, fünfte, sechste und siebte Speichervorrichtung um­ faßt:
eine Durchschaltevorrichtung (40), die durch das interne Taktsignal von der Takterzeugungsvorrichtung gesteuert wird; und
eine Latch-Vorrichtung (41), die an die Durchschaltevorrich­ tung gekoppelt ist, wobei die Latch-Vorrichtung die Ausgaben aus dieser speichert.
14. Die Festspeichervorrichtung gemäß Anspruch 7, wobei die erste, zweite und dritte Speichervorrichtung Register oder D- Flipflops sind.
15. Die Festspeichervorrichtung gemäß Anspruch 11, wobei die vierte, fünfte, sechste und siebte Speichervorrichtung Regi­ ster oder D-Flipflops sind.
16. Die Festspeichervorrichtung gemäß Anspruch 8, wobei die Einstellvorrichtung für die Schrägstellung ein Phasenregel­ kreis ist.
17. Eine Festspeichervorrichtung mit einem Speicherzellenfeld (317), das Zellen eines NICHT-UND-Typs oder eines ODER-Typs aufweist, einer ersten Decodiervorrichtung zum Auswählen ei­ ner Wortleitung in dem Speicherzellenfeld, einer zweiten De­ codiervorrichtung zum Auswählen einer Bitleitung im Speicher­ zellenfeld, einem Verstärker (318) zum Verstärken von aus dem Speicherzellenfeld ausgelesenen Daten und einer Ausgabepuf­ fervorrichtung (319) zum Ausgeben der verstärkten Daten, die weiter umfaßt:
eine Takterzeugungsvorrichtung (300) zum Empfang eines exter­ nen Taktsignals und zur Ausgabe interner Taktsignale; und
eine Vielzahl von Speichervorrichtungen (201-207) zum Spei­ chern der Ausgaben aus jedem der Elemente unter Synchronisie­ rung mit dem internen Taktsignal aus der Takterzeugungsvor­ richtung.
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