DE69127527T2

DE69127527T2 - Speicheranordnung

Info

Publication number: DE69127527T2
Application number: DE69127527T
Authority: DE
Inventors: Yasuharu Hoshino
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1990-10-19
Filing date: 1991-10-17
Publication date: 1998-02-12
Anticipated expiration: 2011-10-18
Also published as: DE69127527D1; EP0481494A2; JPH04157692A; KR920008750A; JP2596208B2; KR0138751B1; EP0481494A3; US5343439A; EP0481494B1

Description

Feld der Erfindung

Die Erfindung betrifft ein Speichergerät und insbesondere ein Speichergerät mit einem Schieberegister zur Eingabe und Ausgabe von seriellen Daten für ein Bildfeld etc.

Hintergrund der Erfindung

Ein erstes konventionelles Speichergerät umfaßt ein Speicherzellfeld zum Speichern von Daten, ein Datenregister aus einer Anzahl von Halteschaltungen, ein Übertragungstor, das zwischen das Speicherzellfeld und das Datenregister geschaltet ist, und einen Selektor, der ein Schieberegister aufweist und mit dem Datenregister verbunden ist.
Wenn bei dem ersten bekannten Speichergerät serielle Eingabedaten dem Selektor zugeführt werden, in dem die seriellen Daten um die Anzahl von Bits verschoben werden, werden Auswahlsignale der entsprechenden Halteschaltung zugeführt, durch die die seriellen Daten gehalten werden. Anschließend werden die seriellen Daten parallel über das Übertragungs tor an das Speicherzellfeld übertragen und in dem Speicherzellfeld gespeichert. Wenn andererseits die seriellen Daten parallel durch das Übertragungstor dem Datenregister übertragen werden, werden die seriellen Daten dort durch die entsprechenden Halteschaltungen gehalten. Dann werden die seriellen Daten dem Schieberegister für den Selektor über tragen, in dem die seriellen Daten zur zuführung an folgende Stufen verschoben werden.
Bei dem ersten konventionellen Speichergerät ergibt sich jedoch der Nachteil, daß die Struktur kompliziert ist, da das Schieberegister für den Selektor und die Halteschaltungen für das Datenregister eine Anzahl von Elementen, die darin verwendet werden, benötigen. Aufgrunddessen sind die Kosten für das Speichergerät hoch.
Ein zweites konventionelles Speichergerät, das den obengenannten Nachteil des ersten konventionellen Speichergerätes überwindet, umfaßt ein Speicherzellfeld, ein Datenregister, das ein Schieberegister mit einer Anzahl von Flip-Flop- Schaltungen ist, und ein Übertragungstor, das zwischen das Speicherzellfeld und das Datenregister geschaltet ist.
Das zweite konventionelle Speichergerät wurde in der japanischen Patentanmeldung Nr. 63-196708 vorgeschlagen. In dem zweiten konventionellen Speichergerät werden, wenn serielle Eingabedaten dem Datenregister bitweise zugeführt werden, die seriellen Daten darin in Übereinstimmung mit dem Taktsignal verschoben. Wenn anschließend das letzte Datenbit der seriellen Daten in dem Datenregister gespeichert ist, werden die seriellen Daten parallel über das Übertragungstor zum Speicherzellfeld übertragen. Wenn andererseits die gespeicherten Daten durch das Übertragungstor parallel dem Datenregister übertragen werden, werden die übertragenen Daten darin zur Ausgabeseite des Registers verschoben, so daß die seriellen Daten zu einer folgenden Stufe übertragen werden.
Bei dem zweiten bekannten Speichergerät ergibt sich jedoch der Nachteil dadurch, daß, falls die Anzahl der Datenbits, die ein serielles Datum bilden, geringer ist als die der gesamten Schiebestufen des Schieberegisters ist, die jeweils eine Flip-Flop-Schaltung sind, ungültige Datenbits gleich der Anzahl des Unterschiedes zwischen den seriellen Datenbits und den Schiebestufen vom Datenregister zu Beginn zugeführt werden, wenn die seriellen Daten ausgelesen werden, wie später im einzelnen erläutert wird.
Ein solches zweites konventionelles Speichergerät ist beispielsweise in US-A-4873671 erläutert.

Zusammenfassung der Erfindung

Dementsprechend ist es eine Aufgabe der Erfindung ein Speichergerät zu schaffen, bei dem ein effektives Datenbit selbst von der Anfangszeit geliefert wird, wenn ein serielles Datum ausgelesen wird.
Erfindungsgemäß wird ein Speichergerät gemäß Anspruch 1 geschaffen. Die abhängigen Ansprüche betreffen weitere vorteilhafte Aspekte der Erfindung.

Kurze Beschreibung der Zeichnungen

Die Erfindung wird im Einzelnen in Verbindung mit den beigefügten Zeichnungen erläutert. Es zeigen:
Fig. 1 ein Blockdiagramm eines ersten bekannten Speichergeräts,
Fig. 2 ein Blockdiagramm eines zweiten bekannten Speichergerätes,
Fig. 3A bis 3C Diagramme zur Erläuterung des Betriebs des zweiten bekannten Speichergerätes,
Fig. 4 ein Blockdiagramm eines Speichergerates eines ersten bevorzugten Ausführungsbeispiels gemäß der Erfindung,
Fig. 5 ein Zeitablaufdiagramm zur Erläuterung des Betriebs des ersten bevorzugten Ausführungsbeispiels,
Fig. 6A bis 6D Diagramme zur Erläuterung des Betriebs des ersten bevorzugten Ausführungsbeispiels,
Fig. 7 ein Blockdiagramm eines Speichergerätes gemäß einem zweiten bevorzugten Ausführungsbeispiels der Erfindung und
Fig. 8A und 8B Zeitablaufdiagramme zur Erläuterung des Betriebs des zweiten bevorzugten Ausführungsbeispiels.
Beschreibung der bevorzugten Ausführungsbeispiele Vor der Erläuterung eines erfindungsgemäßen Speichergerätes werden die vorgenannten bekannten Speichergeräte in Verbindung mit den Figuren 1 bis 3 erläutert.
Das erste bekannte Speichergerät, das in Fig. 1 dargestellt ist, umfaßt ein Speicherzellfeld 10 zum Speichern von Daten, ein Datenregister 12 aus einer Anzahl von Halteschaltungen, ein Übertragungstor 14, das zwischen das Speicherzellfeld 10 und das Datenregister 12 geschaltet ist, einen Selektor 16, der ein Schieberegister ist und mit dem Datenregister 12 verbunden ist, und eine Steuerschaltung 18 zum Steuern des Speicherzellfeldes 10, des Datenregisters 12, des Übertragungstors 14 und des Selektors. Der Selektor 16 wird mit einem seriellen Eingabedatum SDI versorgt und liefert ein serielles Ausgabedatum SDO an eine Folgestufe. Die Steuerschaltung 18 wird mit einem Synchronsignal SYNC, einem Steuersignal WC zum Schreiben eines seriellen Datums in das Speicherzellfeld 10 und einem Steuersignal R10 zum Lesen eines seriellen Datums aus dem Speicherzellfeld 10 versorgt.
Wenn in dem ersten bekannten Speichergerät das Steuersignal WC der Steuerschaltung 18 zugeführt wird, wird das serielle Eingangsdatum SDI, das dem Selektor 16 zugeführt wurde, dort um ein Taktsignal verschoben. Das serielle Datum wird dann an das Datenregister 12 übertragen und in entsprechenden Halteschaltungen, die durch den Selektor 16 ausgewählt werden, gespeichert. Anschließend wird das serielle Datum an das speicherzellfeld 10 über das Übertragungstor 14 parallel zum Speicherzellfeld 10 übertragen und im Speicherzellfeld 10 gespeichert.
Wenn andererseits das Steuersignal RC der Steuerschaltung 18 zugeführt wird, wird das gespeicherte Datum zum Datenregister 12 über das Übertragungstor 14 parallel übertragen. Dann wird das übertragene Datum dem Selektor 16 zugeführt, in dem das Datum verschoben wird, um davon als serielles Datum zur Folgestufe geliefert zu werden.
Gemäß dem ersten bekannten Speichergerät ergibt sich jedoch der Nachteil, daß die Kosten des Speichergerätes hoch sind, wie vorstehend beschrieben ist.
Als nächstes wird das zweite bekannte Speichergerät, das den obengenannten Nachteil des ersten bekannten Speichergerätes überwindet, in Verbindung mit Fig. 2 erläutert. Das zweite bekannte Speichergerät umfaßt ein Speicherzellfeld 10 zum Speichern von Daten, ein Datenregister 20, das ein Schieberegister ist, und ein Übertragungstor 22 einschließlich Transistoren Q&sub5; bis Q&sub8;. Das Datenregister 20 umfaßt Flip-Flops F&sub1; bis F&sub5;&sub1; die in Reihe geschaltet sind, und Transistoren Q&sub1; bis Q&sub4;. Das Datenregister 20 wird mit einem seriellen Eingabedatum SDI unter Steuerung eines Taktsignals CLK versorgt und liefert ein serielles Ausgabedatum SDO an eine Folgestufe. Das Ubertragungstor 22 wird mit einem Steuersignal TG versorgt, um ein serielles Datum zwischen dem Speicherzellfeld 10 und dem Datenregister 20 zu übertragen. Das Steuersignal TG wird über einen Inverter INV an Gates der Transistoren Q&sub1; bis Q&sub4; angelegt und direkt an die Gates der Transistoren Q&sub5; bis Q&sub8;.
Im folgenden wird der Betrieb des zweiten bekannten Speichergerätes in Verbindung mit den Figuren 3A bis 3C erläutert. Zunächst wird das serielle Eingabedatum SDI an das Datenregister 20 in der Reihenfolge eines ersten Bits BF bis zu einem letzten Bit BL geliefert und in Übereinstimmung mit dem Taktsignal CLK, wie in Fig. 3A dargestellt ist, verschoben. Wenn das letzte Bit BL in dem Datenregister 20 gespeichert ist, werden anschließend die seriellen Daten dem Speicherzellfeld 10 parallel durch das Übertragungstor 22 übertragen, wie in Fig. 3B durch den Pfeil W dargestellt ist.
Andererseits wird das gespeicherte Datum an das Datenregister 20 parallel durch das Übertragungstor 22 übertragen, wie in Fig. 3B durch einen Pfeil R dargestellt ist. Anschließend wird das übertragene Datum verschoben, wie in Fig. 3C dargestellt ist, so daß ein serielles Datum in der Reihenfolge des ersten Datenbits BF bis BL vom Ausgang des Datenregisters 20 zu einer folgenden Stufe übertragen wird.
Gemäß dem zweiten bekannten Speichergerät ergibt sich jedoch der Nachteil, daß ein ungültiges Datum von 5 Bits in dem seriellen Ausgabedatum SDO enthalten ist, da das serielle Eingangsdatum SDI aus vier Bits besteht, während das Datenregister 20 neun Bits aufweist, wie in den Figuren 3A bis 3C dargestellt ist.
Als nächstes wird ein Speichergerät eines ersten bevorzugten Ausführungsbeispiels der Erfindung mit Bezug auf Fig. 4 erläutert. Das Speichergerät umfaßt ein Speicherzellfeld 10 zum Speichern von Daten, ein Datenregister 20, das ein Schieberegister ist, ein Übertragungstor 22, das zwischen das Datenzellfeld 10 und das Datenregister 20 geschaltet ist, und eine Steuerschaltung 30 zum Steuern des Speicherzelifeldes 10, des Datenregisters 20 und des Übertragungstors 22.
Die Steuerschaltung 30 umfaßt eine Steuersignal-Erzeugungsschaltung 32, einen Zähler 34, der durch ein zuzuführendes Taktsignal CLK und ein Rückstellsignal RST durch die Steuersignal-Erzeugungsschaltung zu steuern ist, eine Fixzahl- Erzeugungsschaltung 36, die ein der Anzahl von Flip-Flops (nicht dargestellt), die das Datenregister 20 aufbauen, entsprechendes Zahlendatum erzeugt, und einen Komparator 38, der mit Eingängen an dem Zähler 34 und der Fixzahl-Erzeugungsschaltung 36 und mit einem Ausgang mit der Steuersignal-Erzeugungsschaltung 32 verbunden ist. Der Komparator 38 vergleicht zwei Signale, die vom Zähler 34 und der Fixzahlerzeugungsschaltung 36 geliefert werden, und liefert ein Gleichsignal EQ, wenn die Zählerausgabe gleich der Fixzahl wird. Die Steuersignalerzeugungsschaltung 33 wird mit einem Synchronsignal SYNC, einem Schreibsignal WC und einem Lesesignal RC versorgt.
Im folgenden wird der Betrieb des ersten bevorzugten Ausführungsbeispiels in Verbindung mit den Figuren 5 und 6A bis 6D dargestellt. Wenn das Schreibsteuersignal WC, das der Steuersignal-Erzeugungsschaltung 32 zugeführt wird, zum Zeitpunkt t&sub1; auf hoch kommt und gleichzeitig das Rückstellsignal RST auf niedrig kommt, wird zunächst das Taktsignal CLK, das von der Steuersignal-Erzeugungsschaltung 32 zum Zähler 34 geliefert wird, gezählt. Anschließend wird das serielle Eingangsdatum SDI in der Reihenfolge eines ersten Bit BF bis zum letzten Bit BL zum Datenregister 20 geliefert, bis das Schreibsteuersignal WC zum Zeitpunkt t&sub2; auf niedrig kommt, wie in Fig. 6A dargestellt ist, und das serielle Datum wird in dem Datenregister verschoben. Wenn anschließend das erste Bit BF die Endstufe des Datenregisters 20 erreicht, wie in Fig. 6B dargestellt ist, d.h., wenn die Zahl der Taktpulse CLK bis zu 9 gezählt ist, was gleich der Anzahl ist, die in der Fixzahl-Erzeugungsschaltung 36 zum Zeitpunkt t&sub3; bestimmt ist, wird das Gleichheitssignal EQ im Komparator 38 erzeugt und der Steuersignalerzeugungsschaltung 32 zugeführt. Zu diesem Zeitpunkt wird das Verschieben des seriellen Datums angehalten, und das serielle Datum wird an das Speicherzellfeld 10 durch das Übertragungstor 22 parallel übertragen, wie in Fig. 6C dargestellt ist. Anschließend wird der Zähler 34 zum Zeitpunkt t&sub4; durch das Rückstellsignal RST mit hohem Pegel auf 0 zurückgestellt.
Wenn andererseits das Lesesteuersignal RC an die Steuersignalerzeugungsschaltung 32 geliefert wird, wird das gespeicherte Datum von dem Speicherzellfeld 10 an das Datenregister 20 durch das Übertragungstor 22 parallel übertragen, wie in Fig. 6D dargestellt ist. Dann wird das serielle Datum vom Datenregister 20 bitweise in der Reihenfolge des ersten Bits BF bis zum letzten Bit EL zur Folgestufe übertragen.
Obwohl die Zahl der Bits, die ein serielles Datum bilden, geringer ist als die der Flip-Flops (nicht dargestellt), die das Datenregister 20 bilden, wird gemäß dem ersten bevorzugten Ausführungsbeispiel wie oben beschrieben ein effektives Datenbit instantan zur Anfangszeit übertragen, wenn das serielle Datum ausgelesen wird, da das serielle Datum in das Speicherzellfeld 10 in einem Zustand eingeschrieben wird, in dem das erste Bit BF die Endstufe des Datenregisters 20 erreicht.
Im folgenden wird ein Speichergerät gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung mit Bezug auf Fig. 7 erläutert, mit Ausnahme derselben Komponenten wie im ersten bevorzugten Ausführungsbeispiel, das in Fig. 4 dargestellt ist. Ein Speichergerät gemäß dem zweiten bevorzugten Ausführungsbeispiel umfaßt weiterhin ein Redundantspeicherzellfeld 50 zum Speichern eines redundanten Datums, ein Redundanzdatenregister 52, ein Redundanz-Übertragungstor 54, das zwischen das Redundanzspeicherzellfeld 50 und das Redundanzdatenregister geschaltet ist, eine Umschaltschaltung 56, die an ihren Eingängen mit den Ausgängen des Datenregisters 20 und dem Redundanzdatenregister 52 verbunden ist, und einen Selektor 58, dessen Eingang mit dem Ausgang des Zählers 34 und mit dessen Ausgang mit der Umschaitschaltung 56 verbunden ist. Das Redundanzspeicherzellfeld 50 speichert ein Datum entsprechend einer inaktivierten Speicherzelle des Speicherzeilfeldes 10. Das Redundanzdatenregister 52 wird mit einem seriellen Eingangsdatum SDI, das zu speichern ist, über ein Taktsignal DCLK versorgt, wenn ein Signal RCLK auf hoch kommt, und liefert ein redundantes Datum RDT an die Umschaltschaltung 56. Der Selektor 58 vergleicht die Anzahl der Taktpulse CLK, die durch den Zähler 34 gezählt wurden, und eine vorgegebene Zahl, die der deaktivierten Speicherzelle des Speicherzellfeldes 10 entspricht, und liefert Signale RCLK und RSEL, wenn die Anzahl der Taktpulse CLK gleich der Zahl wird, die in dem Selektor 58 bestimmt ist. Die Umschaltschaltung 56 liefert ein serielles Ausgabedatum SDO durch Auswahl eines der Redundanzdaten RDT und eines normalen Datums NDT, das vom Datenregister 20 geliefert wird, in Übereinstimmung mit dem Signal RSEL von dem Selektor 58.
Im Folgenden wird der Betrieb des zweiten bevorzugten Ausführungsbeispiels in Verbindung mit den Figuren 8A und 8B erläutert. Wenn das Schreibsteuersignal WC, das der Steuersignal-Erzeugungsschaltung 32 zugeführt wird, auf hoch kommt (zum Zeitpunkt t&sub1;), wird ein serielles Datum dem Datenregister 20 zugeführt und es zunächst im Speicherzellfeld 10 in derselben Weise wie im ersten bevorzugten Ausführungsbeispiel gespeichert. Wenn in diesem Zustand die Zahl der Taktsignale CLK gleich der Zahl wird, die in Fig. 58 gespeichert ist, wird das Signal RCLK mit hohem Pegel dem Redundanzdatenregister 52 zu einem Zeitpunkt tA zugeführt. Dann wird das Redundanzdatenregister 52 aktiviert, und ein Datum entsprechend der deaktivierten Speicherzelle wird im Redundanzdatenregister 52 gespeichert. Anschließend wird das Redundanzdatum dem Redundanzspeicherzellfeld 50 durch das Redundanzübertragungstor 54 übertragen. Das serielle Datum ausschließlich des Redunanzdatums wird im Speicherzellfeld 10 zu einem Zeitpunkt t&sub2; gespeichert.
Wenn andererseits das Lesesteuersignal RC, das der Steuersignalerzeugungsschaltung 32 zugeführt wird, zu einem Zeitpunkt t&sub3; auf hoch kommt, werden die in den normalen Speicherzellen des Speicherzelifeldes 10 gespeicherten Daten dem Datenregister über das Übertragungstor 22 zugeführt. Gleichzeitig wird ein in dem Redundanzspeicherzellfeld 50 gespeichertes Redundanzdatum zum Redundanzdatenregister 52 durch das Redundanzdatenübertragungstor 54 zugeführt. Anschließend wird das normale Datum NDT der Umschaitschaltung 56 zugeführt, um darüber als serielles Ausgangsdatum SDO übertragen zu werden, wenn das Signal RSEL, das der Umschaltschaltung 56 zugeführt wird (zu den Zeitpunkten t&sub3; bis tB), auf niedrigem Pegel ist. Wenn andererseits die Anzahl der Taktpulse CLK gleich der Anzahl wird, die im Selektor 58 gespeichert ist, wird das der Umschaltschaltung 56 zuzuführende Signal RSEL zum Zeitpunkt tB zu hoch. Dann wird das Redundantdatum RDT von dem Redundanzdatenregister 52 zur Umschaltschaltung 56 übertragen und von dort als serielle Datenausgabe DSDO anstatt des normalen Datums NDT an eine folgende Stufe ausgegeben. Wenn das Signal RSEL erneut auf niedrig kommt, wird das Datum von dem Datenregister 20 über die Umschaltschaltung 56 zur folgenden Stufe ausgegeben. Dann werden alle Bits des seriellen Datums SDO am Ausgang der Umschaltschaltung 56 zu einem Zeitpunkt t&sub4; erhalten.
Wie oben beschrieben wurde, arbeitet gemäß dem zweiten bevorzugten Ausführungsbeispiel das Speichergerät normal, selbst wenn die deaktivierte Speicherzelle in dem Speicherzellfeld 10 vorhanden ist.
Obwohl die Erfindung mit Bezug auf spezielle Ausführungsbeispiele für die vollständige und klare Offenbarung erläutert wurde, sind die beigefügten Ansprüche nicht beschränkend, sondern sollen alle Modifikationen und alternativen Aufbauten umfassen, die dem Durchschnittsfachmann als unter den Umfang der beigefügten Ansprüche fallend erscheinen.

Claims

1. Speichergerät mit:

einem Speicherzellfeld (10) zum Speichern von Daten in Bits,

einem Schieberegister (20) zum Empfangen von seriellen Eingabedatenbits, die in dem Speicherzellfeld (10) zu speichern sind, und zum Abgeben serieller Ausgabedatenbits, die aus dem Speicherzellfeld (10) auszulesen sind,

einem Übertragungstor (22), das zwischen dem Speicherzellfeld (10) und dem Schieberegister (20) angeordnet ist, um zwischen ihnen die Datenbits parallel zu übertragen, und

einer Steuerschaltung (30) zum Steuern des Schieberegisters (20) zum Verschieben der seriellen Eingabedatenbits,

dadurch gekennzeichnet, daß obwohl die Zahl der seriellen Eingabedatenbits, die parallel in dem Speicherzellfeld (10) zu speichern sind, geringer ist als die Anzahl von Stufen des Schieberegisters (20), die Steuerschaltung (30), das Schieberegister (20) steuert, um die seriellen Eingabedatenbits zu verschieben, bis ihr erstes Bit die Endstufe des Schieberegisters (20) erreicht, und dann das Übertragungstor (22) steuert, um die seriellen Eingabedatenbits, die in dem Speicherzellfeld (10) zu speichern sind, parallel zu übertragen.

2. Speichergerät nach Anspruch 1, wobei: die Steuerschaltung einen Zähler (34) zum Zählen von Taktsignalen aufweist und

einen Komparator (38) zum Vergleichen der Gesamtzahl von Stufen des Schieberegisters (20) und eines Zähiwertes des Zählers (38), um ein Gleichheitssignal, das der Steuerschaltung (32) zuzuführen ist, abzugeben, wenn der Zählwert gleich der Gesamtzahl von Stufen wird, wobei der Zähler (34) das Zählen der Taktsignale beginnt, wenn das erste Bit der seriellen Eingabedatenbits in der ersten Stufe des Schieberegisters (20) gespeichert wird.

3. Speichergerät nach Anspruch 1 oder 2, mit weiterhin:

einem Redundanzspeicher (50) zum Speichern eines Datums entsprechend einer inaktivierten Speicherzelle des Speicherzellfeldes (10) und

einer Schaltschaltung (56) zum Auswählen eines der Ausgabesignale des Schieberegisters (20) und des Redundanzspeichers (50).

4. Speichergerät nach Anspruch 3, mit weiterhin:

einem Selektor (58) zum Speichern von Adressdaten, die der inaktivierten Speicherzelle (50) des Speicherzellfeldes (10) entsprechen, zum Vergleichen des Zählwertes des Zählers (34) mit den Adressdaten und zum Zuführen eines Signals an die Schaltschaltung (56), um ein Ausgangssignal aus dem Redundanzspeicher (50) auszuwählen, wenn der Zählwert gleich den Adressdaten wird.