KR920008750A - 메모리 장치 - Google Patents

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KR920008750A
KR920008750A KR1019910018375A KR910018375A KR920008750A KR 920008750 A KR920008750 A KR 920008750A KR 1019910018375 A KR1019910018375 A KR 1019910018375A KR 910018375 A KR910018375 A KR 910018375A KR 920008750 A KR920008750 A KR 920008750A
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cell array
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야스하루 호시노
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

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  • Engineering & Computer Science (AREA)
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  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

내용 없음

Description

메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본발명에 따른 메모리 장치의 제1실시예를 보이는 블록도,
제5도는 제1실시예의 작동을 보이는 타이밍도,
제6A 내지 6D도는 제1실시예의 작동을 설명하는 개략도.

Claims (4)

  1. 비트 데이타를 저장하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 저장될 입력 직렬 데이타를 수납하여 상기메모리 셀 어레이로부터 독출된 출력 직렬 데이타를 공급하는 시프트 레지스터와, 상기 메모리 셀 어레이와 상기 시프트 레지스터 사이에 위치하여 상기 비트 데이타를 양자간에 병렬로 전송하는 전송 게이트와 상기 시프트 레지스터를 제어하여 상기 입력 직렬데이타를 전송시키는 제어 회로를 구비하며, 상기 제어 회로는 상기 시프트 레지스터가 상기 입력 직렬 데이타를 그 최초비트가 상기 시프트 레지스터의 최종스텝에 도달할때까지 시프트 시키도록 제어한 뒤 상기 전송 게이트가 상기 입력 직렬 데이타를 병렬로 전송하여 상기 메모리 셀 어레이에 저장되도록 제어하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 제어 회로가 클록 신호를 계수하는 카운터와, 상기 시프트 레지스터의 스텝의 총수와 상기 카운터의 계수치를 비교하여 상기 계수치가 상기 스텝의 총수와 같을때 상기 제어 회로에 동일신호를 공급하는 비교기를 구비하며 상기 카운터는 상기 입력 직렬 데이타의 최초 비트가 상기 시프트 레지스터의 최초 스텝에 저장되었을때 상기 클록 신호의 계수를 개시하는 것을 특징으로 하는 메모리 장치.
  3. 제1항 또는 제2항중의 어느 한 항에 있어서, 상기 메모리 셀 어레이의 디스에이블된 메모리 셀에 대응하는 데이타를 저장하는 용장 메모리와, 상기 시프트 레지스터와 상기 용장 메모리로부터의 출력 신호중의 하나를 선택하는 스위칭 회로를 더 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서, 상기 메모리 셀 어레이의 상기 디스에이블된 메모리 셀에 대응하는 데이타를 저장하고, 상기 카운터의 상기 계수치를 상기 디스에이블된 데이타와 비교하여, 상기 계수치가 상기 디스에이블된 데이타와 동일할때 상기 스위칭 회로가 상기 용장 메모리로부터의 출력 신호를 선택하도록 하는 신호를 공급하는 셀렉터를 더 구비하는 것을 특징으로 하는 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019910018375A 1990-10-19 1991-10-18 메모리 장치 KR0138751B1 (ko)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940024597A (ko) * 1993-04-10 1994-11-18 김광호 듀얼포트 메모리장치의 시리얼데이타 입력장치.
JPH0713898A (ja) * 1993-06-29 1995-01-17 Mitsubishi Electric Corp 半導体集積回路装置
JPH07182893A (ja) * 1993-12-24 1995-07-21 Mitsubishi Electric Corp 半導体記憶装置
US5559753A (en) * 1995-01-25 1996-09-24 Dell Usa, L.P. Apparatus and method for preventing bus contention during power-up in a computer system with two or more DRAM banks
US6108237A (en) 1997-07-17 2000-08-22 Micron Technology, Inc. Fast-sensing amplifier for flash memory
US5682496A (en) 1995-02-10 1997-10-28 Micron Quantum Devices, Inc. Filtered serial event controlled command port for memory
US5627786A (en) * 1995-02-10 1997-05-06 Micron Quantum Devices, Inc. Parallel processing redundancy scheme for faster access times and lower die area
US5610873A (en) * 1996-03-21 1997-03-11 National Science Council Of R.O.C. Address generator for generating a plurality of addresses to be used in zig-zag scanning of contents of memory array
US6172935B1 (en) * 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
US6993105B1 (en) 2000-05-09 2006-01-31 Cypress Semiconductor Corp. Linearized digital phase-locked loop
US6417698B1 (en) * 2000-05-12 2002-07-09 Cypress Semiconductor Corp. Linearized digital phase-locked loop method
US6711226B1 (en) 2000-05-12 2004-03-23 Cypress Semiconductor Corp. Linearized digital phase-locked loop
US6535023B1 (en) 2000-05-12 2003-03-18 Cypress Semiconductor Corp. Linearized digital phase-locked loop method
US6950484B1 (en) 2000-05-12 2005-09-27 Cypress Semiconductor Corp. Linearized digital phase-locked loop method
KR100598010B1 (ko) * 2004-08-06 2006-07-06 삼성전자주식회사 클럭 분배기, 클럭 분배기를 포함한 시스템, 클럭 분배방법 및 클럭 분배를 이용한 데이터 읽기 및 쓰기 방법
US7826581B1 (en) 2004-10-05 2010-11-02 Cypress Semiconductor Corporation Linearized digital phase-locked loop method for maintaining end of packet time linearity
US8083723B2 (en) * 2007-04-05 2011-12-27 Stealth Therapeutics, Inc. Stabilized elongate implantable vascular access device
US8717831B2 (en) 2012-04-30 2014-05-06 Hewlett-Packard Development Company, L.P. Memory circuit
US20150318054A1 (en) * 2012-12-11 2015-11-05 Hewlett-Packard Development Company, L.P. Data Operation in Shift Register Ring

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4330852A (en) * 1979-11-23 1982-05-18 Texas Instruments Incorporated Semiconductor read/write memory array having serial access
JPH0760594B2 (ja) * 1987-06-25 1995-06-28 富士通株式会社 半導体記憶装置
US5195055A (en) * 1987-11-30 1993-03-16 Mitsubishi Denki Kabushiki Kaisha Serial data input circuit for the shifting-in of variable length data
JPH07107792B2 (ja) * 1988-01-19 1995-11-15 株式会社東芝 マルチポートメモリ
US4873671A (en) * 1988-01-28 1989-10-10 National Semiconductor Corporation Sequential read access of serial memories with a user defined starting address
JPH01224993A (ja) * 1988-03-04 1989-09-07 Nec Corp マルチポートメモリ
JPH0748316B2 (ja) * 1988-05-30 1995-05-24 日本電気株式会社 デュアルポートメモリ回路
US5084839A (en) * 1990-02-05 1992-01-28 Harris Corporation Variable length shift register

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Publication number Publication date
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JP2596208B2 (ja) 1997-04-02
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JPH04157692A (ja) 1992-05-29
DE69127527D1 (de) 1997-10-09
DE69127527T2 (de) 1998-02-12
EP0481494A2 (en) 1992-04-22
KR0138751B1 (ko) 1998-06-15

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