CN110867201A - 存储单元及多端口静态随机存储器 - Google Patents

存储单元及多端口静态随机存储器 Download PDF

Info

Publication number
CN110867201A
CN110867201A CN201810983708.1A CN201810983708A CN110867201A CN 110867201 A CN110867201 A CN 110867201A CN 201810983708 A CN201810983708 A CN 201810983708A CN 110867201 A CN110867201 A CN 110867201A
Authority
CN
China
Prior art keywords
transistor
module
write
pull
pole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810983708.1A
Other languages
English (en)
Other versions
CN110867201B (zh
Inventor
丁健平
王丽娜
钟石强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Loongson Technology Corp Ltd
Original Assignee
Loongson Technology Corp Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Loongson Technology Corp Ltd filed Critical Loongson Technology Corp Ltd
Priority to CN201810983708.1A priority Critical patent/CN110867201B/zh
Publication of CN110867201A publication Critical patent/CN110867201A/zh
Application granted granted Critical
Publication of CN110867201B publication Critical patent/CN110867201B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明实施例提供了一种存储单元及多端口静态随机存储器，涉及半导体技术领域。本发明实施例通过在存储单元设置存储电路和多个写入电路，存储电路包括第一存储模块、第二存储模块和控制模块，控制模块与电源电压端、接地端和第二存储模块连接，每个写入电路均包括写入模块和下拉模块，写入模块分别与字线、位线和第一存储模块的输入端连接，下拉模块分别与字线、接地端和控制模块连接。通过去除多个写入电路中的反相器和反位线BLB，当写入操作发生时，不会因反位线BLB上的信号翻转产生额外的功耗，降低写入操作导致的功耗；当在字线输入的信号有效时，断开第二存储模块的输出端到接地端之间的通路，增加写入操作的可靠性，降低写入难度。

Description

存储单元及多端口静态随机存储器
技术领域
本发明涉及半导体技术领域，特别是涉及一种存储单元及多端口静态随机存储器。
背景技术
SRAM(Static Random Access Memory，静态随机存储器)作为重要的一类IP(Intellectual Property，知识产权)/宏单元，在集成电路设计中占据着重要的地位，随着集成电路系统的不断发展和优化，对SRAM端口的数量需求逐渐提高，多端口SRAM为控制器、处理器等进行随机/乱序指令或数据的存储提供了重要的支持。
如图1所示，现有多端口SRAM中的每个存储单元均包括一个存储电路11和多个写入电路12，多个写入电路12均包括两个N型晶体管(如晶体管M1和晶体管M2)和一个反相器F1，存储电路11包括第一存储模块和第二存储模块，第一存储模块包括P型晶体管M3和N型晶体管M4，第二存储模块包括P型晶体管M5和N型晶体管M6。假设TR节点存储的数据为0，TF节点存储的数据为1，当写入操作发生时，位线BL输入的信号为1，则反位线BLB输入的信号为0，在字线WL输入的信号从无效变为有效时，晶体管M1和晶体管M2打开，将数据1写入TR节点，将数据0写入TF节点；假设TR节点存储的数据为1，TF节点存储的数据为0，当写入操作发生时，位线BL输入的信号为为0，则反位线BLB输入的信号为1，将数据0写入TR节点，将数据1写入TF节点。
但是，当写入操作发生时，如果位线BL输入的信号翻转，连接位线BL上的所有反位线BLB上的信号均发生翻转，由于一次只能有一个写入电路12对一个存储电路11进行数据写入，因此，只有一个反位线BLB上的信号为有效翻转，其余反位线BLB上的信号均为无效翻转，导致写入操作导致的功耗增加。
发明内容
鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种存储单元及多端口静态随机存储器。
为了解决上述问题，本发明实施例公开了一种存储单元，包括：存储电路和多个写入电路；其中，
所述存储电路包括第一存储模块、第二存储模块和控制模块；所述第一存储模块的输入端与所述第二存储模块的输出端连接，所述第一存储模块的输出端与所述第二存储模块的输入端连接；所述控制模块分别与电源电压端、接地端和所述第二存储模块连接，用于控制所述第二存储模块的输出端到所述接地端之间的通路的导通与断开；
每个写入电路均包括写入模块和下拉模块；所述写入模块分别与字线、位线和所述第一存储模块的输入端连接，用于向所述第一存储模块和所述第二存储模块写入存储数据；所述下拉模块分别与所述字线、所述接地端和所述控制模块连接，用于在所述字线输入的信号有效时，通过控制所述控制模块，以断开所述第二存储模块的输出端到所述接地端之间的通路。
可选地，所述写入模块包括第一晶体管，所述第一晶体管的栅极与所述字线连接，所述第一晶体管的第一极与所述位线连接，所述第一晶体管的第二极与所述第一存储模块的输入端连接。
可选地，所述下拉模块包括第二晶体管，所述第二晶体管的栅极与所述字线连接，所述第二晶体管的第一极与所述控制模块连接，所述第二晶体管的第二极与所述接地端连接。
可选地，所述控制模块包括上拉器件和第三晶体管；
所述上拉器件的第一端与所述下拉模块连接，所述上拉器件的第二端与所述电源电压端连接；
所述第三晶体管的栅极与所述上拉器件的第一端连接，所述第三晶体管的第一极与所述第二存储模块连接，所述第三晶体管的第二极与所述接地端连接。
可选地，所述上拉器件为第四晶体管，所述第四晶体管的栅极作为所述上拉器件的第一端，所述第四晶体管的第二极与所述第四晶体管的栅极连接，所述第四晶体管的第一极作为所述上拉器件的第二端。
可选地，所述上拉器件为电阻，所述电阻的一端作为所述上拉器件的第一端，所述电阻的另一端作为所述上拉器件的第二端。
可选地，所述电阻的电阻值大于100KΩ。
可选地，所述第一存储模块包括第五晶体管和第六晶体管；
所述第五晶体管的栅极与所述写入模块连接，所述第五晶体管的第一极与所述电源电压端连接，所述第五晶体管的第二极与所述第二存储模块的输入端连接；
所述第六晶体管的栅极与所述写入模块连接，所述第六晶体管的第一极与所述第五晶体管的第二极连接，所述第六晶体管的第二极与所述接地端连接。
可选地，所述第二存储模块包括第七晶体管和第八晶体管；
所述第七晶体管的栅极与所述第一存储模块的输出端连接，所述第七晶体管的第一极与所述电源电压端连接，所述第七晶体管的第二极与所述第一存储模块的输入端连接；
所述第八晶体管的栅极与所述第一存储模块的输出端连接，所述第八晶体管的第一极与所述第七晶体管的第二极连接，所述第八晶体管的第二极与所述控制模块连接。
本发明实施例还公开了一种多端口静态随机存储器，包括上述的存储单元。
本发明实施例包括以下优点：
通过在存储单元设置存储电路和多个写入电路，存储电路包括第一存储模块、第二存储模块和控制模块，第一存储模块的输入端与第二存储模块的输出端连接，第一存储模块的输出端与第二存储模块的输入端连接，控制模块分别与电源电压端、接地端和第二存储模块连接，用于控制第二存储模块的输出端到接地端之间的通路的导通与断开；每个写入电路均包括写入模块和下拉模块，写入模块分别与字线、位线和第一存储模块的输入端连接，用于向第一存储模块和第二存储模块写入存储数据，下拉模块分别与字线、接地端和控制模块连接，用于在字线输入的信号有效时，通过控制控制模块，以断开第二存储模块的输出端到接地端之间的通路。通过去除多个写入电路中的反相器和反位线BLB，当写入操作发生时，不会因反位线BLB上的信号翻转产生额外的功耗，从而降低了写入操作导致的功耗；且当在字线输入的信号有效时，断开第二存储模块的输出端到接地端之间的通路，避免接地端的下拉作用导致存储数据写入失败，从而增加写入操作的可靠性，降低写入难度。
附图说明
图1示出了现有的存储单元的电路图；
图2示出了本发明实施例的一种存储单元的结构示意图；
图3示出了本发明实施例的一种存储单元的电路图；
图4示出了本发明实施例的另一种存储单元的电路图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例一
参照图2，示出了本发明实施例的一种存储单元的结构示意图。
本发明实施例提供了一种存储单元，包括：存储电路21和多个写入电路22。
其中，存储电路21包括第一存储模块211、第二存储模块212和控制模块213；第一存储模块211的输入端与第二存储模块212的输出端连接，第一存储模块211的输出端与第二存储模块212的输入端连接；控制模块213分别与电源电压端VDD、接地端GND和第二存储模块212连接，用于控制第二存储模块212的输出端到接地端GND之间的通路的导通与断开。
每个写入电路22均包括写入模块221和下拉模块222；写入模块221分别与字线WL、位线BL和第一存储模块211的输入端连接，用于向第一存储模块211和第二存储模块212写入存储数据；下拉模块222分别与字线WL、接地端GND和控制模块213连接，用于在字线WL输入的信号有效时，通过控制控制模块213，以断开第二存储模块212的输出端到接地端GND之间的通路。
其中，一个存储单元包括一个存储电路21和多个写入电路22，且一个存储单元包括的写入电路22数量大于或等于2，图2仅示出了一个存储单元包括2个写入电路22对应的结构示意图，可以理解的是，可以按照图2所示的结构和连接关系扩展写入电路22的数量。
一个存储单元中的每个写入电路22连接的字线WL和位线BL不相同，如图2所示，其中一个写入电路22连接的字线WL为WL_i，连接的位线BL为BL_i，另一个写入电路22连接的字线WL为WL_j，连接的位线BL为BL_j。
下面描述中提到的字线WL和位线BL可以理解为字线WL_i和位线BL_i，或者是字线WL_j和位线BL_j，同一时刻，多个写入电路22中只有一个写入电路22处于工作状态，向存储电路21中的第一存储模块211和第二存储模块212写入存储数据，并控制存储电路21中的控制模块213。
本发明实施例通过去除多个写入电路22中的反相器和反位线BLB，当写入操作发生时，不会因反位线BLB上的信号翻转产生额外的功耗，从而降低了写入操作导致的功耗。
对于现有的存储单元，假设位线BL上的电容为CBL，现有存储单元中的反位线BLB上的电容为Ci，连接至同一根位线BL上的存储单元的个数为m。
当写入操作发生时，如果位线BL上的信号翻转，连接到位线BL上的m个存储单元中的反位线BLB上的信号均发生翻转。如果位线BL上的信号由0变为1时，则电源消耗的电荷量为CBL×Vdd，如果位线BL上的信号由1变为0时，则电源消耗的电荷量为m×Ci×Vdd，计算两种信号翻转的平均值，则可得到每次翻转电源消耗的平均电荷量为0.5×(CBL+m×Ci)×Vdd，其中，电源消耗的有效电荷量为0.5×(CBL+Ci)×Vdd，额外的(m-1)个存储单元中的反位线BLB上的信号均为无效翻转，即无效功耗。
而对于本发明实施例的存储单元，假设位线BL上的电容为CBL，由于去除多个写入电路22中的反相器和反位线BLB，写入操作发生时，如果位线BL上的信号由0变为1时，则电源消耗的电荷量为CBL×Vdd，如果位线BL上的信号由1变为0时，则电源消耗的电荷量为0，计算两种信号翻转的平均值，则可得到每次翻转电源消耗的平均电荷量为0.5×CBL×Vdd。
由此可以看出，本发明实施例的存储单元，相对于现有的存储单元，可明显降低电源消耗的平均电荷量，即降低写入操作导致的功耗，随着连接在同一根位线BL上的存储单元的数量m的增加，降低的功耗越多。其中，Vdd表示电源电压端VDD提供的电压值。
当写入操作发生时，字线WL输入的信号有效，使得下拉模块222开始工作，通过控制控制模块213，以断开第二存储模块212的输出端到接地端GND之间的通路，使得第二存储模块212的输出端为悬空节点，则写入模块221向第二存储模块212的输出端写入存储数据时，可有效避免接地端的下拉作用导致存储数据写入失败，从而增加写入操作的可靠性，降低写入难度。
需要说明的是，当位线BL输入的信号为高电平，即位线BL输入的数据为1时，在字线WL输入的信号有效时，写入模块221导通，向第二存储模块212的输出端写入存储数据1，同时，控制第一存储模块211工作，向第一存储模块211的输出端写入存储数据0；当位线BL输入的信号为低电平，即位线BL输入的数据为0时，在字线WL输入的信号有效时，写入模块221导通，向第二存储模块212的输出端写入存储数据0，同时，控制第一存储模块211工作，向第一存储模块211的输出端写入存储数据1。
参照图3，示出了本发明实施例的一种存储单元的电路图，图4示出了本发明实施例的另一种存储单元的电路图。
在本发明实施例中，写入模块221包括第一晶体管M1，第一晶体管M1的栅极与字线WL连接，第一晶体管M1的第一极与位线BL连接，第一晶体管M1的第二极与第一存储模块211的输入端连接。
下拉模块222包括第二晶体管M2，第二晶体管M2的栅极与字线WL连接，第二晶体管M2的第一极与控制模块213连接，第二晶体管M2的第二极与接地端GND连接。
控制模块213包括上拉器件和第三晶体管M3；上拉器件的第一端与下拉模块222连接，上拉器件的第二端与电源电压端VDD连接；第三晶体管M3的栅极与上拉器件的第一端连接，第三晶体管M3的第一极与第二存储模块212连接，第三晶体管M3的第二极与接地端GND连接。
第一存储模块211包括第五晶体管M5和第六晶体管M6；第五晶体管M5的栅极与写入模块221连接，第五晶体管M5的第一极与电源电压端VDD连接，第五晶体管M5的第二极与第二存储模块212的输入端连接；第六晶体管M6的栅极与写入模块221连接，第六晶体管M6的第一极与第五晶体管M5的第二极连接，第六晶体管M6的第二极与接地端GND连接。
第二存储模块212包括第七晶体管M7和第八晶体管M8；第七晶体管M7的栅极与第一存储模块211的输出端连接，第七晶体管M7的第一极与电源电压端VDD连接，第七晶体管M7的第二极与第一存储模块211的输入端连接；第八晶体管M8的栅极与第一存储模块211的输出端连接，第八晶体管M8的第一极与第七晶体管M7的第二极连接，第八晶体管M8的第二极与控制模块213连接。
具体的，第一晶体管M1的第二极与第一存储模块211中的第五晶体管M5的栅极和第六晶体管M6的栅极，以及TR节点连接，第二晶体管M2的第一极与控制模块213中的第三晶体管M3的栅极连接，第三晶体管M3的第一极与第二存储模块212中的第八晶体管M8的第二极连接，第五晶体管M5的栅极还与TR节点连接，第五晶体管M5的第二极与TF节点连接，第六晶体管M6的栅极还与TR节点连接，第六晶体管M6的第一极还与TF节点连接，第七晶体管M7的栅极与TF节点连接，第七晶体管M7的第二极与TR节点连接，第八晶体管M8的栅极与TF节点连接，第八晶体管M8的第一极与TR节点连接。
其中，第五晶体管M5和第六晶体管M6的栅极作为第一存储模块211的输入端，TF节点为第一存储模块211的输出端，第七晶体管M7和第八晶体管M8的栅极为第二存储模块212的输入端，TR节点为第二存储模块212的输出端。
第五晶体管M5和第六晶体管M6的栅极均与TR节点连接，则表示第一存储模块211的输入端与第二存储模块212的输出端连接，第七晶体管M7和第八晶体管M8的栅极均与TF节点连接，则表示第一存储模块211的输出端与第二存储模块212的输入端连接。
下面具体介绍本发明实施例的写入单元的存储数据的写入过程：
假设TR节点存储的数据为0，TF节点存储的数据为1，位线BL上输入的信号为高电平，即位线BL输入的数据为1，当写入操作发生时，字线WL输入的信号从无效变为有效，使得第二晶体管M2打开，X节点的电位通过第二晶体管M2和上拉器件分压，由于第二晶体管M3的下拉作用较强，而上拉器件的上拉作用较弱，因此，可将X节点的电位拉低至第三晶体管M3的阈值电压以下，使得第三晶体管M3关闭，且由于TF节点存储的数据为1，使得第八晶体管M8打开，第七晶体管M7关闭，则TR节点到电源电压端VDD和到接地端GND的通路均被断开，TR节点成为悬空节点。
同时，当字线WL输入的信号从无效变为有效时，使得第一晶体管M1打开，将位线BL输入的数据1写入TR节点，由于在数据写入时，TR节点为悬空节点，则存储数据1的写入难度降低；此外，当第一晶体管M1打开，位线BL输入的数据1还可通过第一晶体管M1将第六晶体管M6打开，第五晶体管M5关闭，在第六晶体管M6的第二极连接的接地端GND的下拉作用下，向TF节点写入数据0，当TF节点写入数据0后，会将第七晶体管M7打开，第八晶体管M8关闭，进一步向TR节点写入数据1。
当不发生写入操作时，字线WL输入的信号从有效变为无效时，第二晶体管M2关闭，则上拉器件将X节点拉高至接近电源电压端VDD的电压值Vdd，使得第三晶体管M3打开，由于TF节点存储的数据为0，使得第七晶体管M7打开，第八晶体管M8关闭，TR节点通过第七晶体管M7连接至电源电压端VDD，则TR节点继续维持数据1，TR节点存储的数据1使得第六晶体管M6打开，第五晶体管M5关闭，TF节点通过第六晶体管M6连接至接地端，则TF节点继续维持数据0，且此时，由于第八晶体管M8关闭，TR节点到接地端GND之间的通路依旧断开。由此可看出，在不发生写入操作时，第一存储模块211和第二存储模块212内部的互锁状态保持不变。
假设TR节点存储的数据为1，TF节点存储的数据为0，位线BL上输入的信号为低电平，即位线BL输入的数据为0，当写入操作发生时，字线WL输入的信号从无效变为有效，第一晶体管M1打开，TF节点存储的数据0使得第七晶体管M7打开，第八晶体管M8关闭，TR节点的电位由第七晶体管M7和第一晶体管M1共同决定，由于第一晶体管M1的驱动能力明显大于第七晶体管M7，则向TR节点写入数据0；同时，由于第一晶体管M1打开，位线BL输入的数据0还可通过第一晶体管M1将第五晶体管M5打开，第六晶体管M6关闭，在第五晶体管M5的第一极连接的电源电压端VDD的上拉作用下，向TF节点写入数据1，当TF节点写入数据1后，会将第七晶体管M7关闭，从而位线BL输入的数据0进一步向TR节点写入数据0。
当不发生写入操作时，字线WL输入的信号从有效变为无效时，第二晶体管M2关闭，则上拉器件将X节点拉高至接近电源电压端VDD的电压值Vdd，使得第三晶体管M3打开，由于TF节点存储的数据为1，使得第七晶体管M7关闭，第八晶体管M8打开，TR节点通过第八晶体管M8和第三晶体管M3连接至接地端，即TR节点到接地端GND之间的通路导通，则TR节点继续维持数据0，TR节点存储的数据0使得第五晶体管M5打开，第六晶体管M6关闭，TF节点通过第五晶体管M5连接至电源电压端VDD，则TF节点继续维持数据1。由此可看出，在不发生写入操作时，第一存储模块211和第二存储模块212内部的互锁状态保持不变。
其中，第一晶体管M1为N型晶体管，第二晶体管M2为N型晶体管，第三晶体管M3为N型晶体管，第五晶体管M5为P型晶体管，第六晶体管M6为N型晶体管，第七晶体管M7为P型晶体管，第八晶体管M8为N型晶体管，为了区分晶体管除栅极之外的两极，将其中的漏极称为第一极，将源极称为第二极。X节点分别与第二晶体管M2的第一极、第三晶体管M3的栅极和上拉器件连接。
当然，第一晶体管M1和第二晶体管M2还可以为P型晶体管。
当第一晶体管M1和第二晶体管M2为N型晶体管时，字线WL输入的信号从无效变为有效，指的是字线WL输入的信号从低电平变为高电平，字线WL输入的信号从有效变为无效，指的是字线WL输入的信号从高电平变为低电平；当第一晶体管M1和第二晶体管M2为P型晶体管，字线WL输入的信号从无效变为有效，指的是字线WL输入的信号从高电平变为低电平，字线WL输入的信号从有效变为无效，指的是字线WL输入的信号从低电平变为高电平。
在本发明的一种实施例中，如图3所示，上拉器件为第四晶体管M4，第四晶体管M4的栅极作为上拉器件的第一端，第四晶体管M4的第二极与第四晶体管M4的栅极连接，第四晶体管M4的第一极作为上拉器件的第二端。
具体的，第四晶体管M4的栅极和第二极均与第二晶体管M2的第一极连接，第四晶体管M4的第一极与电源电压端VDD连接。其中，第四晶体管M4为P型晶体管。
当写入操作发生时，第二晶体管M2打开，将X节点拉低至低电平，使得第四晶体管M4打开，第四晶体管M4对X节点的电位进行上拉，但是由于第二晶体管M2的下拉作用较强，而第四晶体管M4的上拉作用较弱，因此，将X节点的电位拉低至第三晶体管M3的阈值电压以下，使得第三晶体管M3关闭；当不发生写入操作时，第二晶体管M2关闭，第四晶体管M4将X节点拉高至接近电源电压端VDD的电压值Vdd，使得第三晶体管M3打开，而当X节点的电位逐渐拉高时，第四晶体管M4逐渐关闭。
在本发明的另一种实施例中，如图4所示，上拉器件为电阻R1，电阻R1的一端作为上拉器件的第一端，电阻R1的另一端作为上拉器件的第二端。其中，电阻R1的电阻值大于100KΩ。
具体的，电阻R1的一端与第二晶体管M2的第一极连接，电阻R1的另一端与电源电压端VDD连接。
当写入操作发生时，第二晶体管M2打开，则电阻R1和第二晶体管M2形成一通路，由于电阻R1的电阻值远大于第二晶体管M2的等效电阻值，则将X节点的电位分压至第三晶体管M3的阈值电压以下，使得第三晶体管M3关闭；当不发生写入操作时，第二晶体管M2关闭，则电阻R1和第二晶体管M2无法形成通路，X节点的电位升高，使得第三晶体管M3打开。
本发明实施例在存储电路21中增加晶体管，减小单个写入电路22中晶体管的个数，当写入端口数量增加时，相对于现有的存储单元，本发明实施例的存储单元中的晶体管的个数大大减少，能够减小存储单元的面积，从而促进寄生电容的下降，进一步实现低功耗。
对于现有的存储单元，假设对应的写入端口的数量为n，即一个存储单元共有n个写入电路，且写入电路12中的反相器F1由一个N型晶体管和一个P型晶体管组成，则存储单元中的N型晶体管的个数为2+3×n，存储单元中的P型晶体管的个数为2+n，因此，现有的存储单元中的晶体管的总个数为4+4×n。
而对于本发明实施例中图3所示的存储单元，N型晶体管的个数为3+2×n，P型晶体管的个数为3，因此，图3所示的存储单元中的晶体管的总个数为6+2×n；对于本发明实施例中图4所示的存储单元，N型晶体管的个数为3+2×n，P型晶体管的个数为2，因此，图4所示的存储单元中的晶体管的总个数为5+2×n。
存储单元对应的写入端口的数量n为大于1的正整数，因此，由上述分析可得知，本发明实施例的存储单元相对于现有的存储单元，晶体管的个数减少；而存储单元的面积与晶体管的数量成正比关系，晶体管的数量越少，存储单元的面积越小，因此，本发明实施例还能够减小存储单元的面积。
其中，存储单元对应的写入端口的数量与存储单元中的写入电路22的数量相等。而存储单元的结构可根据图3和图4所示的写入电路22进行数量上的扩展获得，存储单元中每个写入电路22的结构和连接关系都可参照图3和图4。
在本发明实施例中，通过在存储单元设置存储电路和多个写入电路，存储电路包括第一存储模块、第二存储模块和控制模块，第一存储模块的输入端与第二存储模块的输出端连接，第一存储模块的输出端与第二存储模块的输入端连接，控制模块分别与电源电压端、接地端和第二存储模块连接，用于控制第二存储模块的输出端到接地端之间的通路的导通与断开；每个写入电路均包括写入模块和下拉模块，写入模块分别与字线、位线和第一存储模块的输入端连接，用于向第一存储模块和第二存储模块写入存储数据，下拉模块分别与字线、接地端和控制模块连接，用于在字线输入的信号有效时，通过控制控制模块，以断开第二存储模块的输出端到接地端之间的通路。通过去除多个写入电路中的反相器和反位线BLB，当写入操作发生时，不会因反位线BLB上的信号翻转产生额外的功耗，从而降低了写入操作导致的功耗；且当在字线输入的信号有效时，断开第二存储模块的输出端到接地端之间的通路，避免接地端的下拉作用导致存储数据写入失败，从而增加写入操作的可靠性，降低写入难度。
实施例二
本发明实施例还提供了一种多端口静态随机存储器，包括上述的存储单元。
其中，多端口静态随机存储器包括存储单元阵列，存储单元阵列包括呈阵列排布的多个存储单元，当多端口静态随机存储器包括n个写入端口时，则每个存储单元均包括一个存储电路21和n个写入电路22，每个写入端口的引脚与每个存储单元对应的字线WL和位线BL连接，例如，写入端口i的引脚与每个存储单元对应的字线WL_i和位线BL_i连接，写入端口j的引脚与每个存储单元对应的字线WL_j和位线BL_j连接。
关于存储单元的具体描述可以参照实施例一的描述，本发明实施例对此不再赘述。
此外，本发明实施例的多端口静态随机存储器，还可包括地址译码器、写入操作控制电路等。
在本发明实施例中，多端口静态随机存储器包括存储单元，通过在存储单元设置存储电路和多个写入电路，存储电路包括第一存储模块、第二存储模块和控制模块，第一存储模块的输入端与第二存储模块的输出端连接，第一存储模块的输出端与第二存储模块的输入端连接，控制模块分别与电源电压端、接地端和第二存储模块连接，用于控制第二存储模块的输出端到接地端之间的通路的导通与断开；每个写入电路均包括写入模块和下拉模块，写入模块分别与字线、位线和第一存储模块的输入端连接，用于向第一存储模块和第二存储模块写入存储数据，下拉模块分别与字线、接地端和控制模块连接，用于在字线输入的信号有效时，通过控制控制模块，以断开第二存储模块的输出端到接地端之间的通路。通过去除多个写入电路中的反相器和反位线BLB，当写入操作发生时，不会因反位线BLB上的信号翻转产生额外的功耗，从而降低了写入操作导致的功耗；且当在字线输入的信号有效时，断开第二存储模块的输出端到接地端之间的通路，避免接地端的下拉作用导致存储数据写入失败，从而增加写入操作的可靠性，降低写入难度。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种存储单元及多端口静态随机存储器，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种存储单元，其特征在于，包括：存储电路和多个写入电路；其中，
所述存储电路包括第一存储模块、第二存储模块和控制模块；所述第一存储模块的输入端与所述第二存储模块的输出端连接，所述第一存储模块的输出端与所述第二存储模块的输入端连接；所述控制模块分别与电源电压端、接地端和所述第二存储模块连接，用于控制所述第二存储模块的输出端到所述接地端之间的通路的导通与断开；
每个写入电路均包括写入模块和下拉模块；所述写入模块分别与字线、位线和所述第一存储模块的输入端连接，用于向所述第一存储模块和所述第二存储模块写入存储数据；所述下拉模块分别与所述字线、所述接地端和所述控制模块连接，用于在所述字线输入的信号有效时，通过控制所述控制模块，以断开所述第二存储模块的输出端到所述接地端之间的通路。
2.根据权利要求1所述的存储单元，其特征在于，所述写入模块包括第一晶体管，所述第一晶体管的栅极与所述字线连接，所述第一晶体管的第一极与所述位线连接，所述第一晶体管的第二极与所述第一存储模块的输入端连接。
3.根据权利要求1所述的存储单元，其特征在于，所述下拉模块包括第二晶体管，所述第二晶体管的栅极与所述字线连接，所述第二晶体管的第一极与所述控制模块连接，所述第二晶体管的第二极与所述接地端连接。
4.根据权利要求1所述的存储单元，其特征在于，所述控制模块包括上拉器件和第三晶体管；
所述上拉器件的第一端与所述下拉模块连接，所述上拉器件的第二端与所述电源电压端连接；
所述第三晶体管的栅极与所述上拉器件的第一端连接，所述第三晶体管的第一极与所述第二存储模块连接，所述第三晶体管的第二极与所述接地端连接。
5.根据权利要求4所述的存储单元，其特征在于，所述上拉器件为第四晶体管，所述第四晶体管的栅极作为所述上拉器件的第一端，所述第四晶体管的第二极与所述第四晶体管的栅极连接，所述第四晶体管的第一极作为所述上拉器件的第二端。
6.根据权利要求4所述的存储单元，其特征在于，所述上拉器件为电阻，所述电阻的一端作为所述上拉器件的第一端，所述电阻的另一端作为所述上拉器件的第二端。
7.根据权利要求6所述的存储单元，其特征在于，所述电阻的电阻值大于100KΩ。
8.根据权利要求1所述的存储单元，其特征在于，所述第一存储模块包括第五晶体管和第六晶体管；
所述第五晶体管的栅极与所述写入模块连接，所述第五晶体管的第一极与所述电源电压端连接，所述第五晶体管的第二极与所述第二存储模块的输入端连接；
所述第六晶体管的栅极与所述写入模块连接，所述第六晶体管的第一极与所述第五晶体管的第二极连接，所述第六晶体管的第二极与所述接地端连接。
9.根据权利要求1所述的存储单元，其特征在于，所述第二存储模块包括第七晶体管和第八晶体管；
所述第七晶体管的栅极与所述第一存储模块的输出端连接，所述第七晶体管的第一极与所述电源电压端连接，所述第七晶体管的第二极与所述第一存储模块的输入端连接；
所述第八晶体管的栅极与所述第一存储模块的输出端连接，所述第八晶体管的第一极与所述第七晶体管的第二极连接，所述第八晶体管的第二极与所述控制模块连接。
10.一种多端口静态随机存储器，其特征在于，包括如权利要求1-9中任一项所述的存储单元。
CN201810983708.1A 2018-08-27 2018-08-27 存储单元及多端口静态随机存储器 Active CN110867201B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810983708.1A CN110867201B (zh) 2018-08-27 2018-08-27 存储单元及多端口静态随机存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810983708.1A CN110867201B (zh) 2018-08-27 2018-08-27 存储单元及多端口静态随机存储器

Publications (2)

Publication Number Publication Date
CN110867201A true CN110867201A (zh) 2020-03-06
CN110867201B CN110867201B (zh) 2022-03-25

Family

ID=69651624

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810983708.1A Active CN110867201B (zh) 2018-08-27 2018-08-27 存储单元及多端口静态随机存储器

Country Status (1)

Country Link
CN (1) CN110867201B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI757874B (zh) * 2020-09-17 2022-03-11 宏碁股份有限公司 記憶體儲存裝置的待機方法與記憶體儲存系統
CN117476067A (zh) * 2023-11-01 2024-01-30 合芯科技(苏州)有限公司 下拉电路、存储电路、存储器、数据写入方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1117656A (zh) * 1994-03-04 1996-02-28 株式会社东芝 半导体存储器
CN1774768A (zh) * 2002-03-27 2006-05-17 加利福尼亚大学董事会 低功率高性能存储电路及相关方法
WO2006083034A1 (ja) * 2005-02-03 2006-08-10 Nec Corporation 半導体記憶装置及びその駆動方法
CN102592662A (zh) * 2011-01-11 2012-07-18 中国科学院声学研究所 一种存储单元及单端低摆幅位线写入电路
CN102750972A (zh) * 2012-06-29 2012-10-24 浪潮(北京)电子信息产业有限公司 一种数据存储器及其读取控制方法
US9123435B2 (en) * 2004-09-15 2015-09-01 Renesas Electronics Corporation Semiconductor integrated circuit device
CN105702281A (zh) * 2015-12-31 2016-06-22 西安交通大学 一种基于分级位线结构的sram半选干扰消除结构
US9627039B2 (en) * 2012-06-28 2017-04-18 Intel Corporation Apparatus for reducing write minimum supply voltage for memory
CN107492393A (zh) * 2017-07-19 2017-12-19 安徽大学 平均7t1r的非易失性静态随机存储单元

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1117656A (zh) * 1994-03-04 1996-02-28 株式会社东芝 半导体存储器
CN1774768A (zh) * 2002-03-27 2006-05-17 加利福尼亚大学董事会 低功率高性能存储电路及相关方法
US9123435B2 (en) * 2004-09-15 2015-09-01 Renesas Electronics Corporation Semiconductor integrated circuit device
WO2006083034A1 (ja) * 2005-02-03 2006-08-10 Nec Corporation 半導体記憶装置及びその駆動方法
CN102592662A (zh) * 2011-01-11 2012-07-18 中国科学院声学研究所 一种存储单元及单端低摆幅位线写入电路
US9627039B2 (en) * 2012-06-28 2017-04-18 Intel Corporation Apparatus for reducing write minimum supply voltage for memory
CN102750972A (zh) * 2012-06-29 2012-10-24 浪潮(北京)电子信息产业有限公司 一种数据存储器及其读取控制方法
CN105702281A (zh) * 2015-12-31 2016-06-22 西安交通大学 一种基于分级位线结构的sram半选干扰消除结构
CN107492393A (zh) * 2017-07-19 2017-12-19 安徽大学 平均7t1r的非易失性静态随机存储单元

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI757874B (zh) * 2020-09-17 2022-03-11 宏碁股份有限公司 記憶體儲存裝置的待機方法與記憶體儲存系統
CN117476067A (zh) * 2023-11-01 2024-01-30 合芯科技(苏州)有限公司 下拉电路、存储电路、存储器、数据写入方法

Also Published As

Publication number Publication date
CN110867201B (zh) 2022-03-25

Similar Documents

Publication Publication Date Title
US10818326B2 (en) Negative bitline write assist circuit and method for operating the same
US7420835B2 (en) Single-port SRAM with improved read and write margins
EP2586029B1 (en) Memory write operation methods and circuits
US9881666B2 (en) Overvoltage protection for a fine grained negative wordline scheme
CN110867201B (zh) 存储单元及多端口静态随机存储器
KR102502535B1 (ko) 용량성 워드라인 부스팅
US9449661B2 (en) Memory device
TW201234372A (en) Memory cell and array with regulated ground nodes and a access method thereof
US8363454B2 (en) SRAM bit cell
JP3711560B2 (ja) 重イオンの衝突の影響を受けないメモリ・セル
KR20200021053A (ko) 비트 셀에 기록하기 위한 회로 및 방법
TWI699764B (zh) 記憶體寫入裝置及方法
CN105006243A (zh) 检测多端口存储器中的写干扰
US9378806B2 (en) Boosting voltage level
TW201826274A (zh) 六電晶體靜態隨機存取記憶體單元及其操作方法
US8675427B2 (en) Implementing RC and coupling delay correction for SRAM
US8842489B2 (en) Fast-switching word line driver
US11682453B2 (en) Word line pulse width control circuit in static random access memory
TW201411637A (zh) 靜態隨機存取記憶體
TWI730745B (zh) 用於靜態隨機存取記憶體寫入輔助的裝置與方法
TWM645519U (zh) 負位元線寫入驅動電路
CN117409825A (zh) 记忆体装置、感测放大器系统以及记忆体阵列操作方法
CN116072184A (zh) 一种利用极性加固技术的12t抗辐射sram单元、模块、电路
JPH10162579A (ja) ビット線プリチャージ方法、半導体メモリ回路およびプリチャージ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 100095 Building 2, Longxin Industrial Park, Zhongguancun environmental protection technology demonstration park, Haidian District, Beijing

Applicant after: Loongson Zhongke Technology Co.,Ltd.

Address before: 100095 Building 2, Longxin Industrial Park, Zhongguancun environmental protection technology demonstration park, Haidian District, Beijing

Applicant before: LOONGSON TECHNOLOGY Corp.,Ltd.

GR01 Patent grant
GR01 Patent grant