CN105006243A - 检测多端口存储器中的写干扰 - Google Patents

检测多端口存储器中的写干扰 Download PDF

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Abstract

本发明提供了一种电路，包括存储器单元、第一电路和第二电路。存储器单元具有第一控制线和第二控制线。第一控制线承载第一控制信号。第二控制线承载第二控制信号。第一电路与第一控制线、第二控制线和一节点连接。第二电路与该节点连接，并且被配置为接收第一时钟信号和第二时钟信号。基于第一控制信号、第二控制信号、第一时钟信号和第二时钟信号，第一电路和第二电路被配置为生成该节点处的节点信号。节点信号的逻辑值指示存储器单元的写干扰状态。本发明还提供了一种形成电路的方法。

Description

检测多端口存储器中的写干扰
技术领域
本发明总体涉及存储器，更具体地，涉及多端口存储器。
背景技术
多端口存储器单元提供能够在每个端口上实现读或写操作的独立数据信道或者端口以实现相互异步寻址。为了说明，诸如端口P_A的一个端口被写访问，同时诸如端口P_B的另一个端口被假读访问。假读是指存储器单元未被读访问，但是多个信号导致存储器单元处于类似读的状态，并且读取的数据不可靠的情形。通常，从端口P_B的假读增加将被写的存储器单元的存储节点上的负载，从而延长对端口P_A的写入时间。换句话说，对端口P_A的写操作受到从端口P_B的假读操作的写干扰。在多种方法中，基于使用端口P_A和端口P_B的匹配地址的电路，检测写干扰状态。
发明内容
根据本发明的一个方面，提供了一种电路，包括：存储器单元，具有第一控制线和第二控制线，第一控制线承载第一控制信号，第二控制线承载第二控制信号；第一电路，与第一控制线、第二控制线和一节点连接；以及第二电路，连接至该节点，并且被配置为接收第一时钟信号和第二时钟信号，其中，第一控制信号的脉冲宽度与第一时钟信号的脉冲宽度相对应；第二控制信号的脉冲宽度与第二时钟信号的脉冲宽度相对应；基于第一控制信号、第二控制信号、第一时钟信号以及第二时钟信号，第一电路和第二电路被配置为在节点处生成节点信号；和节点信号的逻辑值指示存储器单元的写干扰状态。
优选地，第一电路包括第一N型晶体管和第二N型晶体管；第一N型晶体管的栅极被配置为接收第一控制信号；
第一N型晶体管的漏极与该节点连接；第一N型晶体管的源极与第二N型晶体管的漏极连接；第二N型晶体管的栅极被配置为接收第二控制信号；以及第二N型晶体管的源极被配置为接收电源电压。
优选地，该存储器单元包括：第一读写端口，具有作为第一字线的第一控制线；以及第二读写端口，具有作为第二字线的第二控制线。
优选地，第二电路包括第一P型晶体管和第二P型晶体管；第一P型晶体管的源极被配置为接收电源电压；第一P型晶体管的栅极被配置为接收第一时钟信号；第一P型晶体管的漏极与节点连接；第二P型晶体管的源极被配置为接收电源电压；第二P型晶体管的栅极被配置为接收第二时钟信号；以及第二P型晶体管的漏极与该节点连接。
优选地，该电路包括：反相器，具有与该节点连接的输入端。
优选地，第一控制线和第二控制线都与位于存储器阵列的一行中的存储器单元连接。
根据本发明的另一方面，提供了一种电路，包括：存储器单元；第一N型晶体管；第二N型晶体管；第一P型晶体管；以及第二P型晶体管，其中，第一N型晶体管的栅极被配置为接收第一控制信号；第一N型晶体管的漏极连接至一节点；第一N型晶体管的源极连接至第二N型晶体管的漏极；第二N型晶体管的栅极被配置为接收第二控制信号；第二N型晶体管的源极被配置为接收逻辑低值的电压；第一P型晶体管的栅极被配置为接收第一时钟信号；第一P型晶体管的源极被配置为接收逻辑高值的电压；第一P型晶体管的漏极与节点连接；第二P型晶体管的栅极被配置为接收第二时钟信号；第二P型晶体管的源极被配置为接收逻辑高值的电压；第二P型晶体管的漏极与该节点连接；第一控制信号的脉冲宽度与第一时钟信号的脉冲宽度相对应；第二控制信号的脉冲宽度与第二时钟信号的脉冲宽度相对应；和该节点处的信号的逻辑值指示存储器单元的写干扰状态。
优选地，存储器单元包括：第一读写端口，具有被配置为承载第一控制信号的第一字线；以及第二读写端口，具有被配置为承载第二控制信号的第二字线。
优选地，该电路包括：反相器，具有与该节点连接的输入端。
优选地，该电路包括：第一控制线，与位于存储器阵列的一行中的存储器单元和其他存储器单元连接，并且被配置为承载第一控制信号；以及第二控制线，与位于存储器阵列的一行中的存储器单元和其他存储器单元连接，并且被配置为承载第二控制信号。
根据本发明的又一方面，提供了一种电路，包括：多行存储器单元；多个第一电路；以及第二电路，其中，多个第一电路中的每个第一电路都与多行中的每行相对应，都与一节点连接，并且都被配置为接收第一控制信号和第二控制信号；第二电路与该节点连接，并且被配置为接收第一时钟信号和第二时钟信号；第一时钟信号的脉冲宽度与多行中的第一行的第一控制信号的脉冲宽度相对应；第二时钟信号的脉冲宽度与多行中的第一行的第二控制信号的脉冲宽度相对应；和该节点被配置为具有表示多行存储器单元中的一行的存储器单元的干扰状态的逻辑值。
优选地，多个第一电路中的一个第一电路包括第一N型晶体管和第二N型晶体管；第一N型晶体管的栅极被配置为接收第一控制信号；第一N型晶体管的漏极与该节点连接；第一N型晶体管的源极与第二N型晶体管的漏极连接；第二N型晶体管的栅极被配置为接收第二控制信号；以及第二N型晶体管的源极被配置为接收电源电压。
优选地，该多行中的每行都包括：第一控制线，被配置为承载第一控制信号；以及第二控制线，被配置为承载第二控制信号。
优选地，该多行中的每行都包括：第一控制线，与位于多行中的每行的存储器单元的第一端口相对应；以及第二控制线，与位于多行中的每行的存储器单元的第二端口相对应。
优选地，第二电路包括第一P型晶体管和第二P型晶体管；第一P型晶体管的源极被配置为接收电源电压；第一P型晶体管的栅极被配置为接收第一时钟信号；第一P型晶体管的漏极与该节点连接；第二P型晶体管的源极被配置为接收电源电压；第二P型晶体管的栅极被配置为接收第二时钟信号；以及第二P型晶体管的漏极与该节点连接。
优选地，该电路包括：反相器，具有与该节点连接的输入端。
根据本发明的又一方面，提供了一种方法，包括：第一控制线，承载第一控制信号，第一控制线与位于存储器阵列中的一行的多个存储器单元连接；第二控制线，承载第二控制信号，第二控制线与存储器阵列中的一行的多个存储器单元连接；以及响应于在相同时间周期内激活第一控制信号和第二控制信号，生成具有第一逻辑值的干扰检测信号，第一逻辑值表示多个存储器单元中的存储器单元的写干扰状态。
优选地，该方法包括：基于第一时钟信号，生成第一控制信号的脉冲宽度；以及基于第二时钟信号，生成第二控制信号的脉冲宽度。
优选地，通过逻辑高值激活第一控制线；通过逻辑高值激活第二控制线；以及第一逻辑值是逻辑低值。
优选地，该方法包括：反转干扰检测信号。
附图说明
在附图和以下说明书中阐述了本发明的一个或多个实施例的细节。根据说明书、附图和权利要求，其他特征和优势将变得显而易见。
图1是根据一些实施例的存储器单元的示意图。
图2是根据一些实施例的图1中的一行存储器单元的示意图。
图3是根据一些实施例的用于检测图2中的存储器单元的写干扰状态的电路的示意图。
图4是根据一些实施例的示出图3中的电路的操作的波形图。
各个图中相似的参考符号代表相似的元件。
具体实施方式
以下使用特定语言公开图中所示的实施例或实例。然而，应理解，实施例和实例预期不旨在限制本发明。正如相关领域普通技术人员所容易想到的，所公开的实施例中的任何改变和修改以及对本文档中公开的原理的任何进一步应用都是可以预期的。
一些实施例具有以下特征和/或优点中的一个或组合。在一些实施例中，写干扰检测电路用于基于相应存储器单元的字线来检测写干扰状态。字线是字线驱动器的输出端。与其他方法相比，该写干扰检测电路比在其他方法中使用的写干扰检测电路使用更少的空间。此外，在本发明的各个实施例中用于生成字线的时钟信号的建立时间也小于其他方法中的建立时间。
存储器单元
图1是根据一些实施例的存储器单元100的示意图。在本发明的各个实施例中，由图3中的电路310检测存储器单元100的读写端口的写干扰状态。
存储区STRG包括两个存储节点ND和NDB，以存储用于存储器单元100的数据。节点ND位于反相器INV1的输出端，而节点NDB位于反相器INV2的输出端。反相器INV1和INV2交叉耦合。节点ND与晶体管或传输门(pass gate)PG_A和PG_B相关，而节点NDB与传输门PGB_A和PGB_B相关。通过操作存储器单元100，节点ND和节点NDB的逻辑值互为反向值。
字线WL_A和一对传输门PG_A和PGB_A形成第一读写端口，为了说明，将其称为端口P_A(未标记)。字线WL_B和一对传输门PG_B和PGB_B形成第二读写端口，为了说明，将其称为端口P_B(未标记)。例如，当使用第一端口P_A对存储器单元100写访问时，将被写入存储器单元100的数据被施加至位于相应传输门PG_A和PGB_A的漏极处的位线BL_A和BLB_A。然后，通过逻辑高值激活字线WL_A，以使传输门PG_A和PGB_A导通。结果，位线BL_A上的数据通过传输门PG_A传输至节点ND，而位线BLB_A上的数据通过传输门PGB_A传输至NDB。又例如，当使用第一端口P_A对存储器单元100进行读访问时，位线BL_A和BLB_A被充电至逻辑高值。然后，通过逻辑高值激活字线WL_A，以使传输门PG_A和PGB_A导通。结果，节点ND上的数据传输至位线BL_A，而节点NDB上的数据传输至位线BLB_A。然后，处理位线BL_A和BLB_A上的数据，以显示相应节点ND和NDB上的数据。对端口P_B的操作类似于对端口P_A的操作。
在一些实施例中，每根字线WL_A和WL_B均连接至位于存储器阵列中的一行中的存储器单元100。而且，每根位线BL_A和BLB_A均连接至位于存储器阵列的一列中的存储器单元100。类似地，每根位线BL_B和BLB_B均连接至与位线BL_A和BLB_A连接的存储器单元100位于相同列的存储器单元100。每根字线WL_A和WL_B也被称为控制线，这是因为字线WL_A和WL_B控制相应传输门PG_A、PGB_A、PG_B和PGB_B的操作。每根位线BL_A、BLB_A、BL_B和BLB_B也被称为数据线，这是因为每根位线BL_A、BLB_A、BL_B和BLB_B都承载存储器单元100的数据。
为了说明，示出具有两个端口的存储器单元100。具有多于两个端口的存储器单元100在本发明的预期范围内。
对存储器行中的干扰的说明
图2是根据一些实施例的具有多个图1中的单元100的行200的示意图。行200是存储器阵列(未示出)中的一行。为了说明，示出了两个存储器单元100i和100j。每个存储器单元100i和100j也都位于存储器阵列的列(未示出)中。
字线WL_A与单元100i和100j的端口P_A相关。字线WL_B与单元100i和100j的端口P_B相关。为了说明，分别将单元100i的端口P_A和P_B称为端口P_Ai(未示出)和P_Bi(未示出)，并且分别将单元100j的端口P_A和P_B分别称为端口P_Aj(未示出)和P_Bj(未示出)。
为了进一步说明，参考单元100i，通过逻辑高值激活字线WL_A，以使将被写访问的端口P_Ai的传输门PG_Ai和PGB_Ai导通。另外，参考单元100j，通过逻辑高值激活字线WL_B，以使将被读或写访问的端口P_Bj的传输门PG_Bj和PGB_Bj导通。因为字线WL_B被激活，所以也使单元100i的传输门PG_Bi和PGB_Bi导通，并且单元100i的端口P_Bi处于假读状态。因为端口P_Bi处于假读状态，所以端口P_Bi造成对端口P_Ai的写干扰。
实际上，当端口P_Ai被写访问并且端口P_Bi被假读时，端口P_Ai受到端口P_Bi的假读的写干扰。类似地，在多种情况下，当端口P_Bi被写访问而端口P_Ai被假读时，端口P_Bi受到端口P_Ai的假读的写干扰。参考存储器单元100j，在多种情况下，端口P_Aj或端口P_Bj以类似于端口P_Ai或端口P_Bi的方式分别受到写干扰。
在本发明的各个实施例中，当两个单元100处于同一行中时，诸如当单元100i和100j位于同一行200中时，可能发生写干扰状态。而且，在各个实施例中，提供了检测端口P_Ai、P_Bi、P_Aj或P_Bj的干扰状态的机制。
干扰检测电路
图3是根据一些实施例的电路300的示意图。为了说明，电路300包括用于检测单元100i的端口P_Ai或端口P_Bi的写干扰状态的干扰检测电路310。单元100i用于说明，电路310可应用于行200的其他单元(例如，包括单元100j)。参考图4解释了电路300的所有操作。
字线驱动器或驱动器DRV_A在字线WL_A上提供图4中的信号S.WL_A。在一些实施例中，字线驱动器DRV_A向信号S.WL_A提供逻辑高值，以激活字线WL_A，并且向信号S.WL_A提供逻辑低值，以禁用字线WL_A。在一些实施例中，字线驱动器DRV_A基于时钟信号CKP_A生成信号S.WL_A。例如，字线驱动器DRV_A基于时钟信号CKP_A的上升沿生成信号S.WL_A的上升沿，并且基于时钟信号CKP_A的下降沿生成信号S.WL_A的下降沿。实际上，信号S.WL_A的脉冲宽度与时钟信号CKP_A的脉冲宽度相对应。基于时钟信号CKP_A生成信号S.WL_A的多种方式都在本发明的预期范围内。
与字线WL_B有关的字线驱动器DRV_B具有类似于与字线WL_A有关的字线驱动器DRV_A的结构和功能。例如，以类似于字线驱动器DRV_A生成信号S.WL_A的方式，字线驱动器DRV_B在字线WL_B上生成图4中的信号S.WL_B。又例如，在一些实施例中，字线驱动器DRV_B向图4中的信号S.WL_B提供逻辑高值，以激活字线WL_B，并且向信号S.WL_B提供逻辑低值，以禁用字线WL_B。而且，字线驱动器DRV_B基于时钟信号CKP_B的上升沿生成信号S.WL_B的上升沿，并且基于时钟信号CKP_B的下降沿生成信号S.WL_B的下降沿。实际上，信号S.WL_B的脉冲宽度与时钟信号CKP_B的脉冲宽度相对应。
电路320和330一起操作，以生成节点DD处表示存储器单元100i的写干扰状态的图4中的信号S.DD。在一些实施例中，例如，当由于端口P_Bi的假读，导致对端口P_Ai的写干扰时，信号S.DD为逻辑低。
参考电路320，NMOS晶体管N10_A的栅极连接至驱动器DRV_A的输出端和写入字线WL_A。晶体管N10_A的漏极连接至节点DD。晶体管N10_A的源极连接至NMOS晶体管N10_B的漏极。晶体管N10_B的栅极连接至驱动器DRV_B的输出端和写入字线WL_B。晶体管N10_B的源极接收参考电源电压VSS，其在一些实施例中为地电压。
晶体管N10_A和N10_B一起工作，以指示字线WL_A和WL_B被同时激活。例如，当信号S.WL_A通过逻辑高值被激活时，晶体管N10_A的栅极为逻辑高，从而使晶体管N10_A导通。类似地，当信号S.WL_B通过逻辑高值激活时，晶体管N10_B的栅极为逻辑高，并且使晶体管N10_B导通。在一些实施例中，当字线WL_A和WL_B中的至少一个被禁用时，节点DD为逻辑高。当字线WL_A和WL_B均被激活时，晶体管N10_A和N10_B均导通，并且将晶体管N10_A的漏极处的节点DD拉至晶体管N10_B的源极处的逻辑低值。
参考电路330，PMOS晶体管P10_A的源极接收电源电压VDD。晶体管P10_A的漏极连接至节点DD。在晶体管P10_A的栅极处的时钟信号CKP_A使晶体管P10_A导通或截止。例如，当时钟信号CKP_A是逻辑高时，晶体管P10_A截止。但是当时钟信号CKP_A为逻辑低时，晶体管P10_A导通。
PMOS晶体管P10_B的源极也接收电源电压VDD。晶体管P10_B的漏极也与节点DD连接。PMOS晶体管P10_B的栅极处的时钟信号CKP_B以类似于时钟信号CKP_A使晶体管P10_A导通或截止的方式，而使晶体管P10_B导通或截止。
晶体管P10_A或P10_B工作以给节点DD充电。例如，当晶体管P10_A和P10_B中的至少一个导通时，节点DD被充电或者被拉至随后导通的晶体管的源极处的逻辑高值。当晶体管P10_A和P10_B均截止时，节点DD浮动，并且受到晶体管N10_A和N10_B的电影响。
反相器INV反转节点DD上信号S.DD，以提供节点DDB处的信号S.DDB(未示出)，在一些实施例中，信号S.DDB还用于基于字线WL_A和WL_B的状态来指示写干扰状态。例如，在一些实施例中，信号S.DDB的正脉冲与信号S.DD的负脉冲相对应，并且信号S.DDB的正脉冲的宽度指示写干扰状态的时间周期。
在一些实施例中，存储器阵列(未示出)包括多行存储器单元，诸如，多个图2中的行200。而且，每行存储器单元都包括相应的电路组，其中电路组包括驱动器DRV_A、DRV_B、字线WL_A、WL_B和电路320。如图4中所示，包括驱动器DRV_A、DRV_B、字线WL_A、WL_B和电路320的每组电路都与电路330一起工作以生成节点DD上的信号S.DD，以指示相应的存储器单元行中的存储器单元(诸如，存储器单元100i)的干扰状态。
波形
图4是根据一些实施例的示出图3中的电路300的操作的波形400的图形。在图4中，字线WL_A上的信号S.WL_A的脉冲宽度与信号CKP_A的脉冲宽度相对应。在一些实施例中，信号CKP_A的上升沿导致信号S.WL_A的上升沿，并且信号CKP_A的下降沿导致信号S.WL_A的下降沿。类似地，字线WL_B上的信号S.WL_B的脉冲宽度与信号CKP_B的脉冲宽度相对应。
而且，生成节点DD处的信号S.DD的脉冲宽度，并且其与时间周期T相对应，在时间周期T中，信号S.WL_A和S.WL_B均为逻辑高并且图2中的单元100i的端口P_Ai或端口P_Bi存在干扰状态。换句话说，当字线WL_A和WL_B均被激活时，生成具有负脉冲的信号S.DD。实际上，信号S.DD在时间周期T期间为逻辑低。因此，在时间周期T期间，信号S.DDB为逻辑高，但是为了简化起见，图4中未示出信号S.DDB。
为了说明，端口P_A被写访问以写入单元100i，并且由于对单元100j的端口P_Bj的读或写访问，端口P_Bi被假读。结果，端口P_Ai在时间周期T期间受到端口P_Bi的假读的写干扰。
在时间t410处，信号CKP_A被激活，导致信号S.WL_A的上升沿和图3中的晶体管N10_A导通。
在时间t420处，信号CKP_B被激活，导致信号S.WL_B的上升沿，并且图3中的晶体管N10_B导通。
因为晶体管N10_A和N10_B均导通，所以信号S.DD被拉至逻辑低值。实际上，如箭头450所示，信号S.DD通过信号S.WL_B的上升沿被拉至逻辑低值。
在时间t430处，信号CKP_A通过逻辑低值禁用，导致信号S.WL_A的下降沿，并且晶体管N10_A截止。因为晶体管N10_A截止，所以节点DD与晶体管N10_A断开电连接。因为信号CKP_A为逻辑低，所以晶体管P10_A导通，并且将信号S.DD拉至晶体管P10_A的源极处的逻辑高值VDD。实际上，如箭头460所示，信号S.DD通过信号S.WL_A的下降沿，被拉至逻辑高值。
在时间t440处，信号CKP_B通过逻辑低值禁用，导致信号S.WL_B的下降沿，并且晶体管N10_B截止。然而，因为晶体管N10_A已截止，所以截止的晶体管N10_B对节点DD没有电影响。因为信号CKP_B为逻辑低，所以晶体管P10_B导通，并且将信号S.DD拉至晶体管P10_B的源极处的逻辑高值VDD。因此，晶体管P10_A和P10_B都将信号S.DD拉至为电源电压VDD的逻辑高值。
相对于其他方法而言，本发明的各个实施例是有利的。例如，本发明中具有晶体管N10_A、N10_B、P10_A、P10_B和反相器DDB的电路310用于生成指示写干扰状态何时存在的信号S.DD和S.DDB。为了检测同一写干扰状态，电路310所使用的空间比其他方法中的其他电路使用的空间更少。而且，在一些实施例中，在时钟信号CKP_A的上升沿之前，与时钟信号CKP_A相对应的存储器单元的行地址是有效的。从行地址有效至时钟信号CKP_A的上升沿的时间段称为时钟信号CKP_A的建立时间。在本发明的各个实施例中，时钟信号CKP_A的建立时间小于其他方法中的建立时间。
在一些实施例中，一种电路包括存储器单元、第一电路和第二电路。存储器单元具有第一控制线和第二控制线。第一控制线承载第一控制信号。第二控制线承载第二控制信号。第一电路与第一控制线、第二控制线和一节点连接。第二电路与该节点连接，并且被配置为接收第一时钟信号和第二时钟信号。第一控制信号的脉冲宽度与第一时钟信号的脉冲宽度相对应。第二控制信号的脉冲宽度与第二时钟信号的脉冲宽度相对应。基于第一控制信号、第二控制信号、第一时钟信号和第二时钟信号，第一电路和第二电路被配置为生成该节点处的节点信号。该节点信号的逻辑值指示存储器单元的写干扰状态。
在一些实施例中，一种电路包括存储器单元、第一N型晶体管、第二N型晶体管、第一P型晶体管以及第二P型晶体管。第一N型晶体管的栅极被配置为接收第一控制信号。第一N型晶体管的漏极连接至一节点。第一N型晶体管的源极连接至第二N型晶体管的漏极。第二N型晶体管的栅极被配置为接收第二控制信号。第二N型晶体管的源极被配置为接收为逻辑低值的电压。第一P型晶体管的栅极被配置为接收第一时钟信号。第一P型晶体管的源极被配置为接收为逻辑高值的电压。第一P型晶体管的漏极与该节点连接。第二P型晶体管的栅极被配置为接收第二时钟信号。第二P型晶体管的源极被配置为接收为逻辑高值的电压。第二P型晶体管的漏极与该节点连接。第一控制信号的脉冲宽度与第一时钟信号的脉冲宽度相对应。第二控制信号的脉冲宽度与第二时钟信号的脉冲宽度相对应。该节点处的信号的逻辑值指示存储器单元的写干扰状态。
在一些实施例中，一种电路包括多行存储器单元、多个第一电路以及一第二电路。多个第一电路中的每个第一电路均与多行中的每行相对应，均与一节点连接，并且均被配置为接收第一控制信号和第二控制信号。第二电路与该节点连接，并且被配置为接收第一时钟信号和第二时钟信号。第一时钟信号的脉冲宽度与多行中的一行的第一控制信号的脉冲宽度相对应。第二时钟信号的脉冲宽度与多行中的该行的第二控制信号的脉冲宽度相对应。该节点被配置为具有表示多行中的该行的一存储器单元的干扰状态的逻辑值。
在一些实施例的方法中，第一控制线承载第一控制信号。第一控制线与存储器阵列的一行中的存储器单元连接。第二控制线承载第二控制信号。第二控制线与这些存储器单元连接。响应于第一控制信号和第二控制信号在相同时间周期内被激活，生成具有第一逻辑值的干扰检测信号，该信号表示这些存储器单元中的一存储器单元的写干扰状态。
已经描述了多个实施例。然而，将理解，在不脱离本发明的精神和范围的情况下，可以作出多种修改。例如，被示出为特定掺杂类型的多个晶体管(例如，N型或P型金属氧化物半导体(NMOS或PMOS))用于说明的目的。本发明的实施例不限于特定类型。选择用于特定晶体管的不同掺杂类型是在多个实施例的范围内。在以上说明书中使用的多种信号的逻辑低值或逻辑高值也用于说明。多个实施例不限于当激活和/或禁用信号时的特定逻辑值。选择不同逻辑值在多个实施例的范围内。在多个实施例中，晶体管用作开关。代替晶体管使用的开关电路在多个实施例的范围内。在多个实施例中，可以将晶体管的源极配置为漏极，也可以将漏极配置为源极。
以上说明包括示例性步骤，但是不必须按照所示的顺序实施这些步骤。根据所公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除步骤。

Claims (10)

1.一种电路，包括：
存储器单元，具有第一控制线和第二控制线，所述第一控制线承载第一控制信号，所述第二控制线承载第二控制信号；
第一电路，与所述第一控制线、所述第二控制线和一节点连接；以及
第二电路，连接至所述节点，并且被配置为接收第一时钟信号和第二时钟信号，
其中，
所述第一控制信号的脉冲宽度与所述第一时钟信号的脉冲宽度相对应；
所述第二控制信号的脉冲宽度与所述第二时钟信号的脉冲宽度相对应；
基于所述第一控制信号、所述第二控制信号、所述第一时钟信号以及所述第二时钟信号，所述第一电路和所述第二电路被配置为在所述节点处生成节点信号；和
所述节点信号的逻辑值指示所述存储器单元的写干扰状态。
2.根据权利要求1所述的电路，其中，
所述第一电路包括第一N型晶体管和第二N型晶体管；
所述第一N型晶体管的栅极被配置为接收所述第一控制信号；
所述第一N型晶体管的漏极与所述节点连接；
所述第一N型晶体管的源极与所述第二N型晶体管的漏极连接；
所述第二N型晶体管的栅极被配置为接收所述第二控制信号；以及
所述第二N型晶体管的源极被配置为接收电源电压。
3.根据权利要求1所述的电路，其中，所述存储器单元包括：
第一读写端口，具有作为第一字线的所述第一控制线；以及
第二读写端口，具有作为第二字线的所述第二控制线。
4.根据权利要求1所述的电路，其中，
所述第二电路包括第一P型晶体管和第二P型晶体管；
所述第一P型晶体管的源极被配置为接收电源电压；
所述第一P型晶体管的栅极被配置为接收所述第一时钟信号；
所述第一P型晶体管的漏极与所述节点连接；
所述第二P型晶体管的源极被配置为接收所述电源电压；
所述第二P型晶体管的栅极被配置为接收所述第二时钟信号；以及
所述第二P型晶体管的漏极与所述节点连接。
5.根据权利要求1所述的电路，包括：反相器，具有与所述节点连接的输入端。
6.根据权利要求1所述的电路，其中，
所述第一控制线和所述第二控制线都与位于存储器阵列的一行中的存储器单元连接。
7.一种电路，包括：
存储器单元；
第一N型晶体管；
第二N型晶体管；
第一P型晶体管；以及
第二P型晶体管，
其中，
所述第一N型晶体管的栅极被配置为接收第一控制信号；
所述第一N型晶体管的漏极连接至一节点；
所述第一N型晶体管的源极连接至所述第二N型晶体管的漏极；
所述第二N型晶体管的栅极被配置为接收第二控制信号；
所述第二N型晶体管的源极被配置为接收逻辑低值的电压；
所述第一P型晶体管的栅极被配置为接收第一时钟信号；
所述第一P型晶体管的源极被配置为接收逻辑高值的电压；
所述第一P型晶体管的漏极与所述节点连接；
所述第二P型晶体管的栅极被配置为接收第二时钟信号；
所述第二P型晶体管的源极被配置为接收所述逻辑高值的电压；
所述第二P型晶体管的漏极与所述节点连接；
所述第一控制信号的脉冲宽度与所述第一时钟信号的脉冲宽度相对应；
所述第二控制信号的脉冲宽度与所述第二时钟信号的脉冲宽度相对应；和
所述节点处的信号的逻辑值指示所述存储器单元的写干扰状态。
8.一种电路，包括：
多行存储器单元；
多个第一电路；以及
第二电路，
其中，
所述多个第一电路中的每个第一电路都与所述多行中的每行相对应，都与一节点连接，并且都被配置为接收第一控制信号和第二控制信号；
所述第二电路与所述节点连接，并且被配置为接收第一时钟信号和第二时钟信号；
所述第一时钟信号的脉冲宽度与所述多行中的第一行的所述第一控制信号的脉冲宽度相对应；
所述第二时钟信号的脉冲宽度与所述多行中的第一行的所述第二控制信号的脉冲宽度相对应；和
所述节点被配置为具有表示所述多行存储器单元中的一行的存储器单元的干扰状态的逻辑值。
9.根据权利要求8所述的电路，其中，
所述多个第一电路中的一个第一电路包括第一N型晶体管和第二N型晶体管；
所述第一N型晶体管的栅极被配置为接收所述第一控制信号；
所述第一N型晶体管的漏极与所述节点连接；
所述第一N型晶体管的源极与所述第二N型晶体管的漏极连接；
所述第二N型晶体管的栅极被配置为接收所述第二控制信号；以及
所述第二N型晶体管的源极被配置为接收电源电压。
10.一种方法，包括：
第一控制线，承载第一控制信号，所述第一控制线与位于存储器阵列中的一行的多个存储器单元连接；
第二控制线，承载第二控制信号，所述第二控制线与所述存储器阵列中的所述一行的多个存储器单元连接；以及
响应于在相同时间周期内激活所述第一控制信号和所述第二控制信号，生成具有第一逻辑值的干扰检测信号，所述第一逻辑值表示所述多个存储器单元中的存储器单元的写干扰状态。
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