KR20150119789A - 멀티 포트 메모리들에서의 기록 방해 검출 - Google Patents

멀티 포트 메모리들에서의 기록 방해 검출 Download PDF

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Abstract

회로는 메모리 셀, 제1 회로, 및 제2 회로를 포함한다. 메모리 셀은 제1 제어 라인과 제2 제어 라인을 갖는다. 제1 제어 라인은 제1 제어 신호를 운송한다. 제2 제어 라인은 제2 제어 신호를 운송한다. 제1 회로는 제1 제어 라인, 제2 제어 라인, 및 노드와 결합된다. 제2 회로는 노드에 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성된다. 제1 회로와 제2 회로는, 제1 제어 신호, 제2 제어 신호, 제1 클록 신호 및 제2 클록 신호에 기초하여, 노드 상에서 노드 신호를 생성하도록 구성된다. 노드 신호의 논리값은 메모리 셀의 기록 방해(write disturb) 상태를 나타낸다.

Description

멀티 포트 메모리들에서의 기록 방해 검출{DETECTING WRITE DISTURB IN MULTI-PORT MEMORIES}
본 발명은 멀티 포트 메모리들에서의 기록 방해 검출에 관한 것이다.
멀티 포트 메모리 셀은 각 포트 상에서의 판독 또는 기록 동작이 서로 비동기적으로 어드레싱하게 해주는 독립적인 데이터 채널들을 제공한다. 설명을 하자면, 포트(P_A)와 같은 하나의 포트는 기록 액세싱되는 반면에, 포트(P_B)와 같은 다른 포트는 더미 판독 액세싱된다. 더미 판독이란 메모리 셀이 판독 액세싱되지는 않지만 다양한 신호들이 메모리 셀로 하여금 판독 유사 상태에 있게 하고 판독을 위한 데이터가 신뢰적이지 않는 상황을 일컫는다.
일반적으로, 포트(P_B)로부터의 더미 판독은 기록될 메모리 셀의 저장 노드 상의 부하를 증가시키며, 이에 따라 포트(P_A)로부터의 기록 시간을 연장시킨다. 달리 말하면, 포트(P_A)로부터의 기록 동작은 포트(P_B)로부터의 더미 판독에 의해 기록 방해받는다. 다양한 접근법들에서, 기록 방해 상태는 포트(P_A)와 포트(P_B)의 정합 어드레스를 이용하는 회로에 기초하여 검출된다.
몇몇의 실시예들에서, 회로는 메모리 셀, 제1 회로, 및 제2 회로를 포함한다. 메모리 셀은 제1 제어 라인과 제2 제어 라인을 갖는다. 제1 제어 라인은 제1 제어 신호를 운송한다. 제2 제어 라인은 제2 제어 신호를 운송한다. 제1 회로는 제1 제어 라인, 제2 제어 라인, 및 노드와 결합된다. 제2 회로는 노드에 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성된다. 제1 제어 신호의 펄스 폭은 제1 클록 신호의 펄스 폭에 대응한다. 제2 제어 신호의 펄스 폭은 제2 클록 신호의 펄스 폭에 대응한다. 제1 회로와 제2 회로는, 제1 제어 신호, 제2 제어 신호, 제1 클록 신호 및 제2 클록 신호에 기초하여, 노드 상에서 노드 신호를 생성하도록 구성된다. 노드 신호의 논리값은 메모리 셀의 기록 방해 상태를 나타낸다.
몇몇의 실시예들에서, 회로는 메모리 셀, 제1 N형 트랜지스터, 제2 N형 트랜지스터, 제1 P형 트랜지스터, 및 제2 P형 트랜지스터를 포함한다. 제1 N형 트랜지스터의 게이트는 제1 제어 신호를 수신하도록 구성된다. 제1 N형 트랜지스터의 드레인은 노드에 결합된다. 제1 N형 트랜지스터의 소스는 제2 N형 트랜지스터의 드레인에 결합된다. 제2 N형 트랜지스터의 게이트는 제2 제어 신호를 수신하도록 구성된다. 제2 N형 트랜지스터의 소스는 로우 논리값의 전압을 수신하도록 구성된다. 제1 P형 트랜지스터의 게이트는 제1 클록 신호를 수신하도록 구성된다. 제1 P형 트랜지스터의 소스는 하이 논리값의 전압을 수신하도록 구성된다. 제1 P형 트랜지스터의 드레인은 노드와 결합된다. 제2 P형 트랜지스터의 게이트는 제2 클록 신호를 수신하도록 구성된다. 제2 P형 트랜지스터의 소스는 하이 논리값의 전압을 수신하도록 구성된다. 제2 P형 트랜지스터의 드레인은 노드와 결합된다. 제1 제어 신호의 펄스 폭은 제1 클록 신호의 펄스 폭에 대응한다. 제2 제어 신호의 펄스 폭은 제2 클록 신호의 펄스 폭에 대응한다. 노드 상의 신호의 논리값은 메모리 셀의 기록 방해 상태를 나타낸다.
몇몇의 실시예들에서, 회로는 복수의 행들의 메모리 셀들, 복수의 제1 회로들, 및 제2 회로를 포함한다. 복수의 제1 회로들의 각각의 제1 회로는 복수의 행들의 각각의 행에 대응하고, 노드와 결합되며, 제1 제어 신호와 제2 제어 신호를 수신하도록 구성된다. 제2 회로는 노드와 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성된다. 제1 클록 신호의 펄스 폭은 복수의 행들의 일 행의 제1 제어 신호의 펄스 폭에 대응한다. 제2 클록 신호의 펄스 폭은 복수의 행들의 일 행의 제2 제어 신호의 펄스 폭에 대응한다. 노드는 복수의 행들의 일 행의 메모리 셀의 방해 상태를 나타내는 논리값을 갖도록 구성된다.
몇몇의 실시예들의 방법에서, 제1 제어 라인은 제1 제어 신호를 운송한다. 제1 제어 라인은 메모리 어레이의 행의 메모리 셀들과 결합된다. 제2 제어 라인은 제2 제어 신호를 운송한다. 제2 제어 라인은 메모리 셀들과 결합된다. 제1 제어 신호와 제2 제어 신호가 동일한 시구간에서 활성화된 것에 응답하여, 방해 검출 신호는 메모리 셀들의 메모리 셀의 기록 방해 상태를 나타내는 제1 논리값을 갖도록 생성된다.
몇몇의 실시예들은 다음의 특징들 및/또는 장점들 중 하나 또는 이 조합을 갖는다. 몇몇의 실시예들에서, 기록 방해 검출 회로는 대응 메모리 셀들의 워드 라인들에 기초하여 기록 방해 상태를 검출하는데 이용된다. 워드 라인들은 워드 라인 드라이버들의 출력부들이다. 다른 접근법들과 비교하여, 기록 방해 검출 회로는 다른 접근법들에서 이용되는 기록 방해 검출 회로보다 공간을 덜 사용한다. 뿐만 아니라, 본 발명개시의 다양한 실시예들에서 워드 라인들을 생성하기 위해 이용되는 클록 신호들을 위한 셋업 시간이 또한 다른 접근법들에서보다 적다.
본 발명개시의 하나 이상의 실시예들의 상세 내용은 첨부한 도면 및 아래 설명에 기재된다. 기타 특징들 및 이점들은 상세한 설명, 도면 및 특허청구범위로부터 명백해질 것이다.
도 1은 몇몇의 실시예들에 따른, 메모리 셀의 도면이다.
도 2는 몇몇의 실시예들에 따른, 도 1에서의 메모리 셀들의 행(row)의 도면이다.
도 3은 몇몇의 실시예들에 따른, 도 2에서의 메모리 셀의 기록 방해 상태를 검출하기 위해 이용되는 회로의 도면이다.
도 4는 몇몇의 실시예들에 따른, 도 3에서의 회로의 동작들을 나타내는 파형들의 그래프이다.
다양한 도면들에서 동일한 참조 심볼들은 동일한 엘리먼트들을 가리킨다.
도면들에서 도시된 실시예들 또는 예시들을 특정어를 이용하여 아래에서 개시한다. 그럼에도 불구하고, 실시예들 및 예시들은 제한적인 것으로 의도된 것은 아니라는 점을 이해할 것이다. 개시된 실시예들에서의 임의의 변형들 및 수정들, 및 본 명세서에서 개시된 원리들의 임의의 추가적인 응용들은 관련기술분야에서의 당업자에게 통상적으로 떠오르는 바처럼 구상되어질 것이다.
메모리 셀
도 1은 몇몇의 실시예들에 따른, 메모리 셀(100)의 도면이다. 본 발명개시의 다양한 실시예들에서, 메모리 셀(100)의 판독-기록 포트들의 기록 방해 상태는 도 3에서의 회로(310)에 의해 검출된다.
저장 영역(STRG)은 메모리 셀(100)에 대한 데이터를 저장하기 위한 두 개의 저장 노드들(ND, NDB)을 포함한다. 노드(ND)는 인버터(INV1)의 출력부이고, 노드(NDB)는 인버터(INV2)의 출력부이다. 인버터들(INV1, INV2)은 교차 결합된다. 노드(ND)는 트랜지스터들 또는 패스 게이트들(PG_A, PG_B)과 연관되어 있고, 노드(NDB)는 패스 게이트들(PGB_A, PGB_B)과 연관되어 있다. 메모리 셀(100)의 동작에 의해, 노드(ND)와 노드(NDB)의 논리값은 서로 반대가 된다.
워드 라인(WL_A)과 패스 게이트들(PG_A, PGB_A)의 쌍은 설명을 위해 포트(P_A)(라벨표시 없음)라고 칭해지는 제1 판독-기록 포트를 형성한다. 워드 라인(WL_B)과 패스 게이트들(PG_B, PGB_B)의 쌍은 설명을 위해 포트(P_B)(라벨표시 없음)라고 칭해지는 제2 판독-기록 포트를 형성한다. 예를 들어, 메모리 셀(100)이 제1 포트(P_A)를 이용하여 기록 액세싱될 때, 메모리 셀(100)에 기록될 데이터는 대응하는 패스 게이트들(PG_A, PGB_A)의 드레인에서의 비트 라인들(BL_A, BLB_A)에 인가된다. 그런 후, 워드 라인(WL_A)이 하이(high) 논리값으로 활성화되어 패스 게이트들(PG_A, PGB_A)을 턴 온시킨다. 그 결과로서, 비트 라인(BL_A) 상의 데이터는 패스 게이트(PG_A)를 거쳐서 노드(ND)로 전송되고, 비트 라인(BLB_A) 상의 데이터는 패스 게이트(PGB_A)를 거쳐서 노드(NDB)로 전송된다. 다른 예를 들면, 메모리 셀(100)이 제1 포트(P_A)를 이용하여 판독 액세싱될 때, 비트 라인들(BL_A, BLB_A)은 하이 논리값으로 충전된다. 그런 후, 워드 라인(WL_A)이 하이 논리값으로 활성화되어 패스 게이트들(PG_A, PGB_A)을 턴 온시킨다. 그 결과로서, 노드(ND) 상의 데이터는 비트 라인(BL_A)으로 전송되고, 노드(NDB) 상의 데이터는 비트 라인(BLB_A)으로 전송된다. 그런 후, 비트 라인들(BL_A, BLB_A) 상의 데이터가 처리되어 대응 노드들(ND, NDB) 상의 데이터가 밝혀진다. 포트(P_B)의 동작들은 포트(P_A)의 동작들과 유사하다.
몇몇의 실시예들에서, 워드 라인들(WL_A, WL_B)은 각각 메모리 어레이의 행에 있는 메모리 셀들(100)에 각각 결합된다. 뿐만 아니라, 비트 라인들(BL_A, BLB_A)은 각각 메모리 어레이의 열에 있는 메모리 셀들(100)에 결합된다. 마찬가지로, 비트 라인들(BL_B, BLB_B)은 각각 비트 라인들(BL_A, BLB_A)의 동일한 열에 있는 메모리 셀들(100)에 결합된다. 워드 라인들(WL_A, WL_B)은 대응하는 패스 게이트들(PG_A, PGB_A, PG_B, PGB_B)의 동작들을 제어하기 때문에 워드 라인들(WL_A, WL_B)을 각각 제어 라인이라고도 부른다. 비트 라인들(BL_A, BLB_A, BL_B, BLB_B) 각각은 메모리 셀(100)에 대한 데이터를 운송하기 때문에 비트 라인들(BL_A, BLB_A, BL_B, BLB_B)을 각각 데이터 라인이라고도 부른다.
설명을 위해 두 개의 포트들을 갖는 메모리 셀(100)을 도시한다. 두 개보다 많은 포트들을 갖는 메모리 셀(100)이 본 발명개시의 구상 범위 내에 있다.
메모리 행, 방해 설명
도 2는 몇몇의 실시예들에 따른, 도 1에서의 복수의 셀들(100)의 행(200)의 도면이다. 행(200)은 메모리 어레이(미도시됨)의 행이다. 설명을 위해, 두 개의 메모리 셀들(100i, 100j)이 도시된다. 메모리 셀들(100i, 100j)은 또한 각각 메모리 어레이의 열(미도시됨)에 있다.
워드 라인(WL_A)은 셀들(100i, 100j)의 포트(P_A)와 연관되어 있다. 워드 라인(WL_B)은 셀들(100i, 100j)의 포트(P_B)와 연관되어 있다. 설명을 위해, 셀(100i)의 포트들(P_A, P_B)을 각각 포트(P_Ai)(미도시됨)와 포트(P_Bi)(미도시됨)라고 부르며, 셀(100j)의 포트들(P_A, P_B)을 각각 포트(P_Aj)(미도시됨)와 포트(P_Bj)(미도시됨)라고 부른다.
추가적인 설명을 위해, 셀(100i)을 참조하면, 워드 라인(WL_A)은 하이 논리값으로 활성화되어 기록 액세싱될 포트(P_Ai)를 위한 패스 게이트들(PG_Ai, PGB_Ai)을 턴 온시킨다. 추가적으로, 셀(100j)을 참조하면, 워드 라인(WL_B)은 하이 논리값으로 활성화되어 판독 또는 기록 액세싱될 포트(P_Bj)를 위한 패스 게이트들(PG_Bj, PGB_Bj)을 턴 온시킨다. 워드 라인(WL_B)은 활성화되기 때문에, 셀(100i)의 패스 게이트들(PG_Bi, PGB_Bi)이 또한 턴 온되고, 셀(100i)의 포트(P_Bi)는 더미 판독 상태에 있게 된다. 포트(P_Bi)가 더미 판독 상태에 있기 때문에, 포트(P_Bi)는 포트(P_Ai)에 대한 기록 방해를 야기시킨다.
실질적으로, 포트(P_Ai)가 기록 액세싱되고 포트(P_Bi)가 더미 판독될 때, 포트(P_Ai)는 포트(P_Bi)의 더미 판독에 의해 기록 방해받는다. 마찬가지로, 다양한 상태들에서, 포트(P_Bi)가 기록 액세싱되고 포트(P_Ai)가 더미 판독될 때, 포트(P_Bi)는 포트(P_Ai)의 더미 판독에 의해 기록 방해받는다. 메모리 셀(100j)을 참조하면, 다양한 상태들에서, 포트(P_Aj) 또는 포트(P_Bj)는 각각 포트(P_Ai) 또는 포트(P_Bi)와 유사한 방식으로 기록 방해받는다.
본 발명개시의 다양한 실시예들에서, 기록 방해 상태는 셀들(100i, 100j)이 동일한 행(200)에 있을 때와 같이 두 개의 셀들(100)이 동일한 행에 있을 때에 발생할 수 있다. 뿐만 아니라, 다양한 실시예들에서, 포트들(P_Ai, P_Bi, P_Aj, 또는 P_Bj)의 방해 상태를 검출하기 위한 메커니즘들이 제공된다.
방해 검출 회로
도 3은 몇몇의 실시예들에 따른, 회로(300)의 도면이다. 설명을 위해, 회로(300)는 셀(100i)의 포트(P_Ai) 또는 포트(P_Bi)의 기록 방해 상태를 검출하기 위한 방해 검출 회로(310)를 포함한다. 설명을 위해 셀(100i)이 이용되지만, 회로(310)는 예컨대 셀(100j)을 비롯하여, 행(200)의 다른 셀들에 적용가능하다. 도 4를 참조하여 회로(300)의 전반적인 동작들을 설명한다.
워드 라인 드라이버 또는 드라이버(DRV_A)는 워드 라인(WL_A) 상에서 도 4에서의 신호(S.WL_A)를 제공한다. 몇몇의 실시예들에서, 워드 라인 드라이버(DRV_A)는 신호(S.WL_A)에 하이(high) 논리값을 제공하여 워드 라인(WL_A)을 활성화시키고, 신호(S.WL_A)에 로우(low) 논리값을 제공하여 워드 라인(WL_A)을 비활성화시킨다. 몇몇의 실시예들에서, 워드 라인 드라이버(DRV_A)는 클록 신호(CKP_A)에 기초하여 신호(S.WL_A)를 생성한다. 예를 들어, 워드 라인 드라이버(DRV_A)는 클록 신호(CKP_A)의 상승 에지(rising edge)에 기초하여 신호(S.WL_A)의 상승 에지를 생성하고, 클록 신호(CKP_A)의 하강 에지(falling edge)에 기초하여 신호(S.WL_A)의 하강 에지를 생성한다. 실질적으로, 신호(S.WL_A)의 펄스 폭은 클록 신호(CKP_A)의 펄스 폭에 대응한다. 클록 신호(CKP_A)에 기초하여 신호(S.WL_A)를 생성하는 다양한 방법들이 본 발명개시의 구상 범위 내에 있다.
워드 라인(WL_B)과 관련된 워드 라인 드라이버(DRV_B)는 워드 라인(WL_A)과 관련된 워드 라인 드라이버(DRV_A)와 유사한 아키텍쳐와 기능들을 갖는다. 예를 들어, 워드 라인 드라이버(DRV_B)는, 워드 라인 드라이버(DRV_A)가 신호(S.WL_A)를 생성하는 것과 유사한 방식으로, 워드 라인(WL_B) 상에서 도 4에서의 신호(S.WL_B)를 생성한다. 다른 예를 들면, 몇몇의 실시예들에서, 워드 라인 드라이버(DRV_B)는 도 4에서의 신호(S.WL_B)에 하이 논리값을 제공하여 워드 라인(WL_B)을 활성화시키고, 신호(S.WL_B)에 로우 논리값을 제공하여 워드 라인(WL_B)을 비활성화시킨다. 뿐만 아니라, 워드 라인 드라이버(DRV_B)는 클록 신호(CKP_B)의 상승 에지에 기초하여 신호(S.WL_B)의 상승 에지를 생성하고, 클록 신호(CKP_B)의 하강 에지에 기초하여 신호(S.WL_B)의 하강 에지를 생성한다. 실질적으로, 신호(S.WL_B)의 펄스 폭은 클록 신호(CKP_B)의 펄스 폭에 대응한다.
회로들(320, 330)은 메모리 셀(100i)의 기록 방해 상태를 나타내는 도 4에서의 신호(S.DD)를 노드(DD) 상에서 생성하기 위해 함께 동작한다. 몇몇의 실시예들에서, 예컨대, 포트(P_Bi)의 더미 판독으로 인한 기록 방해가 포트(P_Ai)에 대해서 발생할 때 신호(S.DD)는 논리적으로 로우이다.
회로(320)를 참조하면, NMOS 트랜지스터(N10_A)의 게이트는 드라이버(DRV_A)의 출력부와 기록 워드 라인(WL_A)에 결합된다. 트랜지스터(N10_A)의 드레인은 노드(DD)에 결합된다. 트랜지스터(N10_A)의 소스는 NMOS 트랜지스터(N10_B)의 드레인에 결합된다. 트랜지스터(N10_B)의 게이트는 드라이버(DRV_B)의 출력부와 기록 워드 라인(WL_B)에 결합된다. 트랜지스터(N10_B)의 소스는, 몇몇의 실시예들에서 접지인, 기준 공급 전압(VSS)을 수신한다.
트랜지스터들(N10_A, N10_B)은 워드 라인들(WL_A, WL_B)이 동시에 활성화되어 있다는 것을 나타내도록 함께 기능을 한다. 예를 들어, 신호(S.WL_A)가 하이 논리값으로 활성화될 때, 트랜지스터(N10_A)의 게이트는 논리적으로 하이가 되고, 트랜지스터(N10_A)는 턴 온된다. 마찬가지로, 신호(S.WL_B)가 하이 논리값으로 활성화될 때, 트랜지스터(N10_B)의 게이트는 논리적으로 하이가 되고, 트랜지스터(N10_B)는 턴 온된다. 몇몇의 실시예들에서, 워드 라인들(WL_A, WL_B) 중 적어도 하나가 비활성화되면, 노드(DD)는 논리적으로 하이이다. 워드 라인들(WL_A, WL_B) 모두가 활성화되면, 트랜지스터들(N10_A, N10_B)은 턴 온되고, 트랜지스터(N10_A)의 드레인에서의 노드(DD)를 트랜지스터(N10_B)의 소스에서의 로우 논리값으로 이끈다.
회로(330)를 참조하면, PMOS 트랜지스터(P10_A)의 소스는 공급 전압(VDD)을 수신한다. 트랜지스터(P10_A)의 드레인은 노드(DD)에 결합된다. 트랜지스터(P10_A)의 게이트에서의 클록 신호(CKP_A)는 트랜지스터(P10_A)를 턴 온시키거나 또는 턴 오프시킨다. 예를 들어, 클록 신호(CKP_A)가 논리적 하이이면, 트랜지스터(P10_A)는 턴 오프된다. 하지만, 클록 신호(CKP_A)가 논리적으로 로우이면, 트랜지스터(P10_B)는 턴 온된다.
PMOS 트랜지스터(P10_B)의 소스는 또한 공급 전압(VDD)을 수신한다. 트랜지스터(P10_B)의 드레인은 또한 노드(DD)와 결합된다. PMOS 트랜지스터(P10_B)의 게이트에서의 클록 신호(CKP_B)는, 클록 신호(CKP_A)가 트랜지스터(P10_A)를 턴 온시키거나 또는 턴 오프시키는 것과 유사한 방식으로 트랜지스터(P10_B)를 턴 온시키거나 또는 턴 오프시킨다.
트랜지스터(P10_A 또는 P10_B)는 노드(DD)를 충전하도록 기능을 한다. 예를 들어, 트랜지스터들(P10_A, P10_B) 중 적어도 하나가 턴 온되면, 노드(DD)는 그 후에 턴 온된 트랜지스터의 소스에서의 하이 논리값으로 충전되거나 또는 이러한 값으로 이끌려진다. 트랜지스터들(P10_A, P10_B)이 턴 오프되면, 노드(DD)는 플루오팅(floating)되고, 트랜지스터들(N10_A, N10_B)에 의해 전기적으로 영향을 받는다.
인버터(INV)는 노드(DD) 상에서의 신호(S.DD)를 변환시켜서 노드(DDB) 상에서 신호(S.DDB)(미도시됨)를 제공하는데, 이 신호(S.DDB)는 또한, 몇몇의 실시예들에서, 워드 라인(WL_A, WL_B)의 상황에 기초하여 기록 방해 상태를 나타내는데 이용된다. 예를 들어, 몇몇의 실시예들에서, 신호(S.DDB)의 포지티브 펄스는 신호(S.DD)의 네거티브 펄스에 대응하며, 신호(S.DDB)의 포지티브 펄스의 폭은 기록 방해 상태의 시구간을 나타낸다.
몇몇의 실시예들에서, 메모리 어레이(미도시됨)는 도 2에서의 복수의 행들(200)과 같은, 메모리 셀들의 복수의 행들을 포함한다. 뿐만 아니라, 메모리 셀들의 각각의 행은 드라이버들(DRV_A, DRV_B), 워드 라인들(WL_A, WL_B) 및 회로(320)를 포함하는 대응하는 회로 그룹을 포함한다. 드라이버들(DRV_A, DRV_B), 워드 라인들(WL_A, WL_B) 및 회로(320)를 포함하는 각각의 회로 그룹은, 메모리 셀들의 대응하는 행에 있는, 메모리 셀(100i)과 같은, 메모리 셀의 방해 상태를 나타내기 위해, 도 4에서 나타난 바와 같은 신호(S.DD)를 노드(DD) 상에서 생성하도록 기능을 한다.
파형들
도 4는 몇몇의 실시예들에 따른, 도 3에서의 회로(300)의 동작들을 나타내는 파형들(400)의 그래프이다. 도 4에서, 워드 라인(WL_A)의 신호(S.WL_A)의 펄스 폭은 신호(CKP_A)의 펄스 폭에 대응한다. 몇몇의 실시예들에서, 신호(CKP_A)의 상승 에지는 신호(S.WL_A)의 상승 에지를 야기시키고, 신호(CKP_A)의 하강 에지는 신호(S.WL_A)의 하강 에지를 야기시킨다. 마찬가지로, 워드 라인(WL_B)의 신호(S.WL_B)의 펄스 폭은 신호(CKP_B)의 펄스 폭에 대응한다.
뿐만 아니라, 노드(DD)의 신호(S.DD)의 펄스 폭이 생성되고 이것은 신호들(S.WL_A, S.WL_B) 모두가 논리적으로 하이에 있고 방해 상태가 도 2에서의 셀(100i)의 포트(P_Ai) 또는 포트(P_Bi) 중 어느 하나에 대해 존재하는 시구간(T)에 대응한다. 달리 설명하면, 워드 라인들(WL_A, WL_B) 모두가 활성화될 때 신호(S.DD)는 네거티브 펄스를 가지면서 생성된다. 실질적으로, 신호(S.DD)는 시구간(T) 동안에 논리적으로 로우에 있다. 그 결과로서, 신호(S.DDB)는 시구간(T) 동안에 논리적으로 하이에 있지만, 단순화를 위해, 신호(S.DDB)는 도 4에서 도시되지 않는다.
설명을 위해, 포트(P_Ai)는 셀(100i)에 기록하기 위해 기록 액세싱되고, 포트(P_Bi)는 셀(100j)의 포트(P_Bj)에 의한 판독 또는 기록 액세스로 인해 더미 판독된다. 그 결과로서, 포트(P_Ai)는 시구간(T) 동안 포트(P_Bi)의 더미 판독에 의해 기록 방해받는다.
시간(t410)에서, 신호(CKP_A)는 활성화되고, 그 결과 신호(S.WL_A)의 상승 에지가 초래되고 도 3에서의 트랜지스터(N10_A)가 턴 온된다.
시간(t420)에서, 신호(CKP_B)는 활성화되고, 그 결과 신호(S.WL_B)의 상승 에지가 초래되고 도 3에서의 트랜지스터(N10_B)가 턴 온된다.
트랜지스터들(N10_A, N10_B) 모두가 턴 온되기 때문에, 신호(S.DD)는 로우 논리값으로 이끌려진다. 실질적으로, 신호(S.DD)는, 화살표(450)에 의해 나타난 바와 같이, 신호(S.WL_B)의 상승 에지에 의해 로우 논리값으로 이끌려진다.
시간(t430)에서, 신호(CKP_A)는 로우 논리값으로 비활성화되고, 그 결과 신호(S.WL_A)의 하강 에지가 초래되고 트랜지스터(N10_A)는 턴 오프된다. 트랜지스터(N10_A)는 턴 오프되기 때문에, 노드(DD)는 트랜지스터(N10_A)로부터 전기적으로 연결해제된다. 신호(CKP_A)는 논리적으로 로우에 있기 때문에, 트랜지스터(P10_A)는 턴 온되고, 신호(S.DD)를 트랜지스터(P10_A)의 소스에서의 VDD의 하이 논리값으로 이끈다. 실질적으로, 신호(S.DD)는, 화살표(460)에 의해 나타난 바와 같이, 신호(S.WL_A)의 하강 에지에 의해 하이 논리값으로 이끌려진다.
시간(t440)에서, 신호(CKP_B)는 로우 논리값으로 비활성화되고, 그 결과 신호(S.WL_B)의 하강 에지가 초래되고 트랜지스터(N10_B)는 턴 오프된다. 하지만, 트랜지스터(N10_A)는 턴 오프되기 때문에, 턴 오프되는 트랜지스터(N10_B)는 노드(DD)에 대해 어떠한 전기적 영향도 미치지 못한다. 신호(CKP_B)는 논리적으로 로우에 있기 때문에, 트랜지스터(P10_B)는 턴 온되고, 신호(S.DD)를 트랜지스터(P10_B)의 소스에서의 VDD의 하이 논리값으로 이끈다. 그 결과로서, 트랜지스터들(P10_A, P10_B) 모두는 신호(S.DD)를 공급 전압(VDD)의 하이 논리값으로 이끈다.
본 발명개시의 다양한 실시예들은 다른 접근법들에 비해 유리하다. 예를 들어, 트랜지스터들(N10_A, N10_B, P10_A, P10_B)과 인버터(DDB)를 갖는 본 발명개시의 회로(310)가 이용되어, 기록 방해 상태가 언제 존재하는지를 신호(S.DD, S.DDB)가 나타내도록 한다. 회로(310)는 동일한 기록 방해 상태를 검출하는 다른 접근법에서의 다른 회로들에서 이용되는 공간보다 적은 공간을 이용한다. 뿐만 아니라, 몇몇의 실시예들에서, 클록 신호(CKP_A)에 대응하는 메모리 셀들의 행 어드레스는 클록 신호(CKP_A)의 상승 에지 이전에 유효하다. 클록 신호(CKP_A)의 상승 에지에 대해 행 어드레스가 유효한 때를 클록 신호(CKP_A)의 셋업 시간이라고 부른다. 본 발명개시의 다양한 실시예들에서, 클록 신호(CKP_A)의 셋업 시간은 다른 접근법들에서의 셋업 시간보다 작다.
복수의 실시예들을 설명해왔다. 그럼에도 불구하고, 다양한 수정이 본 발명개시의 사상 및 범위로부터 벗어남 없이 이루어질 수 있다는 것을 이해할 것이다. 예를 들어, 특정 도펀트 유형으로서 도시된 다양한 트랜지스터들(예컨대, N형 또는 P형 금속 산화물 반도체(NMOS 또는 PMOS))은 예시를 위한 것이다. 본 발명개시의 실시예들은 특정 유형으로 제한되지 않는다. 특정 트랜지스터에 대한 상이한 도펀트 유형들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 위 설명에서 이용된 다양한 신호들의 로우 또는 하이 논리값도 예시를 위한 것이다. 다양한 실시예들은 신호가 활성화되고 및/또는 비활성화될 때 특정 논리값으로 제한되지 않는다. 상이한 논리값들을 선택하는 것은 다양한 실시예들의 범위 내에 있다. 다양한 실시예들에서, 트랜지스터는 스위치로서 기능을 한다. 트랜지스터 대신에 이용되는 스위칭 회로는 다양한 실시예들의 범위 내에 있다. 다양한 실시예들에서, 트랜지스터의 소스는 드레인으로서 구성될 수 있고, 드레인은 소스로서 구성될 수 있다.
위 설명들은 예시적인 단계들을 포함하지만, 이러한 단계들은 반드시 도시된 순서로 수행되어야 하는 것은 아니다. 개시된 실시예들의 범위와 사상에 따라, 단계들은 적절하게 추가되고, 대체되고, 순서가 변경되거나, 및/또는 삭제될 수 있다.

Claims (20)

  1. 회로에 있어서,
    제1 제어 라인과 제2 제어 라인을 갖는 메모리 셀로서, 상기 제1 제어 라인은 제1 제어 신호를 운송하고, 상기 제2 제어 라인은 제2 제어 신호를 운송하는 것인, 상기 메모리 셀;
    상기 제1 제어 라인, 상기 제2 제어 라인, 및 노드와 결합된 제1 회로; 및
    상기 노드에 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성된 제2 회로
    를 포함하고,
    상기 제1 제어 신호의 펄스 폭은 상기 제1 클록 신호의 펄스 폭에 대응하고,
    상기 제2 제어 신호의 펄스 폭은 상기 제2 클록 신호의 펄스 폭에 대응하고,
    상기 제1 회로와 상기 제2 회로는, 상기 제1 제어 신호, 상기 제2 제어 신호, 상기 제1 클록 신호 및 상기 제2 클록 신호에 기초하여, 상기 노드 상에서 노드 신호를 생성하도록 구성되며,
    상기 노드 신호의 논리값은 상기 메모리 셀의 기록 방해(write disturb) 상태를 나타내는 것인, 회로.
  2. 제1항에 있어서,
    상기 제1 회로는 제1 N형 트랜지스터와 제2 N형 트랜지스터를 포함하고,
    상기 제1 N형 트랜지스터의 게이트는 상기 제1 제어 신호를 수신하도록 구성되고,
    상기 제1 P형 트랜지스터의 드레인은 상기 노드와 결합되고,
    상기 제1 N형 트랜지스터의 소스는 상기 제2 N형 트랜지스터의 드레인과 결합되고,
    상기 제2 N형 트랜지스터의 게이트는 상기 제2 제어 신호를 수신하도록 구성되며,
    상기 제2 N형 트랜지스터의 소스는 공급 전압을 수신하도록 구성된 것인, 회로.
  3. 제1항에 있어서, 상기 메모리 셀은,
    상기 제1 제어 라인을 제1 워드 라인으로서 갖는 제1 판독-기록 포트; 및
    상기 제2 제어 라인을 제2 워드 라인으로서 갖는 제2 판독-기록 포트를 포함한 것인, 회로.
  4. 제1항에 있어서,
    상기 제2 회로는 제1 P형 트랜지스터와 제2 P형 트랜지스터를 포함하고,
    상기 제1 P형 트랜지스터의 소스는 공급 전압을 수신하도록 구성되고,
    상기 제1 P형 트랜지스터의 게이트는 상기 제1 클록 신호를 수신하도록 구성되고,
    상기 제1 P형 트랜지스터의 드레인은 상기 노드와 결합되고,
    상기 제2 P형 트랜지스터의 소스는 상기 공급 전압을 수신하도록 구성되고,
    상기 제2 P형 트랜지스터의 게이트는 상기 제2 클록 신호를 수신하도록 구성되며,
    상기 제2 P형 트랜지스터의 드레인은 상기 노드와 결합된 것인, 회로.
  5. 제1항에 있어서, 상기 노드와 결합된 입력부를 갖는 인버터를 포함하는 회로.
  6. 제1항에 있어서,
    상기 제1 제어 라인과 상기 제2 제어 라인은 각각 메모리 어레이의 행의 메모리 셀들과 결합된 것인, 회로.
  7. 회로에 있어서,
    메모리 셀;
    제1 N형 트랜지스터;
    제2 N형 트랜지스터;
    제1 P형 트랜지스터; 및
    제2 P형 트랜지스터
    를 포함하고,
    상기 제1 N형 트랜지스터의 게이트는 제1 제어 신호를 수신하도록 구성되고,
    상기 제1 N형 트랜지스터의 드레인은 노드에 결합되고,
    상기 제1 N형 트랜지스터의 소스는 상기 제2 N형 트랜지스터의 드레인에 결합되고,
    상기 제2 N형 트랜지스터의 게이트는 제2 제어 신호를 수신하도록 구성되고,
    상기 제2 N형 트랜지스터의 소스는 로우(low) 논리값의 전압을 수신하도록 구성되고,
    상기 제1 P형 트랜지스터의 게이트는 제1 클록 신호를 수신하도록 구성되고,
    상기 제1 P형 트랜지스터의 소스는 하이(high) 논리값의 전압을 수신하도록 구성되고,
    상기 제1 P형 트랜지스터의 드레인은 상기 노드와 결합되고,
    상기 제2 P형 트랜지스터의 게이트는 제2 클록 신호를 수신하도록 구성되고,
    상기 제2 P형 트랜지스터의 소스는 상기 하이 논리값의 전압을 수신하도록 구성되고,
    상기 제2 P형 트랜지스터의 드레인은 상기 노드와 결합되고,
    상기 제1 제어 신호의 펄스 폭은 상기 제1 클록 신호의 펄스 폭에 대응하고,
    상기 제2 제어 신호의 펄스 폭은 상기 제2 클록 신호의 펄스 폭에 대응하며,
    상기 노드 상의 신호의 논리값은 상기 메모리 셀의 기록 방해 상태를 나타낸 것인, 회로.
  8. 제7항에 있어서,
    상기 메모리 셀은,
    상기 제1 제어 신호를 운송하도록 구성된 제1 워드 라인을 갖는 제1 판독-기록 포트; 및
    상기 제2 제어 신호를 운송하도록 구성된 제2 워드 라인을 갖는 제2 판독-기록 포트를 포함한 것인, 회로.
  9. 제7항에 있어서, 상기 노드와 결합된 입력부를 갖는 인버터를 포함하는 회로.
  10. 제7항에 있어서,
    상기 메모리 셀 및 메모리 어레이의 행의 메모리 셀들과 결합되고, 상기 제1 제어 신호를 운송하도록 구성된 제1 제어 라인; 및
    상기 메모리 셀 및 상기 메모리 어레이의 행의 메모리 셀들과 결합되고, 상기 제2 제어 신호를 운송하도록 구성된 제2 제어 라인을 포함하는 회로.
  11. 회로에 있어서,
    복수의 행들의 메모리 셀들;
    복수의 제1 회로들; 및
    제2 회로
    를 포함하고,
    상기 복수의 제1 회로들의 각각의 제1 회로는 상기 복수의 행들의 각각의 행에 대응하고, 노드와 결합되며, 제1 제어 신호와 제2 제어 신호를 수신하도록 구성되고,
    상기 제2 회로는 상기 노드와 결합되고, 제1 클록 신호와 제2 클록 신호를 수신하도록 구성되고,
    상기 제1 클록 신호의 펄스 폭은 상기 복수의 행들의 제1 행의 상기 제1 제어 신호의 펄스 폭에 대응하고,
    상기 제2 클록 신호의 펄스 폭은 상기 복수의 행들의 상기 제1 행의 상기 제2 제어 신호의 펄스 폭에 대응하며,
    상기 노드는 상기 복수의 행들의 메모리 셀들의 일 행의 메모리 셀의 방해(disturb) 상태를 나타내는 논리값을 갖도록 구성된 것인, 회로.
  12. 제11항에 있어서,
    상기 복수의 제1 회로들의 제1 회로는 제1 N형 트랜지스터와 제2 N형 트랜지스터를 포함하고,
    상기 제1 N형 트랜지스터의 게이트는 상기 제1 제어 신호를 수신하도록 구성되고,
    상기 제1 N형 트랜지스터의 드레인은 상기 노드와 결합되고,
    상기 제1 N형 트랜지스터의 소스는 상기 제2 N형 트랜지스터의 드레인과 결합되고,
    상기 제2 N형 트랜지스터의 게이트는 상기 제2 제어 신호를 수신하도록 구성되며,
    상기 제2 N형 트랜지스터의 소스는 공급 전압을 수신하도록 구성된 것인, 회로.
  13. 제11항에 있어서,
    상기 복수의 행들의 각각의 행은,
    상기 제1 제어 신호를 운송하도록 구성된 제1 제어 라인; 및
    상기 제2 제어 신호를 운송하도록 구성된 제2 제어 라인을 포함한 것인, 회로.
  14. 제11항에 있어서,
    상기 복수의 행들의 각각의 행은,
    상기 복수의 행들의 각각의 행에 있는 메모리 셀들의 제1 포트에 대응하는 제1 제어 라인; 및
    상기 복수의 행들의 각각의 행에 있는 메모리 셀들의 제2 포트에 대응하는 제2 제어 라인을 포함한 것인, 회로.
  15. 제11항에 있어서,
    상기 제2 회로는 제1 P형 트랜지스터와 제2 P형 트랜지스터를 포함하고,
    상기 제1 P형 트랜지스터의 소스는 공급 전압을 수신하도록 구성되고,
    상기 제1 P형 트랜지스터의 게이트는 상기 제1 클록 신호를 수신하도록 구성되고,
    상기 제1 P형 트랜지스터의 드레인은 상기 노드와 결합되고,
    상기 제2 P형 트랜지스터의 소스는 상기 공급 전압을 수신하도록 구성되고,
    상기 제2 P형 트랜지스터의 게이트는 상기 제2 클록 신호를 수신하도록 구성되며,
    상기 제2 P형 트랜지스터의 드레인은 상기 노드와 결합된 것인, 회로.
  16. 제11항에 있어서, 상기 노드와 결합된 입력부를 갖는 인버터를 포함하는 회로.
  17. 방법에 있어서,
    제1 제어 라인이 제1 제어 신호를 운송하는 단계로서, 상기 제1 제어 라인은 메모리 어레이의 행의 메모리 셀들과 결합된 것인, 상기 제1 제어 신호를 운송하는 단계;
    제2 제어 라인이 제2 제어 신호를 운송하는 단계로서, 상기 제2 제어 라인은 상기 메모리 어레이의 상기 행의 메모리 셀들과 결합된 것인, 상기 제2 제어 신호를 운송하는 단계; 및
    상기 제1 제어 신호와 상기 제2 제어 신호가 동일한 시구간에서 활성화된 것에 응답하여, 상기 메모리 셀들의 메모리 셀의 기록 방해 상태를 나타내는 제1 논리값을 갖는 방해 검출 신호를 생성하는 단계
    를 포함하는 방법.
  18. 제17항에 있어서,
    제1 클록 신호에 기초하여 상기 제1 제어 신호의 펄스 폭을 생성하는 단계; 및
    제2 클록 신호에 기초하여 상기 제2 제어 신호의 펄스 폭을 생성하는 단계
    를 포함하는 방법.
  19. 제17항에 있어서,
    상기 제1 제어 라인은 하이 논리값으로 활성화되고,
    상기 제2 제어 라인은 하이 논리값으로 활성화되며,
    상기 제1 논리값은 로우 논리값인 것인, 방법.
  20. 제17항에 있어서, 상기 방해 검출 신호를 반전시키는 단계를 포함하는 방법.
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