CN1741191A - 多端口存储器 - Google Patents

Abstract

本多端口存储器具有存储保持电路、多个写电路和读电路以及读/写能力调整电路。该读/写能力调整电路单独设置每一写/读电路的写/读能力。该读/写能力调整电路使用运行状态确定电路，根据每一读/写电路中的运行状态来确定每单位时间内的写/读次数。所使用的运行状态确定电路是噪声量检测电路、运行完成检测电路或者电势波动检测电路。

Description

多端口存储器

技术领域

本发明涉及在半导体基底上，具有存储保持电路和多个写电路的多端口存储器或者具有存储保持电路和多个读电路的多端口存储器。本发明特别优选适于存储保持电路为寄存器文件、SRAM(静态随机存取存储器)等情况下。

背景技术

众所周知，作为常用的多端口存储器，在每一单位时间内存储器不止执行一次写或者读，而是执行多次，以获得比由每一电路的位宽所确定的每单位时间写/读能力更强的能力。“在350MHz运行的媒体处理器导向的多路八端口SRAM以及字长可变乘法器，Ichida，Sakurai等人，Shingku Giho 96年4月(59-60页，图6)”中公开了这种多端口存储器的一个实例。

在上面提及的常用技术中，在所有写电路中，每单位时间内的写次数和读次数是相同的。另外，在所有周期中，每一周期内的写次数和读次数也都是相同的。

然而，在提供多个写电路的情况下，需要具有不同写能力的写电路可能会如所提供的那样被混合使用。当共同使用这些写电路、且所有写电路的每一周期的写次数相同并固定时，每一周期的写次数与需要具有最高存取能力的电路中每一周期的写次数相等。这被称为速率控制。速率控制需要每一电路的额外操作。因此，对于具有低存取能力的电路而言，电路规模以不期望的方式增加，并且功率消耗也进一步增加。

相似地，在提供多个读电路的情况下，需要具有不同读能力的读电路可能会如所提供的那样被混合使用。当共同使用这些读电路、且所有读电路的每一周期的读次数相同并固定时，每一周期的读次数与需要具有最高存取能力的电路中每一周期的读次数相等。这也被称为速率控制。该速率控制需要每一电路的额外操作。因此，对于具有低存取能力的电路而言，电路规模以不期望的方式增加，并且功率消耗也进一步增加。

发明内容

因此，本发明的主要目的在于允许一种具有多个写电路和存储保持电路的多端口存储器，通过所述多个写电路，数据被写入该存储保持电路中，以用最小的结构获得规定的性能。

为了解决前述问题，作为本发明的基本思想，关于每一电路或者每一周期，调整每一个写电路的写次数，以便用最小的结构获得规定的性能。另外，相对于每一电路或者每一周期，调整每一个读电路的读次数，以便用最小的结构获得规定的性能。

特别是，一种根据本发明的多端口存储器，包括：多个写电路；通过所述写电路，数据被写入其中的存储保持电路；写能力调整器，用于单独设置每一所述写电路写入数据至该存储保持电路中的能力。

通过此种结构，该写能力调整器为每一电路单独设置所需的写能力。这能够减少对额外写操作的需求，并进一步抑制电路规模的增加。

进一步地，一种根据本发明的多端口存储器，包括：多个读电路；通过所述读电路，数据被从其读出的存储保持电路；以及读能力调整器，用于单独设置每一所述读电路从该存储保持电路读出数据的能力。

通过此种结构，该读能力调整器为每一电路单独设置所需的读能力。这能够减少对额外读操作的需求，并进一步抑制电路规模的增加。

如下所述为该写能力调整器和读能力调整器的优选形式。

优选地，该写能力调整器单独设置每一所述写电路在每单位时间内的写次数。

通过此种结构，可以为每一写电路单独地将写次数调整为适当的数值。即，可以减少由于所有写电路之间写次数的共同性而带来的不必要的写操作。

优选地，该读能力调整器也单独设置每一所述读电路在每单位时间内的读次数。

通过此种结构，可以为每一读电路单独地将读次数调整为适当的数值。即，可以减少由于所有读电路之间读次数的共同性而带来的不必要的读操作。

进一步地，该写能力调整器可以具有运行状态确定电路，并且该运行状态确定电路根据每一所述写电路的运行状态，确定每一所述写电路在每单位时间内的写次数。

通过此种结构，该运行状态确定电路根据每一写电路的运行状态确定写次数，从而能够为每一电路实现最佳写次数的自主设置。因此，可以根据电路运行，获得最佳写能力。

该读能力调整器也可以具有运行状态确定电路，并且该运行状态确定电路根据每一所述读电路的运行状态，确定每一所述读电路在每单位时间内的读次数。

通过此种结构，该运行状态确定电路根据每一读电路的运行状态确定读次数，从而能够为每一电路实现最佳读次数的自主设置。因此，可以根据电路运行，获得最佳写能力。

如下所述，为具有上面所提及的结构的该运行状态确定电路的优选形式。

优选地，该运行状态确定电路具有噪声量检测电路，并且该噪声量检测电路基于对每一所述写电路的噪声量的检测，确定每一所述写电路在每单位时间内的写次数，该噪声由所述写电路的布线之间的干扰产生。

通过此种结构，该噪声量检测电路检测每一写电路的噪声量，该噪声由于写电路的布线之间的干扰而造成，并且基于检测到的噪声量，确定每单位时间内的写次数。因此，即使当由于其中的紧凑状态而造成的布线之间的串扰成为问题时，也可以通过抑制写次数来防止电路不运行。

优选地，该运行状态确定电路也具有噪声量检测电路，并且该噪声量检测电路基于对每一所述读电路的噪声量的检测，确定每一所述读电路在每单位时间内的读次数，该噪声由所述读电路的布线之间的干扰产生。

通过此种结构，该噪声量检测电路检测每一写电路的噪声量，该噪声由于读电路的布线之间的干扰而造成，并且基于检测到的噪声量，确定每单位时间内的读次数。因此，即使当由于其中的紧凑状态而造成的布线之间的串扰成为问题时，也可以通过抑制读次数来防止电路不运行。

进一步地，该运行状态确定电路优选具有运行速率检测电路，并且该运行速率检测电路基于对每一所述写电路的运行速率的检测，确定每一所述写电路在每单位时间内的写次数。

通过此种结构，既然该运行状态确定电路基于对每一写电路的运行速率的检测，确定每单位时间内的写次数，则可以增加以高速运行的电路的写次数，另一方面，可以减少以低速运行的电路的写次数，以便获得最优读取能力。

该运行状态确定电路还优选具有运行速率检测电路，并且该运行速率检测电路基于对每一所述读电路的运行速率的检测，确定每一所述读电路在每单位时间内的读次数。

通过此种结构，既然该运行状态确定电路基于对每一读电路的运行速率的检测，确定每单位时间内的读次数，则可以增加以高速运行的电路的读次数，另一方面，可以减少以低速运行的电路的读次数，以便获得最优读取能力。

进一步地，该运行状态确定电路优选具有电势波动检测电路，并且该电势波动检测电路基于对每一所述写电路的电路区域中的电源/信号线的电势的检测，确定每一所述写电路在每单位时间内的写次数。

通过此种结构，既然该电势波动检测电路基于对每一电路区域中的电源/信号线的电势的检测，确定每单位时间内的写次数，则可以将电源/信号线的电势下降的电路的写次数减少，另一方面，可以将电源/信号线的电势上升的电路的写次数增加，以便抑制该电源/信号线的电势的进一步降低或上升。从而能够防止电路不运行。

该运行状态确定电路还优选具有电势波动检测电路，并且该电势波动检测电路基于对每一所述读电路的电路区域中的电源/信号线的电势的检测，确定每一所述读电路在每单位时间内的读次数。

通过此种结构，既然该电势波动检测电路基于对每一电路区域中的电源/信号线的电势的检测，确定每单位时间内的读次数，则可以将电源/信号线的电势下降的电路的读次数减少，另一方面，可以将电源/信号线的电势上升的电路的读次数增加，以便抑制该电源/信号线的电势的进一步降低或上升。从而这能够防止电路不运行。

进一步地，该写能力调整器被配置，以便根据每一所述写电路的电路规范，每一所述写电路在每单位时间内的写次数从外部是可设置的。

通过此种结构，该写电路能力调整器根据每一写电路的规范，设置写次数，从而能够为电路规范设置最优写次数。

进一步地，该读能力调整器被配置，以便根据每一所述读电路的电路规范，每一所述读电路在每单位时间内的读次数从外部是可设置的。

通过此种结构，该读电路能力调整器根据每一读电路的规范，设置读次数，从而能够为电路规范设置最优读次数。

进一步地，该写能力调整器优选根据每一写电路运行的激活(active)/停止(inactive)状态，调整每一写电路的电源电势。

该读能力调整器还优选根据每一读电路运行的激活/停止状态，调整每一读电路的电源电势。

通过此种结构，可以根据每一电路的激活/停止状态，设置电源电势，以便寻求每一电路的运行速率的加速度或者功率消耗。

进一步地，当每一写电路的运行为停止时，该写能力调整器优选降低每一写电路的电源电势。

当每一读电路的运行为停止时，该读能力调整器还优选降低每一读电路的电源电势。

通过此种结构，在激活运行电路的情况下，可以通过提高电源电势，寻求每一电路的运行速率和稳定性的改进。

根据本发明，如上所述，可以为每一写电路单独设置最优写能力，并且可以为每一读电路单独设置最优读能力。因此这会导致额外的写操作和读操作的抑制，以便寻求功率消耗上的减少。这也会导致电路规模增加的抑制，以便寻求减小的电路面积。

附图说明

理解了随后描述的实例，本发明的其他目的将会变得明显，并且被列入到附加在本说明书的权利要求中。当实施本发明时，本领域技术的人员能够意识到说明书中没有描述的许多本发明的优点。

图1为示出了本发明一个具体实例的多端口存储器的结构的方块图。

图2为示出了本发明该具体实例的多端口存储器中存储器单元(memorycell)的内部结构的方块图。

图3为示出了本发明该具体实例的多端口存储器中存储器单元(带有写/读电路)的内部结构的方块图。

图4为示出了与常用电路相对应的比较实例中的写操作的时序图。

图5为示出了本发明该具体实例中的写操作的时序图。

图6为示出了与常用电路相对应的比较实例中的读操作的时序图。

图7为示出了本发明该具体实例中的读操作的时序图。

图8为示出了本发明具体实例1的多端口存储器中存储器单元的结构的方块图。

图9为示出了本发明具体实例1的多端口存储器中存储器单元(带有写/读电路)的结构的方块图。

图10为示出了本发明具体实例1的多端口存储器的运行时序图。

图11为示出了本发明具体实例2的多端口存储器中存储器单元的结构的方块图。

图12为示出了本发明具体实例2的多端口存储器中存储器单元(带有写/读电路)的结构的方块图。

图13为示出了本发明具体实例2的多端口存储器的运行时序图。

图14为示出了本发明具体实例3的多端口存储器中存储器单元的结构的方块图。

图15为示出了本发明具体实例3的多端口存储器中存储器单元(带有写/读电路)的结构的方块图。

图16为示出了本发明具体实例3中多端口存储器的运行时序图。

具体实施方式

下面，基于附图，逐一描述关于本发明的多端口存储器的具体实例。

(具体实例1)

图1为示出了作为本发明的一个具体实例的具体实例1中多端口存储器的结构的方块图。图2和3均为示出该多端口存储器中存储器单元的内部结构的方块图。

在图1中，附图标记101表示CPU(中央处理单元)。附图标记102表示行解码器。附图标记103表示存储器单元，并且存储器单元103在行和列的方向上被排列成阵列形式。附图标记104表示读/写能力调整电路。

在图2中，附图标记201-1至附图标记201-m表示m个单位(m为不小于1的整数)的写电路。附图标记202表示存储保持电路。附图标记203-1至附图标记203-n表示n个单位(n为不小于1的整数)的读电路。存储器单元中的每一个均具有读/写能力调整电路104。每一读/写能力调整电路104均连接到CPU101上。读/写能力调整电路104在多个写电路201-i(i＝1、2...m)中的每一个中单独设置写能力，并且在存储器单元103的多个读电路203-j(j＝1、2...n)中单独设置读能力。通过使用沿一列方向排列的位线(bit line)，即图1中的纵向方向，读/写能力调整电路104连接到写电路201-i和读电路203-i上。可以将一个普通的读/写能力调整电路104相对于存储器单元排列。

图3示出了一种存储器单元的结构，其具有各自用作写和读电路的电路。在图3中，附图标记301-1至附图标记301-m表示m个单位(m是不小于1的整数)的写/读电路。附图标记302表示存储保持电路。存储器单元103中的每一个均具有读/写能力调整电路104。读/写能力调整电路104在每一存储器单元103中多个写/读电路301-i(i＝1、2...n)的每一个内，单独设置写能力和读能力。通过使用沿一列方向排列的位线，即图1中的纵向方向，连接读/写能力调整电路104。可以将一个普通的读/写能力调整电路104相对于存储器单元排列。

需要注意的是，可以将图2中的写电路和读电路于图3中的写/读电路相混合，以构成存储器单元。

下面，描述本具体实例的多端口存储器单元的运行。在描述中，写操作包括写/读电路的写操作，读操作包括写/读电路的读操作。

写地址信号WA-1到WA-m、写使能信号WE-1到WE-m、读地址信号RA-1到RA-n以及读使能信号RA-1到RA-n从CPU提供给行解码器102。

行解码器102对写地址信号WA-1到WA-m进行解码。此外，基于解码结果，行解码器102选择写使能线(字线)WWL1-1到WWLa-m(a为不小于1的整数)中的任意一个。行解码器102还对读地址信号RA-1到RA-n进行解码。此外，基于解码结果，行解码器102选择读使能线(字线)RWL1-1到RWLb-m(b为不小于1的整数)中的任意一个。需要注意的是，写地址信号WA-1至WA-m和读地址信号RA-1至RA-n均具有不小于1的位宽。

每一存储器单元103中均包括读/写能力调整电路104。每一读/写能力调整电路104均包括未示于图中的写能力调整电路和读能力调整电路。写能力调整部分在多个写电路201-i(i＝1、2...m)的每一个中单独设置写能力。读能力部分在多个读电路203-j(j＝1、2...n)的每一个中单独设置读能力。写位线WBL1-1至WBLc-m(c为不小于1的整数)和读位线RBL1-1至RBLd-n(d为不小于1的整数)与存储器单元103组相连接，上述存储器单元103组沿每一位线的延伸方向纵向排列。

需要注意，存在依赖于该存储器单元的结构将反向使能线加到使能线上的情况。此外，当存储器单元具有图3的结构时，可以使用普通的写/读使能线。

需要注意，存在依赖于该存储器单元的结构将反向使能线加到位线上的情况。此外，当存储器单元具有图3的结构时，可以使用普通的写/读位线。

如图4所示，对于写入存储器单元103，写使能信号WE-1至WE-m在一个周期内运行k次(k为不小于1的整数)，以便基于由写地址信号WA-1至WA-m所提供的地址，选择写字线WWL1-1至WWWc-m。

这里，如图4所示，如果所有写电路在每一周期内需要执行k次写操作，则该写使能在所有写电路中需要运行k次。

然而，如图5所示，当对应的写电路201-1至201-m需要具有不同的写能力，读/写能力调整电路104中的写能力调整部分在一个周期内，相对于每一写电路执行k₁到k_m次(k₁到k_m为不小于0的整数，并且0＜k₁＜k_m≤k)写操作。在这种方式下，每一个写电路201-1至201-m的写能力都被单独设置。

需要注意，写电路201-1至201-m中每一个的写能力也可以通过改变每一电路中的位线数目进行设置。即，在图1中，在每一个写电路201-1至201-m中，所提供的写位线(WBL)的数目为“c”。然后，通过在c₁到c_m(c₁到c_m为不小于0的整数，并且0＜c₁＜c_m≤c)范围内改变每一写电路中写位线(WBL)的设置数目，每一写电路的写能力被单独设置。

此外，如图6所示，在一个周期内，读使能信号RE-1至RE-n指示q次(q为不小于1的整数)操作，以便基于由读地址信号RA-1至RA-n所指定的地址，选择特定的读字线RWL1-1至RWLc-n。随后，在一个周期内，通过所选择的读字线RWL1-1至RWLc-n，从存储器单元103中读取q次数据。

这里，如图6所示，如果在一个周期内，所有读电路需要执行q次读操作，则该读使能在所有读电路中需要运行q次。

然而，如图7所示，当对应的读电路203-1至203-n需要具有不同的读能力时，读/写能力调整电路104中的读能路调整部分在一个周期内，相对于每一读电路执行q₁到q_n次(q₁到q_m为不小于0的整数，并且0＜q₁＜q_n≤q)读操作。在这种方式下，每一读电路203-1至203-n的读能力都单独设置。

需要注意，每一个读电路203-1至203-n的读能力也可以通过改变每一电路中的位线数目进行设置。即，在图1中，在每一读电路203-1至203-n中，所提供的读位线(RBL)的数目为“d”。然后，通过在d1到d_n(d₁到d_n为不小于0的整数，并且0＜d₁＜d_n≤d)范围内改变每一读电路中读位线(RBL)的设置数目，每一读电路的读能力被单独设置。

然后，详细描述用于在每一个写电路、读电路以及写/读电路中单独设置存取次数的结构和方法。

(具体实例2)

在图1所示的结构中，多个写电路201-i和多个读电路203-j被提供于每一存储器单元103中。然而，配置一些存储器单元103，以包括至少一个单独的写电路或者一个单独的读电路。

在这些电路的布线之间，诸如串扰等由于布线的紧密状态而造成的干扰可能会发生，并产生噪声。作为例子，在任意第一位线BL-1和第二任意位线BL-2相互邻接的结构中，当位线BL-1运行时，由于干扰而造成的噪声可能会使得电路变为不运行。因此，当该设备总体上的噪声量已经被测定为较大时，在邻接于第一位线的第二位线操作时，优选不要执行与第一位线有关的操作。

在本发明的具体实例2中，如图8和9所示，作为对该设备总体上的噪声量被测定为较大的情况的对策，在每一位线上提供用于检测噪声量的检测电路。

需要注意，图8中的结构对应于图2中的结构。图9中的结构对应于图3中的结构。

为上面参照图2所描述的读/写能路调整电路104提供运行状态确定电路，用于根据每一电路的运行状态确定每单位时间内的写次数或者读次数。同时，在图8和9所示的本具体实例的结构中，噪声量检测电路105充当读/写能力调整器的状态确定电路。因此依据相关的干扰，停止位线的操作。下面对此进行描述。

图10示出了在每条位线上提供噪声量检测电路105的情况下的时序图。在具体实例1中，当第一位线激活时，叠加在第二位线上的噪声量被检测到，并且当检测到的噪声量超过规定的阈值时，使得与第二位线相连接的、用于写或读的使能线E2不运行。通过此种结构，根据噪声量限制一个周期内的写次数或读次数。

同时，在图8和图9所示的本实例的结构中，噪声量检测电路105用作运行状态确定电路。因此，在本具体实例中，读/写能力调整电路被构造为包括噪声量检测电路。所以，为写电路(写/读电路)或读电路(写/读电路)中的每一个确定噪声量，并且根据检测结果，单独设置所需的写能力或者读能力。这允许减少对额外的写操作或读操作的需要，以便抑制电路规模的增加。

(具体实例3)

在图1所示的结构中，每一写电路和读电路均可以以不同的速率运行。如图11和12所示，在本发明的实例3中，为每一电路提供运行完成确定电路106。需要注意，图11中的结构对应于图2中的结构，图12中的结构对应于图3中的结构。在本实例中，运行完成检测电路106检测写操作或者读操作的完成。依据对完成的检测，执行下一步的存取(写操作、读操作)。以上面所提及的方式运行的完成确定电路106充当运行状态确定电路，用于根据每一电路的运行状态，确定每单位时间内的写次数或者读次数。

图13示出了提供运行完成确定电路106的情况下的时序图。在实例2中，根据运行时间，在每一电路中调整写次数或者读次数。

在图11和12所示的本实例的结构中，运行完成确定电路106检测每一写电路(写/读电路)或者读电路(写/读电路)的运行的完成。基于检测的结果，确定每一电路的运行速率，并根据该检测结果，单独设置每一写电路(写/读电路)或者读电路(写/读电路)的写能力或者读能力。这允许减少对额外的写操作和读操作的需求，并抑制电路规模的增加。

(具体实例4)

在图1的结构中，当写电路运行以及当读电路运行时，电源/信号线的电势可能会波动。此种电势波动的出现会引起运行速率的降低。如图14和15所示，在本发明的实例4中，为每一电路提供电势波动检测电路107。需要注意，图14中的结构对应于图2中的结构，图15中的结构对应于图3中的结构。

在图14和15所示的本实例的结构中，电势波动检测电路107为每一电路检测电源/信号线中相对于参考电势的电势波动。此后，电势波动检测电路107作为运行状态确定电路，用于根据每一电路的运行状态，确定每单位时间内的写次数或者读次数。在本实例中，读/写能力调整电路被构造成包括电势波动检测电路107。

图16为示出了提供电势变化检测电路107的情况下的时序图。该图中上面的时序图示出了由于未出现电势波动而使得写操作或者读操作以高存取速率运行的状态。然而，该图中下面的时序图则示出了由于出现电势波动而使得电势波动检测电路107检测到写操作或者读操作以低存取速率运行的状态。

如此所述，在本实例中，提供电势波动检测电路107，用于检测电源/信号线中与每一电路有关的电势波动，并且根据检测的结果，对每一电路在一个周期内的写次数或者读次数进行调整。因此可以根据电源/信号线中的电势波动获得运行速率。

根据本实例，包括电势变化检测电路107的读/写能力调整电路104，检测电源/信号线中的电势波动，并根据检测结果，为写电路(写/读电路)或者读电路(写/读电路)中的每一个，单独设置所需的写次数或者读次数。这允许减少对额外的写操作和读操作的需求，以便抑制电路规模的增加。

(具体实例5)

存在将写操作能力或者读操作能力预先指定于规范中的情况，在这些情况下，基于预先指定的规范，固定调整写电路或者读电路中的每一个在一个周期内的写次数或者读次数。在本实例中，写电路或者读电路中的每一个在一个周期内的写次数或者读次数是可以从外部进行设置的，而无需考虑电路内部的运行状态。因此可以获得对于规范而言的最佳状态下的写操作能力或者读操作能力。

(本发明的进一步改进)

在如图1所示的实例1的本发明的基本结构中，当每一写电路或者读电路中的使能线处于激活状态时，必须通过将每一电路的电源电势保持在额定数值，或者通过将电势升高到高于额定数值，来保证运行。另一方面，在使能线处于停止状态时，即使当每一电路的电源电势被降低时，也不会出现问题。

注意，本发明的每一实例中，在每一写电路或者读电路的使能线停止的状态下，可以通过降低电路部分的电源电势，获得每一电路功率消耗的减少，而不影响每一电路中的存储器保持。此外，在每一写电路或者读电路的使能线激活的状态下，可以通过提高电路部分的电源电势，获得每一电路运行的加速度和稳定性，而不影响每一电路的存储器保持。

本发明的多端口存储器可以在位于半导体基底上的半导体装置等中，被激活地用作试图减少电路规模和功率消耗的技术，该半导体装置等具有存储保持电路、多个写电路和读电路或者多个写/读电路。

虽然关于最优选的实例对本发明进行了特别描述，但是应该理解，可以对优选实例进行各种合并和变化，并不背离本发明所声明的精神和范围。

Claims (22)

1、一种多端口存储器，包括：

多个写电路；

通过所述写电路，数据被写入其中的存储保持电路；以及

写能力调整器，用于单独设置每一所述写电路写入数据至该存储保持电路中的能力。

2、如权利要求1所述的多端口存储器，其中该写电路为写/读电路。

3、如权利要求1所述的多端口存储器，其中该写能力调整器单独设置每一所述写电路在每单位时间内的写次数。

4、如权利要求3所述的多端口存储器，其中

该写能力调整器具有运行状态确定电路，并且

该运行状态确定电路根据每一所述写电路的运行状态，确定每一所述写电路在每单位时间内的写次数。

5、如权利要求4所述的多端口存储器，其中

该运行状态确定电路具有噪声量检测电路，并且

该噪声量检测电路基于对每一所述写电路的噪声量的检测，确定每一所述写电路在每单位时间内的写次数，该噪声由所述写电路的布线之间的干扰产生。

6、如权利要求4所述的多端口存储器，其中

该运行状态确定电路具有运行速率检测电路，并且

该运行速率检测电路基于对每一所述写电路的运行速率的检测，确定每一所述写电路在每单位时间内的写次数。

7、如权利要求4所述的多端口存储器，其中

该运行状态确定电路具有电势波动检测电路，并且

该电势波动检测电路基于对每一所述写电路的电路区域中的电源/信号线的电势的检测，确定每一所述写电路在每单位时间内的写次数。

8、如权利要求3所述的多端口存储器，其中该写能力调整器被配置，以便根据每一所述写电路的电路规范，每一所述写电路在每单位时间内的写次数从外部是可设置的。

9、如权利要求1所述的多端口存储器，其中该写能力调整器根据每一所述写电路的运行的激活/停止状态，调整每一所述写电路的电源电势。

10、如权利要求9所述的多端口存储器，其中当每一所述写电路的运行停止时，该写能力调整器降低每一所述写电路的电源电势。

11、如权利要求9所述的多端口存储器，其中当每一所述写电路的运行激活时，所述写能力调整器升高每一所述写电路的电源电势，以加快其运行速率。

12、一种多端口存储器，包括：

多个读电路；

通过所述读电路，数据被从其读出的存储保持电路；以及

读能力调整器，用于单独设置每一所述读电路从该存储保持电路读出数据的能力。

13、如权利要求12所述的多端口存储器，其中该读电路为写/读电路。

14、如权利要求12所述的多端口存储器，其中该读能力调整器单独设置每一所述读电路在每单位时间内的读次数。

15、如权利要求14所述的多端口存储器，其中

该读能力调整器具有运行状态确定电路，并且

该运行状态确定电路根据每一所述读电路的运行状态，确定每一所述读电路在每单位时间内的读次数。

16、如权利要求15所述的多端口存储器，其中

该运行状态确定电路具有噪声量检测电路，并且

该噪声量检测电路基于对每一所述读电路的噪声量的检测，确定每一所述读电路在每单位时间内的读次数，该噪声由所述读电路的布线之间的干扰产生。

17、如权利要求15所述的多端口存储器，其中

该运行状态确定电路具有运行速率检测电路，并且

该运行速率检测电路基于对每一所述读电路的运行速率的检测，确定每一所述读电路在每单位时间内的读次数。

18、如权利要求15所述的多端口存储器，其中

该运行状态确定电路具有电势波动检测电路，并且

该电势波动检测电路基于对每一所述读电路的电路区域中的电源/信号线的电势的检测，确定每一所述读电路在每单位时间内的读次数。

19、如权利要求14所述的多端口存储器，其中该读能力调整器被配置，以便根据每一所述读电路的电路规范，每一所述读电路在每单位时间内的读次数从外部是可设置的。

20、如权利要求12所述的多端口存储器，其中该读能力调整器根据每一所述读电路的运行处于激活/停止状态，调整每一所述读电路的电源电势。

21、如权利要求20所述的多端口存储器，其中当每一所述读电路的运行停止时，该读能力调整器降低每一所述读电路的电源电势。

22、如权利要求20所述的多端口存储器，其中当每一所述读电路的运行激活时，该读能力调整器升高每一所述读电路的电源电势，以加快其运行速率。

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