JP4553464B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4553464B2 JP4553464B2 JP2000259669A JP2000259669A JP4553464B2 JP 4553464 B2 JP4553464 B2 JP 4553464B2 JP 2000259669 A JP2000259669 A JP 2000259669A JP 2000259669 A JP2000259669 A JP 2000259669A JP 4553464 B2 JP4553464 B2 JP 4553464B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- memory
- sets
- address setting
- cell arrays
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Description
【発明の属する技術分野】
この発明は、メモリセット数を変更することが可能な半導体記憶装置に関するものである。
【0002】
【従来の技術】
図8は従来の半導体記憶装置を示す構成図であり、図において、1〜6はメモリセルアレイ、7〜12はメモリセルアレイ1〜6とそれぞれ接続され、当該メモリセルアレイに対するデータのリード・ライトを実行するリード・ライト回路であり、リード・ライト回路7〜12はデータの書き込みを実行するライトドライバと、データの読み込みを実行するセンスアンプとから構成されている。
【0003】
13,14はリード・ライト回路7〜9,10〜12がリード・ライトを実行するアドレスを設定するとともに、リード・ライトを実行するタイミング信号を出力するアドレス設定回路であり、アドレス設定回路13,14はアドレス信号に応じてアドレスを設定して、アドレスプリデコード信号を出力するアドレスプリデコーダと、設定アドレスを格納するアドレスバッファと、制御信号したがってタイミング信号を出力するタイミングジェネレータとから構成されている。
15,16はデータバス、17,18はメモリセルアレイ1〜3,4〜6に書き込むデータ又はメモリセルアレイ1〜3,4〜6から読み出されたデータをドライブするデータ入出力バッファである。
【0004】
次に動作について説明する。
図8の半導体記憶装置は、同一チップ内で独立して動作可能なメモリセット数が2つに固定されている。即ち、メモリセルアレイ1〜メモリセルアレイ3が1つのメモリセットを構成し、メモリセルアレイ4〜メモリセルアレイ6が1つのメモリセットを構成している。
したがって、図8の半導体記憶装置は、「3Mbit 12IOのメモリ」が2セット用意されていることになる。
【0005】
上記従来例では、上述したように同一チップ内で独立して動作可能なメモリセット数が2つに固定されているが、見かけ上独立に動作するメモリセット数を可変にするものとしては、図9に示すような半導体記憶装置がある。
即ち、アドレス設定回路をメモリセルアレイと同数分用意することにより、各メモリセルアレイが独立して動作することができるようにしている。
【0006】
【発明が解決しようとする課題】
従来の半導体記憶装置は以上のように構成されているので、アドレス設定回路をメモリセルアレイと同数分用意すれば、見かけ上独立に動作するメモリセット数を可変にすることができるが、メモリセット数を固定にする場合よりもアドレス設定回路の搭載数が増加するため、半導体記憶装置のレイアウト面積の拡大を招くなどの課題があった。
【0007】
この発明は上記のような課題を解決するためになされたもので、メモリセルアレイと同数のアドレス設定回路を用意することなく、見かけ上独立に動作するメモリセット数を可変にすることができる半導体記憶装置を得ることを目的とする。
【0008】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係をメモリセット数の選択信号に応じて切り替える切替手段を設けたものである。
【0009】
この発明に係る半導体記憶装置は、リード・ライト回路とデータ入出力バッファを接続する複数のデータバスの相互間の接続関係を制御するデータバスコントロールを設けたものである。
【0010】
この発明に係る半導体記憶装置は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、全部のメモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すようにしたものである。
【0011】
この発明に係る半導体記憶装置は、使用中のメモリセルアレイに不具合が生じると、そのメモリセルアレイをアドレス設定回路から切り離して、そのアドレス設定回路から切り離されていたメモリセルアレイを当該アドレス設定回路に接続するようにしたものである。
【0012】
この発明に係る半導体記憶装置は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、1以上のメモリセルアレイから構成される各メモリセットの容量変更を受け付けるようにしたものである。
【0013】
この発明に係る半導体記憶装置は、外部からメモリセット数の選択信号を入力する専用パッド・ピンを設けたものである。
【0014】
この発明に係る半導体記憶装置は、メモリセット数の選択信号を入力する専用パッドを設け、その専用パッドをボンディング時に電源又はグランドに接続するようにしたものである。
【0015】
この発明に係る半導体記憶装置は、メモリセット数の選択信号を入力する信号配線をウエハプロセスにおいて電源又はグランドに接続するようにしたものである。
【0016】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による半導体記憶装置を示す構成図であり、図において、21〜26はメモリセルアレイ、27〜32はメモリセルアレイ21〜26とそれぞれ接続され、当該メモリセルアレイに対するデータのリード・ライトを実行するリード・ライト回路であり、リード・ライト回路27〜32はデータの書き込みを実行するライトドライバと、データの読み込みを実行するセンスアンプとから構成されている。
【0017】
33〜35はリード・ライト回路27〜32がリード・ライトを実行するアドレスを設定するアドレス設定回路であり、アドレス設定回路33〜35はアドレス信号に応じてアドレスを設定して、アドレスプリデコード信号を出力するアドレスプリデコーダと、設定アドレスを判定するアドレスバッファと、アドレス信号や制御信号したがってタイミング信号を出力するタイミングジェネレータとから構成されている。
【0018】
36はメモリセルアレイ21〜26とアドレス設定回路33〜35の対応関係をメモリセット数選択信号に応じて切り替える切替回路(切替手段)、37,38は切替回路36を構成するスイッチ、39はデータバス、40はメモリセルアレイ21〜26に書き込むデータ又はメモリセルアレイ21〜26から読み出されたデータをドライブするデータ入出力バッファである。
【0019】
次に動作について説明する。
図1の半導体記憶装置では、全メモリ容量が6Mbit、全IO数が24であり、「256K word×8IO×3セット」と「256K word×12IO×2セット」の両方を実現するものである。
なお、アドレス設定回路はメモリセット数の最大数と同数分用意されるが、この場合のメモリセット数の最大数は3セットであるため、アドレス設定回路は3個用意される。
【0020】
「256K word×8IO×3セット」を実現するモードでは、当該モードに対応するメモリセット数選択信号が切替回路36に入力される。
切替回路36は、そのメモリセット数選択信号を入力すると、スイッチ37,38を3セット側に切り替える処理を実行する。
【0021】
これにより、アドレス設定回路33がメモリセルアレイ21,22(メモリ容量:256K word×8IO=2Mbit)と接続され、アドレス設定回路34がメモリセルアレイ23,24(メモリ容量:256K word×8IO=2Mbit)と接続され、アドレス設定回路35がメモリセルアレイ25,26(メモリ容量:256K word×8IO=2Mbit)と接続されるため、全体として3セットのメモリ(メモリ容量:256K word×8IO×3セット=6Mbit)として独立に動作する。
【0022】
一方、「256K word×12IO×2セット」を実現するモードでは、当該モードに対応するメモリセット数選択信号が切替回路36に入力される。
切替回路36は、そのメモリセット数選択信号を入力すると、スイッチ37,38を2セット側に切り替える処理を実行する。
【0023】
これにより、アドレス設定回路33がメモリセルアレイ21,22,23(メモリ容量:256K word×12IO=3Mbit)と接続され、アドレス設定回路35がメモリセルアレイ24,25,26(メモリ容量:256K word×12IO=3Mbit)と接続されるため、全体として2セットのメモリ(メモリ容量:256K word×12IO×2セット=6Mbit)として独立に動作する。ただし、この場合、アドレス設定回路34は非活性になる。
【0024】
以上で明らかなように、この実施の形態1によれば、メモリセルアレイ21〜26とアドレス設定回路33〜35の対応関係をメモリセット数選択信号に応じて切り替える切替回路36を設けるように構成したので、メモリセルアレイと同数のアドレス設定回路を用意することなく、見かけ上独立に動作するメモリセット数を可変にすることができる効果を奏する。
【0025】
この実施の形態1では、「256K word×8IO×3セット」と「256K word×12IO×2セット」の両方を実現するものについて示したが、全メモリ容量が6Mbitで全IO数が24である半導体記憶装置の場合、切替回路36のスイッチとアドレス設定回路を適宜配置することにより、上記の構成の他に、下記に示す構成を実現することが可能である。
256K word×4IO×6セット
256K word×6IO×4セット
256K word×24IO×1セット
【0026】
また、この実施の形態1では、スイッチ37,38を用いて切替回路36を構成するものについて示したが、これに限るものではなく、例えば図2示すように、マルチプレクサなどを用いて構成してもよい(図2ではリード・ライト回路27〜32やデータ入出力バッファ40が省略されている)。なお、図2の例では、メモリセット数選択信号がHレベルの場合、「256K word×12IO×2セット」のモードが実現され、メモリセット数選択信号がLレベルの場合、「256K word×8IO×3セット」のモードが実現される。
【0027】
実施の形態2.
図3はこの発明の実施の形態2による半導体記憶装置を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
41はデータバス39を構成する複数のDATABUS信号線相互間の接続関係を制御するデータバスコントロールである。
【0028】
次に動作について説明する。
上記実施の形態1では、全IO数が24である半導体記憶装置について示したが、使用するIO数を変化させることができるようにしてもよい。
【0029】
具体的には、データバスコントロール41が内部のマルチプレクサを制御することにより、図4に示すように、DATABUS信号線0とDATABUS信号線1間の接続・非接続、DATABUS信号線2とDATABUS信号線3間の接続・非接続、DATABUS信号線4とDATABUS信号線5間の接続・非接続、DATABUS信号線6とDATABUS信号線7間の接続・非接続、DATABUS信号線1とDATABUS信号線2間の接続・非接続、DATABUS信号線5とDATABUS信号線6間の接続・非接続を制御する。ただし、図4では図面の簡単化のためDATABUS信号線を便宜上8本のみ記載しているが、実際にはDATABUS信号線が24本存在する。
【0030】
即ち、IO数選択信号A,Bが共にLレベルの場合、DATABUS信号線0〜DATABUS信号線7は相互に接続されず独立しているため、使用するIO数が24になる。
次に、IO数選択信号AがHレベルで、IO数選択信号BがLレベルの場合、DATABUS信号線0〜DATABUS信号線7が2本ずつ対になり(例えば、DATABUS信号線0とDATABUS信号線1が接続される)、使用するIO数が12になると同時に、24のデータ入出力バッファのうち12が非活性になる。
次に、IO数選択信号A,Bが共にHレベルの場合、DATABUS信号線0〜DATABUS信号線7が4本ずつ対になり(例えば、DATABUS信号線0とDATABUS信号線1とDATABUS信号線2とDATABUS信号線3が接続される)、使用するIO数が6になると同時に、24のデータ入出力バッファのうち18が非活性になる。
【0031】
この実施の形態2では、「256K word×8IO×3セット」と「256K word×12IO×2セット」の両方を実現するものについて示したが、全メモリ容量が6Mbitで、IO数を変える場合、下記に示す構成を実現することが可能である。
【0032】
・全DATABUS信号線を独立して使用する場合
256K word×4IO×6セット
256K word×6IO×4セット
256K word×8IO×3セット
256K word×12IO×2セット
256K word×24IO×1セット
【0033】
・DATABUS信号線を2本ずつ対にして使用する場合
512K word×2IO×6セット
512K word×3IO×4セット
512K word×4IO×3セット
512K word×6IO×2セット
512K word×12IO×1セット
【0034】
・DATABUS信号線を4本ずつ対にして使用する場合
1M word×1IO×6セット
1M word×2IO×3セット
1M word×3IO×2セット
1M word×6IO×1セット
【0035】
実施の形態3.
図5はこの発明の実施の形態3による半導体記憶装置を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
51〜53はメモリセルアレイ、54〜56はリード・ライト回路、57〜59は切替回路36を構成するスイッチである。
【0036】
次に動作について説明する。
上記実施の形態1,2では、全メモリセルアレイを使用するものについて示したが、全メモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すようにしてもよい。
【0037】
具体的には、全メモリセットの合計要求メモリ容量が6Mbitの場合、切替回路36がスイッチ57〜59を6M側に切り替えることにより、メモリセルアレイ51,52,53をアドレス設定回路33,34,35から切り離して、メモリセルアレイ51,52,53を非活性にする。この場合、上記実施の形態1と同様の構成になる。
一方、全メモリセットの合計要求メモリ容量が9Mbitの場合、切替回路36がスイッチ57〜59を9M側に切り替えることにより、メモリセルアレイ51,52,53をアドレス設定回路33,34,35と接続して、メモリセルアレイ51,52,53を活性化する。この場合、「256K word×12IO×3セット」と「256K word×18IO×2セット」の両方を実現することができる。
【0038】
実施の形態4.
図6はこの発明の実施の形態4による半導体記憶装置を示す構成図であり、図において、図5と同一符号は同一または相当部分を示すので説明を省略する。
60〜65は切替回路36を構成するスイッチである。
【0039】
次に動作について説明する。
上記実施の形態3では、全メモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すものについて示したが、メモリセルアレイ51〜53が非活性の状態にあるとき、使用中のメモリセルアレイに不具合が生じると、そのメモリセルアレイをアドレス設定回路から切り離して、非活性状態のメモリセルアレイ51〜53を当該アドレス設定回路に接続するようにしてもよい。
【0040】
例えば、メモリセルアレイ21に不具合がある場合、切替回路36がスイッチ60,61をシフトあり側に切り替えることにより、メモリセルアレイ21を隣のメモリセルアレイ22にシフトし、メモリセルアレイ22を隣のメモリセルアレイ51にシフトする。
これにより、半導体記憶装置の歩留まりを高めることができる効果を奏する。
【0041】
実施の形態5.
図7はこの発明の実施の形態5による半導体記憶装置を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
66は切替回路36を構成するスイッチ、67はアドレス設定回路である。
【0042】
次に動作について説明する。
上記実施の形態1では、各メモリセットの容量が固定(2Mbit又は3Mbit)のものについて示したが各メモリセットの容量変更を受け付けるようにしてもよい。
【0043】
具体的には、切替回路36がスイッチ66をONにすると、上記実施の形態1と同様の構成を実現することができるが、切替回路36がスイッチ66をOFFにすると、「256K word×8IO×2セット」+「256K word×4IO×2セット」の構成を実現することができる。
【0044】
実施の形態6.
上記実施の形態1から実施の形態5では、メモリセット数選択信号の入力元については特に言及していないが、外部からメモリセット数選択信号を入力する専用パッド・ピンを設けるようにしてもよい。
これにより、メモリセット数の選択を外部から行うことができるため、1つの半導体記憶装置で複数通りの使用が可能になる。
【0045】
また、メモリセット数選択信号を入力する専用パッドを設け、専用パッドをボンディング時に電源又はグランドに接続するようにしてもよい。
これにより、製造を簡単化することができるため、低コスト化を図ることができる。
【0046】
また、メモリセット数選択信号を入力する信号配線をウエハプロセスにおいて電源又はグランドに接続するようにしてもよい。
これにより、その後の工程を簡単化することができる。
【0047】
【発明の効果】
以上のように、この発明によれば、複数のメモリセルアレイと複数のアドレス設定回路の対応関係をメモリセット数の選択信号に応じて切り替える切替手段を設けるように構成したので、メモリセルアレイと同数のアドレス設定回路を用意することなく、見かけ上独立に動作するメモリセット数を可変にすることができる効果がある。
【0048】
この発明によれば、リード・ライト回路とデータ入出力バッファを接続する複数のデータバスの相互間の接続関係を制御するデータバスコントロールを設けるように構成したので、使用するIO数を変化させることができる効果がある。
【0049】
この発明によれば、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、全部のメモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すように構成したので、消費電力を低減することができる効果がある。
【0050】
この発明によれば、使用中のメモリセルアレイに不具合が生じると、そのメモリセルアレイをアドレス設定回路から切り離して、そのアドレス設定回路から切り離されていたメモリセルアレイを当該アドレス設定回路に接続するように構成したので、半導体記憶装置の歩留まりを高めることができる効果がある。
【0051】
この発明によれば、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、1以上のメモリセルアレイから構成される各メモリセットの容量変更を受け付けるように構成したので、使用の用途を広げることができる効果がある。
【0052】
この発明によれば、外部からメモリセット数の選択信号を入力する専用パッド・ピンを設けるように構成したので、1つの半導体記憶装置で複数通りの使用が可能になる効果がある。
【0053】
この発明によれば、メモリセット数の選択信号を入力する専用パッドを設け、その専用パッドをボンディング時に電源又はグランドに接続するように構成したので、低コスト化を図ることができる効果がある。
【0054】
この発明によれば、メモリセット数の選択信号を入力する信号配線をウエハプロセスにおいて電源又はグランドに接続するように構成したので、その後の工程を簡単化することができる効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による半導体記憶装置を示す構成図である。
【図2】 切替回路の一例を示す構成図である。
【図3】 この発明の実施の形態2による半導体記憶装置を示す構成図である。
【図4】 データバスコントロールの一例を示す構成図である。
【図5】 この発明の実施の形態3による半導体記憶装置を示す構成図である。
【図6】 この発明の実施の形態4による半導体記憶装置を示す構成図である。
【図7】 この発明の実施の形態5による半導体記憶装置を示す構成図である。
【図8】 従来の半導体記憶装置を示す構成図である。
【図9】 従来の半導体記憶装置を示す構成図である。
【符号の説明】
21〜26 メモリセルアレイ、27〜32 リード・ライト回路、33〜35 アドレス設定回路、36 切替回路(切替手段)、37,38 スイッチ、39 データバス、40 データ入出力バッファ、41 データバスコントロール、51〜53 メモリセルアレイ、54〜56 リード・ライト回路、57〜59 スイッチ、60〜65 スイッチ、66 スイッチ、67 アドレス設定回路。
Claims (8)
- 複数のメモリセルアレイとそれぞれ接続され、当該メモリセルアレイに対するデータのリード・ライトを実行する複数のリード・ライト回路と、上記複数のメモリセルアレイにおける複数のメモリセット数のうち、最大のメモリセット数分だけ用意され、上記複数のリード・ライト回路がリード・ライトを実行するアドレスを設定する複数のアドレス設定回路と、上記複数のメモリセルアレイと上記複数のアドレス設定回路の対応関係をメモリセット数の選択信号に応じて切り替える切替手段とを備えた半導体記憶装置。
- リード・ライト回路とデータ入出力バッファを接続する複数のデータバスの相互間の接続関係を制御するデータバスコントロールを設けたことを特徴とする請求項1記載の半導体記憶装置。
- 切替手段は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、全部のメモリセルアレイを活性化しなくても要求メモリ容量を確保できる場合、一部のメモリセルアレイをアドレス設定回路から切り離すことを特徴とする請求項1記載の半導体記憶装置。
- 切替手段は、使用中のメモリセルアレイに不具合が生じると、そのメモリセルアレイをアドレス設定回路から切り離して、そのアドレス設定回路から切り離されていたメモリセルアレイを当該アドレス設定回路に接続することを特徴とする請求項3記載の半導体記憶装置。
- 切替手段は、複数のメモリセルアレイと複数のアドレス設定回路の対応関係を切り替える際、1以上のメモリセルアレイから構成される各メモリセットの容量変更を受け付けることを特徴とする請求項1記載の半導体記憶装置。
- 外部からメモリセット数の選択信号を入力する専用パッド・ピンを設けたことを特徴とする請求項1記載の半導体記憶装置。
- メモリセット数の選択信号を入力する専用パッドを設け、その専用パッドをボンディング時に電源又はグランドに接続することを特徴とする請求項1記載の半導体記憶装置。
- メモリセット数の選択信号を入力する信号配線をウエハプロセスにおいて電源又はグランドに接続することを特徴とする請求項1記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000259669A JP4553464B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体記憶装置 |
US09/760,802 US6400597B1 (en) | 2000-08-29 | 2001-01-17 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000259669A JP4553464B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002074935A JP2002074935A (ja) | 2002-03-15 |
JP4553464B2 true JP4553464B2 (ja) | 2010-09-29 |
Family
ID=18747811
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000259669A Expired - Fee Related JP4553464B2 (ja) | 2000-08-29 | 2000-08-29 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6400597B1 (ja) |
JP (1) | JP4553464B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006040403A (ja) * | 2004-07-27 | 2006-02-09 | Matsushita Electric Ind Co Ltd | 多ポートメモリ |
US7827345B2 (en) * | 2005-08-04 | 2010-11-02 | Joel Henry Hinrichs | Serially interfaced random access memory |
KR20100091640A (ko) * | 2009-02-11 | 2010-08-19 | 삼성전자주식회사 | 메모리 장치, 이를 포함하는 메모리 시스템, 및 이들의 데이터 처리 방법 |
US9224436B2 (en) | 2013-05-24 | 2015-12-29 | Micron Technology, Inc. | Apparatuses including a memory array with separate global read and write lines and/or sense amplifier region column select line and related methods |
US9390770B2 (en) * | 2014-05-16 | 2016-07-12 | Micron Technology, Inc. | Apparatuses and methods for accessing memory including sense amplifier sections and coupled sources |
US11094372B1 (en) | 2020-05-07 | 2021-08-17 | Powerchip Semiconductor Manufacturing Corporation | Partial writing method of dram memoryl device to reduce power consumption associated with large voltage swing of internal input/output lines |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5894193A (ja) * | 1981-11-27 | 1983-06-04 | Ricoh Co Ltd | リ−ド・オンリ−・メモリ |
JPH0227759B2 (ja) * | 1981-12-16 | 1990-06-19 | Tokyo Shibaura Electric Co |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04121896A (ja) | 1990-09-12 | 1992-04-22 | Fujitsu Ltd | 半導体記憶装置 |
JPH1083672A (ja) | 1996-09-10 | 1998-03-31 | Hitachi Ltd | 半導体集積回路装置 |
US5691946A (en) * | 1996-12-03 | 1997-11-25 | International Business Machines Corporation | Row redundancy block architecture |
JP3206541B2 (ja) * | 1998-03-04 | 2001-09-10 | 日本電気株式会社 | 半導体記憶装置 |
-
2000
- 2000-08-29 JP JP2000259669A patent/JP4553464B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-17 US US09/760,802 patent/US6400597B1/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5894193A (ja) * | 1981-11-27 | 1983-06-04 | Ricoh Co Ltd | リ−ド・オンリ−・メモリ |
JPH0227759B2 (ja) * | 1981-12-16 | 1990-06-19 | Tokyo Shibaura Electric Co |
Also Published As
Publication number | Publication date |
---|---|
US20020024832A1 (en) | 2002-02-28 |
US6400597B1 (en) | 2002-06-04 |
JP2002074935A (ja) | 2002-03-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6178135B1 (en) | Multi-bank memory devices having bank selection switches therein that enable efficient sense amplifier utilization | |
US8380927B2 (en) | Upgradable system with reconfigurable interconnect | |
US10866916B2 (en) | Folded memory modules | |
US5815456A (en) | Multibank -- multiport memories and systems and methods using the same | |
JPH01109599A (ja) | 書込み・消去可能な半導体記憶装置 | |
JPH08315578A (ja) | 半導体装置 | |
JP3588075B2 (ja) | 集積回路および該集積回路のテスト方法 | |
JP3850938B2 (ja) | 半導体メモリ装置 | |
JP4553464B2 (ja) | 半導体記憶装置 | |
KR0164391B1 (ko) | 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치 | |
KR100334143B1 (ko) | 반도체 메모리 장치와 불량 메모리 셀 구제 방법 | |
JP3970716B2 (ja) | 半導体記憶装置およびその検査方法 | |
KR100345976B1 (ko) | 반도체 메모리 장치 | |
JP2003151295A5 (ja) | ||
JPH04278288A (ja) | 半導体記憶装置 | |
JP3728554B2 (ja) | 複合データテスト回路が簡素化された半導体メモリ装置 | |
JPH0365745A (ja) | Icカード | |
JP3035956B2 (ja) | 書込みマスク可能な半導体メモリ装置 | |
JP3222545B2 (ja) | 半導体記憶装置 | |
JP3645366B2 (ja) | 集積半導体メモリ | |
JP3869377B2 (ja) | 半導体装置 | |
KR100512834B1 (ko) | 반도체 기억 장치 | |
JPH10241352A (ja) | 半導体記憶装置 | |
JP3677187B2 (ja) | 半導体装置 | |
JPH07192494A (ja) | 集積回路のメモリテスト回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070621 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100706 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100713 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |