JPH08315578A - 半導体装置 - Google Patents

半導体装置

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JPH08315578A
JPH08315578A JP12211995A JP12211995A JPH08315578A JP H08315578 A JPH08315578 A JP H08315578A JP 12211995 A JP12211995 A JP 12211995A JP 12211995 A JP12211995 A JP 12211995A JP H08315578 A JPH08315578 A JP H08315578A
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昭彦 江守
Takashi Akioka
隆志 秋岡
Shuichi Miyaoka
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Abstract

(57)【要約】 【目的】パリティビットを持ち、かつ入出力ビット数を
複数通りに切り替える半導体メモリのビット数構成を切
り替えても、メモリブロックの構成ビット数を均等にし
て、遅延時間の増大を防ぐことにある。 【構成】少なくとも１つのビットにパリティビットを含
む複数ビットから成り、複数のメモリブロックによって
分割されて構成されるメモリアレイと、上記メモリアレ
イの入出力ビット数を切り替えるビット構成切り替え部
とを有し、上記メモリブロックの数が３の倍数であり、
それぞれの上記メモリブロックの入出力ビット数を均等
にしたこと。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置、特
にパリティビットを有する高速の半導体メモリあるいは
それを含む半導体装置に関する。
【０００２】
【従来の技術】記憶容量の大容量化に伴い半導体メモリ
では、メモリセルアレイを複数のブッロックに分け、更
に１ブロックを複数のマットに分けて、同時に動作する
回路数を減らして消費電力を低減している。
【０００３】例えば、１つのアドレスに対して複数ビッ
トのデータを入出力する際、複数あるメモリブロックの
中から所定の１つのメモリブロックが選択され、更にそ
のメモリブロック内の１つのメモリマット中にある複数
のメモリセルが選択されて、複数ビットのデータが同時
に出力あるいは入力される。
【０００４】また、高速な半導体メモリでは、全てのメ
モリブロックを選択し、各メモリブロックでは各々１つ
のメモリマット内のメモリセルが選択されて、複数ビッ
トのデータが同時に出力あるいは入力されている。
【０００５】上述のいずれの場合でも、１つの半導体メ
モリのチップ内ではメモリブロックの数が２のｎ乗個
（ｎは正の整数）に分割されている。
【０００６】
【発明が解決しようとする課題】上述のメモリブロック
が２のｎ乗個に分割されている半導体メモリでは、半導
体メモリがパリティビットを持ち、かつ入出力ビット数
を複数通りに変える必要がある場合には、以下の点で配
慮がなされていなかった。
【０００７】例えば、あるチップが×３６ビット構成と
×１８ビット構成の２通りのビット構成が可能であると
すると、少ない方のビット構成（×１８）を実現する場
合、各ブロックで入出力されるデータのビット数を均等
にすることができず、複数ブロック間にわたる信号伝達
パスが必要になり、高速化が妨げられると言う問題点が
ある。
【０００８】つまり、メモリブロック数が４個の場合
（２の２乗）で考えると、×３６ビットの時は各ブロッ
クの入出力ビット数は９ビットである。これに対して、
×１８ビットの時は入出力ビット数が４ビットと５ビッ
トの２種類のメモリブロックが存在することになる。
【０００９】各ブロックは９ビットを出力する様に構成
されているので、×３６から×１８への切り替えの際、
隣り合う２ビットごとにどちらか一方のビットの信号を
出力（又は、一方のビットへ信号を入力）するような論
理を組まなければならない。残った９番目の１ビットに
関しては、他のメモリブロックの１ビットとペアを組ん
でどちらか一方のビットの信号を出力（一方のビットへ
信号を入力）するように論理を組まなければならない。
【００１０】この為、余った９番目のビット以外の信号
伝達のパスはそれに対応するメモリブロックを用いるこ
とができるが、この余った９番目の１ビットの信号線は
隣のメモリブロックに接続しなければならず、配線遅延
時間が増大するという問題がある。
【００１１】本発明の目的は、パリティビットを持ち、
かつ入出力ビット数を複数通りに切り替える半導体メモ
リのビット数構成を切り替えても、メモリブロックの構
成ビット数を均等にして、遅延時間を増大させずに、高
速に動作する半導体メモリあるいはそれを含むマイコン
などの半導体装置を提供するにある。
【００１２】
【課題を解決するための手段】本発明によれば、少なく
とも１つのビットにパリティビットを含む複数ビットか
ら成り、複数のメモリブロックによって分割されて構成
されるメモリアレイと、上記メモリアレイの入出力ビッ
ト数を切り替えるビット構成切り替え部とを有し、上記
メモリブロックの数が３の倍数であり、それぞれの上記
メモリブロックの入出力ビット数を均等にしたことを特
徴とする。
【００１３】
【作用】上述のように、メモリブロックの数を３の倍数
にすることにより、ビット構成を変えても、１つのメモ
リブロックのビット数を均等にすることができ、メモリ
ブロック間にまたがる配線を必要としない。つまり、配
線遅延の増大を招くことなく、パリティビットを有する
ビット構成可変の高速な半導体記憶装置を実現できる。
【００１４】
【実施例】図１及び図２に本発明の一実施例を示す。半
導体メモリチップ１０において、メモリアレイが６個の
メモリブロック１００に分かれている。メモリブロック
１００は、更に８個のメモリマット２００に分割され、
メモリマット２００は６個のメモリユニット２１０から
成る。２０はデータ入出力用のパッドを示す。
【００１５】チップ中央部の２個のメモリブロックに関
しては、メモリブロックの中央部に周辺回路１０００を
設けるために、メモリマットを各４個ずつ左右に分けて
配置しているが、他のメモリブロックと動作は全く同じ
である。これにより、周辺回路１０００をチップ中央部
にバランス良く配置できるので、配線部の信号伝達遅延
の増加を防ぐことができる。本実施例では、×３６ビッ
トと×１８ビット（内、パリティビットは各々×４ビッ
トと×２ビット）の切り替え機能を有する場合について
説明する。
【００１６】本発明の半導体メモリあるいは半導体装置
では、複数通りのビット構成から１つのビット構成を選
択するＩ／Ｏ選択部３１０を有する。Ｉ／Ｏ選択部３１
０には、×１８ビットか×３６ビットを選択する信号×
１８Ｂと、×１８が選択された際、２組存在する×１８
ビット（×１８ａと×１８ｂ）の内、どちらの×１８ビ
ットを選択するか決める信号Ｉ／Ｏ selectが入力され
る。
【００１７】このＩ／Ｏ選択部３１０の出力信号を受け
てデータの出力数またはデータの入力数を切替えるの
が、データ選択部３００である。
【００１８】また、４００はセンス回路及びライト用バ
ッファ回路、５００は出力バッファ及びデータ入力バッ
ファ（Ｄｉｎバッファ）で、入出力パッド２０はチップ
上下に各々１８個、計３６個ある。×３６ビットの時は
３６個のパッドは全て使われるが、×１８ビットの時は
その内の半分が使用される。
【００１９】図１及び図２では、１１０の部分を拡大し
て示してある。１１０の領域には入出力パッド２０が６
個有り、×１８ビットの時にはその内１，３，５番のパ
ッドが使用される。この図で、データ選択部３００とパ
ッド２０間の配線については×１８ビットの場合を実線
で示した。すなわち、データ選択部３００の１番と２
番，３番と４番，５番と６番で各々配線が共通に接続さ
れ、Ｉ／Ｏ select信号に従って、データ選択部３００
の１，３，５番か２，４，６番が動作する。
【００２０】なお、×３６ビットの時はデータ選択部３
００の１，３，５番及び２，４，６番に接続される信号
配線はお互いに分離され、２，４，６番に接続された配
線は破線で示す様に結線される。
【００２１】領域１１０以外にあるメモリブロックにつ
いても、１１０内のメモリブロックと同じ構成となり、
メモリユニット２１０と入力パッド２０を結ぶ信号伝達
パスは、各メモリブロックごとに閉じており、信号伝達
パスが複数のメモリブロックにわたる事はない。
【００２２】一方、図７及び図８に示した従来技術の様
にメモリブロックが２のｎ乗個（この場、ｎ＝２）の場
合には、×１８ビットにおいて、例えば入出力ビット数
がチップ左側のメモリブロックで５ビット、チップ右側
のメモリブロックで４ビットとアンバランスになる。こ
の為、データ選択部３００の１番から８番と１１番から
１８番では、信号配線が自分の属するメモリブロック内
で閉じるが、９番及び１０番については、信号配線が左
右２ブロック間に亘ってほぼチップの左端かっら右端ま
で伸びる事となり、信号伝達遅延時間がこのパスだけ著
しく増大する。図３にメモリユニット２１０とデータ選
択部３００及びＩ／Ｏ選択部３１０の実施例を示した。
データの読み出し時には、１本の選択されたワード線２
２１に接続されたメモリセル２２０のデータ信号がビッ
ト線２２２に現れ、読み出し用カラム選択スイッチ２４
０を経てセンスアンプ回路に入力され、更に次段のセン
ス系回路へと伝達される。また、データ書き込み時に
は、ライトアンプ回路の出力信号が、書き込み用カラム
選択スイッチ２３０を経てビット線２２２に入力され、
メモリセル２２０にデータが書き込まれる。
【００２３】×３６ビット構成の時は、×１８Ｂ信号が
Ｌレベル状態にある。この時、Ｉ／Ｏ選択部３１０の出
力は、各メモリユニット２１０にあるデータ選択部３０
０の全てに対して、Ｉ／Ｏ select信号に無関係にＨレ
ベルの状態にあるので、データ選択部３００は６個とも
全て動作する。
【００２４】一方、×１８ビット構成の際は、×１８Ｂ
信号がＨレベル状態にあり、Ｉ／Ｏselect信号の電位レ
ベルに従って、奇数番または偶数番のデータ選択部３０
０が動作する。
【００２５】なお、本実施例では、Ｉ／Ｏ選択部３１０
の出力信号によりライトアンプ及びセンスアンプ回路の
動作を制御したが、上記出力信号でカラム選択スイッチ
の動作を制御しても同様にビット構成の切り替えができ
る。
【００２６】図５に第２の実施例として、メモリブロッ
ク数が３個の場合のチップ構成を示した。また、図６に
は、第３の実施例として、メモリブロックの数は６個で
あるが、周辺回路１０００を各メモリブロック間に配置
した場合のチップ構成を示した。
【００２７】通常のビット構成である×６４，×３２，
×１６ビットに、パリティビットを付加した、×７２，
×３６，×１８ビットの各構成を、マスタースライスま
たはボンディングオプションにより１チップ上で実現す
る半導体メモリを例にして、以下に本発明の効果を説明
する。
【００２８】メモリブロックの分割数が３の倍数であれ
ば、図４に示すように、メモリブロック数が３であれ
ば、×７２，×３６，×１８ビットの各構成に対して、
各メモリブロックの受け持つ入出力ビット数は、各々２
４，１２，６ビットであり、同様にして、メモリブロッ
ク数が６又は９であれば、それぞれ１２，６，３ビット
又は８，４，２ビットと均等に分割できる。
【００２９】
【発明の効果】上述のように、メモリブロックの数を３
の倍数にすることにより、ビット構成を変えても、１つ
のメモリブロックのビット数を均等にすることができ、
メモリブロック間にまたがる配線を必要としない。つま
り、複数ブロック間にわたる信号伝達パスを無くすこと
ができるので、配線遅延の増大を招くことなく、パリテ
ィビットを有するビット構成可変の高速な半導体記憶装
置を実現できる。
【図面の簡単な説明】
【図１】本発明のメモリアレイの一構成例を示す図。
【図２】本発明のメモリブロックの一構成例を示す図。
【図３】本発明のメモリの一構成例を示す図。
【図４】１メモリブロック当たりの構成ビット数の一例
を示す図。
【図５】本発明の他の実施例のチップ構成の一例を示す
図。
【図６】本発明の他の実施例のチップ構成の一例を示す
図。
【図７】従来技術のメモリアレイの一構成例を示す図。
【図８】従来技術のメモリブロックの一構成例を示す
図。
【符号の説明】
１０…半導体メモリチップ、１００…メモリブロック、
２００…メモリマット、２１０…メモリユニット、３０
０…データ選択部、３１０…Ｉ／Ｏ選択部。
フロントページの続き (72)発明者 江守 昭彦 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 秋岡 隆志 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 宮岡 修一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 中里 伸二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 光本 欽哉 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つのビットにパリティビット
    を含む複数ビットから成り、複数のメモリブロックから
    構成されるメモリアレイと、 上記メモリアレイの入出力ビット数を切り替えるビット
    構成切り替え部とを有し、 上記メモリブロックの数が３の倍数であり、それぞれの
    上記メモリブロックの入出力ビット数を均等にしたこと
    を特徴とする半導体記憶装置。
  2. 【請求項２】特許請求項１において、 上記複数個のメモリブロックの中のチップ中央部にある
    メモリブロックには、ブロックの中央部に周辺回路を配
    置した事を特徴とする半導体記憶装置。
  3. 【請求項３】少なくとも１つのビットにパリティビット
    を含む複数ビットから成り、複数のメモリブロックから
    構成されるメモリアレイと、 上記メモリアレイの入出力ビット数を切り替えるビット
    構成切り替え部と、 上記ビット構成切り替え部が、複数通りのビット構成よ
    り１つのビット構成を選択するＩ／Ｏ選択部と、 上記Ｉ／Ｏ選択部の出力信号を受けてデータの出力数、
    又は、データの入力数を切り替えるデータ選択部とを有
    し、 上記メモリブロックの数が３の倍数であり、それぞれの
    上記メモリブロックの入出力ビット数を均等にしたこと
    を特徴とする半導体記憶装置。
  4. 【請求項４】特許請求項３において、 上記データ選択部は、少なくともメモリセルにデータを
    書き込むライトアンプと、メモリセルから出力されたデ
    ータを増幅するセンスアンプとを有することを特徴とす
    る半導体記憶装置。
  5. 【請求項５】特許請求項３において、 上記データ選択部は、少なくともメモリセルに接続され
    たビット線と上記ライトアンプ及びセンスアンプを接続
    又は切り離すカラム選択スイッチとを有することを特徴
    とする半導体記憶装置。
  6. 【請求項６】特許請求項３において、 上記複数個のメモリブロックの中のチップ中央部にある
    メモリブロックには、ブロックの中央部に周辺回路を配
    置した事を特徴とする半導体記憶装置。
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