JPS6299982A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6299982A JPS6299982A JP60237382A JP23738285A JPS6299982A JP S6299982 A JPS6299982 A JP S6299982A JP 60237382 A JP60237382 A JP 60237382A JP 23738285 A JP23738285 A JP 23738285A JP S6299982 A JPS6299982 A JP S6299982A
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- JP
- Japan
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- memory
- sense amplifier
- divided
- mats
- semiconductor memory
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置技術さらにはＬＳＩ（大規
模集積回路）化された５−ＲＡＭ （スタチック型ラン
ダム・アクセス・メモリ）に通用して特に有効な技術に
関するもので、例えば２５６ＫＸＩビツトあるいはそれ
以上の集積度を持つ５−ＲＡＭに利用して有効な技術に
関するものである。
模集積回路）化された５−ＲＡＭ （スタチック型ラン
ダム・アクセス・メモリ）に通用して特に有効な技術に
関するもので、例えば２５６ＫＸＩビツトあるいはそれ
以上の集積度を持つ５−ＲＡＭに利用して有効な技術に
関するものである。
例えば、日経マグロウヒル社刊行［日経エレクトロニク
ス １９８４年２月２７日号（Ｎ［１３３７）９８〜１
０３頁」に紹介されているような大容量の半導体記憶ｇ
ｅｆｆｉ（Ｓ−ＲＡＭ）では、記憶セルが配列された記
憶マントを同一の半導体基板内にて複数の記憶マットに
分割することが行われる。
ス １９８４年２月２７日号（Ｎ［１３３７）９８〜１
０３頁」に紹介されているような大容量の半導体記憶ｇ
ｅｆｆｉ（Ｓ−ＲＡＭ）では、記憶セルが配列された記
憶マントを同一の半導体基板内にて複数の記憶マットに
分割することが行われる。
これにより、ワード庫の駆動負担を軽ｒ、１ｉ、させ、
かつデータ線における続出Ｓ／Ｎを向上させることがで
きる。
かつデータ線における続出Ｓ／Ｎを向上させることがで
きる。
第３図は本発明以前における大容址半導体記憶ｆ２置の
レイアラ［７１成の概要を示す。
レイアラ［７１成の概要を示す。
同図にその概要を示す半導体基板内ｆ！ｆ１００には、
例えば２５６Ｋｘ １ビツトといった大容量の５−ＲＡ
Ｍであって、アドレスバッファ／プリデコーダ１０．Ｘ
デコーダ２１〜２４、記憶マットＭ１〜Ｍ４、Ｙ選択ス
イッチ３１〜３４、センスアンプ４１〜４４、出力バッ
ファ５０、および制御回路６０などが配設されている。
例えば２５６Ｋｘ １ビツトといった大容量の５−ＲＡ
Ｍであって、アドレスバッファ／プリデコーダ１０．Ｘ
デコーダ２１〜２４、記憶マットＭ１〜Ｍ４、Ｙ選択ス
イッチ３１〜３４、センスアンプ４１〜４４、出力バッ
ファ５０、および制御回路６０などが配設されている。
ここで、多数の記憶セルが配列される記憶マットは、Ｍ
】〜Ｍ４０４つに分割されている。そして、各記憶マッ
トＭ１〜Ｍ４ごとに、Ｘデコーダ２１〜２４、Ｙ選択ス
イッチ３１〜３４、およびセンスアンプ４１〜４４がそ
れぞれ１つずつ形成されている。
】〜Ｍ４０４つに分割されている。そして、各記憶マッ
トＭ１〜Ｍ４ごとに、Ｘデコーダ２１〜２４、Ｙ選択ス
イッチ３１〜３４、およびセンスアンプ４１〜４４がそ
れぞれ１つずつ形成されている。
その動作の概要は、先ず、アドレスバッファ／プリデコ
ーダ１０、Ｘデコーダ２１〜２４、Ｙ選択スイッチ３１
〜３３によって記憶マットＭ１〜Ｍ４内の任意の記憶セ
ルが選択される。選択された記憶セルの記憶状態は、４
１〜４４の中のいずれか１つのセンスアンプによって検
知され、出力バッファ５０を介して外部へ出力される。
ーダ１０、Ｘデコーダ２１〜２４、Ｙ選択スイッチ３１
〜３３によって記憶マットＭ１〜Ｍ４内の任意の記憶セ
ルが選択される。選択された記憶セルの記憶状態は、４
１〜４４の中のいずれか１つのセンスアンプによって検
知され、出力バッファ５０を介して外部へ出力される。
しかしながら、上述した半導体記憶装置では、例えば、
同時に選択されて読み出される記憶セルが全ての分割記
憶マツ）Ｍｌ〜Ｍ４を通して１つだけの場合であっても
、センスアンプ４１〜４４は記憶マットＭ１〜Ｍ４０分
割数分だけ設けられていた。このため、その複数のセン
スアンプ４１〜４４を設けるためにレイアウトスペース
が余分に必要となり、これとともにその複数のセンスア
ンプからの出力線をそれぞれに引き回すためのレイアウ
トスペースも必要となり、このことがこの種の半導体記
憶装置のチップサイズの縮小を阻む原因の一つとなって
いる、という問題点が本発明者らによって明らかにされ
た。
同時に選択されて読み出される記憶セルが全ての分割記
憶マツ）Ｍｌ〜Ｍ４を通して１つだけの場合であっても
、センスアンプ４１〜４４は記憶マットＭ１〜Ｍ４０分
割数分だけ設けられていた。このため、その複数のセン
スアンプ４１〜４４を設けるためにレイアウトスペース
が余分に必要となり、これとともにその複数のセンスア
ンプからの出力線をそれぞれに引き回すためのレイアウ
トスペースも必要となり、このことがこの種の半導体記
憶装置のチップサイズの縮小を阻む原因の一つとなって
いる、という問題点が本発明者らによって明らかにされ
た。
この発明の目的は、記憶マットが複数に分割された半導
体記憶装置のチップサイズを、プロセスの変更などに依
らずに回路的に縮小化することを可能にした半導体記憶
装置技術を提供することにある。
体記憶装置のチップサイズを、プロセスの変更などに依
らずに回路的に縮小化することを可能にした半導体記憶
装置技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
に説明すれば、下記のとおりである。
すなわち、記憶マットが複数に分割形成された半導体記
憶装置にあって、複数の分割記憶マットの間にてセンス
アンプを共用する構成により、各記憶マットごとにセン
スアンプを設けることを不要にし、これによって、その
半導体記憶装置のチップサイズを、プロセスの変更など
に依らずに回路的に簡単に縮小化することを可能にする
、という目的を達成するものである。
憶装置にあって、複数の分割記憶マットの間にてセンス
アンプを共用する構成により、各記憶マットごとにセン
スアンプを設けることを不要にし、これによって、その
半導体記憶装置のチップサイズを、プロセスの変更など
に依らずに回路的に簡単に縮小化することを可能にする
、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
示す。
第１図はこの発明による半導体記憶装置の要部における
一実施例を示す。
一実施例を示す。
また、第２図はそのレイアウト構成の概要を示す。
第１図および第２図に示す半導体記憶装置は、゛例えば
２５６ＫＸ １ビツトといった大容量の５−ＲＡＭであ
って、その基本的な構成は第３図に示したものとほぼ同
様である。
２５６ＫＸ １ビツトといった大容量の５−ＲＡＭであ
って、その基本的な構成は第３図に示したものとほぼ同
様である。
先ず、第２図に示すように、実施例の半導体記憶装置１
００は、アドレス７７７７７１号デコーダ１０．Ｘデコ
ーダ２１〜２４、記憶マットＭ１〜Ｍ４、Ｙ選択スイッ
チ３１〜３４、センスアンプ４１，４３、出力バッファ
５０．および制御回路６０などによって構成される。
００は、アドレス７７７７７１号デコーダ１０．Ｘデコ
ーダ２１〜２４、記憶マットＭ１〜Ｍ４、Ｙ選択スイッ
チ３１〜３４、センスアンプ４１，４３、出力バッファ
５０．および制御回路６０などによって構成される。
多数の記憶セルが配列される記憶マットは、Ｍｌ〜Ｍ４
０４つに分割されている。その動作の概要は、先ず、ア
ドレスバッファ／プリデコーダ１０、Ｘデコーダ２１〜
２４、Ｙ選択スイッチ３１〜３３によって記憶マットＭ
１〜Ｍ４内の任意の記憶セルが選択される。選択された
記憶セルの記憶状態は、センスアンプ４１または４３に
よって検知され、出力バッファ５０を介して外部へ出力
される。
０４つに分割されている。その動作の概要は、先ず、ア
ドレスバッファ／プリデコーダ１０、Ｘデコーダ２１〜
２４、Ｙ選択スイッチ３１〜３３によって記憶マットＭ
１〜Ｍ４内の任意の記憶セルが選択される。選択された
記憶セルの記憶状態は、センスアンプ４１または４３に
よって検知され、出力バッファ５０を介して外部へ出力
される。
ここで、第２図における半導体記憶装置１００では、４
つに分割された記憶マットＭ１〜ｈｉ ４に対して、セ
ンスアンプ４１．４３は２つ（あるいは２系列）しか設
けられていない。各センスアンプ４１，４３はそれぞれ
、２つの記憶マツ）ＭｌとＭ２およびＭ３とＭ４の間に
それぞれ１つずつしか設けられていない。この２つの記
憶マツトド１つのセンスアンプは、次のようにして接続
されている。
つに分割された記憶マットＭ１〜ｈｉ ４に対して、セ
ンスアンプ４１．４３は２つ（あるいは２系列）しか設
けられていない。各センスアンプ４１，４３はそれぞれ
、２つの記憶マツ）ＭｌとＭ２およびＭ３とＭ４の間に
それぞれ１つずつしか設けられていない。この２つの記
憶マツトド１つのセンスアンプは、次のようにして接続
されている。
第１図は、上記センスアンプ４１．４３の一方（４１）
と、このセンスアンプ４１０両側に配設された記憶マツ
）Ｍｌ 、Ｍ２との部分を詳細に示す。同図において、
各分割記憶マットＭ１９Ｍ２にはそれぞれ、多数の記憶
セルｍが行（Ｘ）と列（Ｙ）のマトリックス状に配列さ
れるとともに、複数のワード線Ｗと複数対のデータ線り
が互いに直交すべく布線されている。ワード線Ｗは、Ｘ
デコーダ２１または２２によって択一的に選択・駆動さ
れるようになっている。また、データ線りは、Ｙ選択ス
イッチ３１または３２によって択一的に選択されて共通
データ線ＤｃｌまたはＤｃ２に接続されるようになって
いる。共通データ線Ｄａ １゜Ｄｃ２はそれぞれ、Ｙ選
択スイッチ３１．３２とともに、記憶マツ）Ｍｌ 、Ｍ
２ごとに設けられてここで、センスアンプ４１は、互い
に対向して位置し合う２つの分割記憶マツ）ＭｌとＭ２
の中間に配置されるとともに、そのセンス入力に上記２
つの分割記憶マットＭｌ 、Ｍ２の共通データ線Ｄｅｌ
、Ｄｃ２が共通接続されている。これにより、センスア
ンプ４１は、２つの分割記憶マツ）ＭｌとＭ２の間にて
共用されるようになっている。第２図にて示される今一
つのセンスアンプ４３も同様であって、図示は省略する
が、センスアンプ４３が、２つの分割記憶マツ）Ｍ３と
Ｍ４の間にて共用されるようになっている。
と、このセンスアンプ４１０両側に配設された記憶マツ
）Ｍｌ 、Ｍ２との部分を詳細に示す。同図において、
各分割記憶マットＭ１９Ｍ２にはそれぞれ、多数の記憶
セルｍが行（Ｘ）と列（Ｙ）のマトリックス状に配列さ
れるとともに、複数のワード線Ｗと複数対のデータ線り
が互いに直交すべく布線されている。ワード線Ｗは、Ｘ
デコーダ２１または２２によって択一的に選択・駆動さ
れるようになっている。また、データ線りは、Ｙ選択ス
イッチ３１または３２によって択一的に選択されて共通
データ線ＤｃｌまたはＤｃ２に接続されるようになって
いる。共通データ線Ｄａ １゜Ｄｃ２はそれぞれ、Ｙ選
択スイッチ３１．３２とともに、記憶マツ）Ｍｌ 、Ｍ
２ごとに設けられてここで、センスアンプ４１は、互い
に対向して位置し合う２つの分割記憶マツ）ＭｌとＭ２
の中間に配置されるとともに、そのセンス入力に上記２
つの分割記憶マットＭｌ 、Ｍ２の共通データ線Ｄｅｌ
、Ｄｃ２が共通接続されている。これにより、センスア
ンプ４１は、２つの分割記憶マツ）ＭｌとＭ２の間にて
共用されるようになっている。第２図にて示される今一
つのセンスアンプ４３も同様であって、図示は省略する
が、センスアンプ４３が、２つの分割記憶マツ）Ｍ３と
Ｍ４の間にて共用されるようになっている。
以上のように、伐数の分割記憶マットＭ１〜Ｍ４の間に
てセンスアンプ４１．４３を共用することにより、各記
憶マットＭ１〜Ｍ４ごとにセンスアンプを設けることが
不要になる。これにより、センスアンプの数が減った分
だけレイアウト面積が縮小され、さらにその減ったセン
スアンプからの出力引出線が不要になることによっても
レイアウト面積が縮小されるようになる。この結果、半
導体記憶装置１００のチップサイズは、プロセスの変更
などに依らずに回路的に簡単に、しかもかなり大幅に縮
小化することができるようになる。
てセンスアンプ４１．４３を共用することにより、各記
憶マットＭ１〜Ｍ４ごとにセンスアンプを設けることが
不要になる。これにより、センスアンプの数が減った分
だけレイアウト面積が縮小され、さらにその減ったセン
スアンプからの出力引出線が不要になることによっても
レイアウト面積が縮小されるようになる。この結果、半
導体記憶装置１００のチップサイズは、プロセスの変更
などに依らずに回路的に簡単に、しかもかなり大幅に縮
小化することができるようになる。
（１）記憶マットが複数に分割形成された半導体記憶装
置にあって、複数の分割記憶マットの間にてセンスアン
プを共用する構成により、各記憶マットごとにセンスア
ンプを設けることが不要になり、これによっ℃、その半
導体記憶装置のチップサイズを、プロセスの変更などに
依らずに回路的簡単に、しかもかなり大幅に縮小化する
ことが可能になる、という効果が得られる。
置にあって、複数の分割記憶マットの間にてセンスアン
プを共用する構成により、各記憶マットごとにセンスア
ンプを設けることが不要になり、これによっ℃、その半
導体記憶装置のチップサイズを、プロセスの変更などに
依らずに回路的簡単に、しかもかなり大幅に縮小化する
ことが可能になる、という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記センスア
ンプは３以上の分割記憶マット間にて共用させることも
可能である。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、上記センスア
ンプは３以上の分割記憶マット間にて共用させることも
可能である。
以上、本発明者によってなされた発明をその背景となっ
た利用分野である５−ＲＡＭの技術に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ばＲＯＭあるいはダイナミック型ＲＡＭの技術などにも
適用できる。少なくとも記憶マットが複数に分割形成さ
れたものには適用できる。
た利用分野である５−ＲＡＭの技術に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ばＲＯＭあるいはダイナミック型ＲＡＭの技術などにも
適用できる。少なくとも記憶マットが複数に分割形成さ
れたものには適用できる。
第１図はこの発明による半導体記憶装置の要部における
一実施例を示す回路図、 第２図はこの発明による半導体記憶装置のレイアウト構
成の一実施例を示す図、 第３図はこの発明以前の半導体記憶装置のレイアウト構
成を示す図である。 １００・・・半導体記憶装置、１０・・・アドレスバッ
ファ／プリデコーダ、２１〜２４・・・Ｘデコーダ、Ｍ
１〜Ｍ４・・・分割形成された記憶マット、３１〜３４
・・・Ｙ選択スイッチ、ｍ・・・記憶セル、Ｄｃｌ。 Ｄｃ２・・・共通データ線、４１．４３・・・センスア
ンプ、５０・・・出力バッファ、６０・・・制御回路。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図
一実施例を示す回路図、 第２図はこの発明による半導体記憶装置のレイアウト構
成の一実施例を示す図、 第３図はこの発明以前の半導体記憶装置のレイアウト構
成を示す図である。 １００・・・半導体記憶装置、１０・・・アドレスバッ
ファ／プリデコーダ、２１〜２４・・・Ｘデコーダ、Ｍ
１〜Ｍ４・・・分割形成された記憶マット、３１〜３４
・・・Ｙ選択スイッチ、ｍ・・・記憶セル、Ｄｃｌ。 Ｄｃ２・・・共通データ線、４１．４３・・・センスア
ンプ、５０・・・出力バッファ、６０・・・制御回路。 代理人 弁理士 小 川 勝 男 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、記憶セルが配置された記憶マットが同一の半導体基
板内にて複数の記憶マットに分割形成されてなる半導体
記憶装置であって、複数の分割記憶マットの間にてセン
スアンプを共用させたことを特徴とする半導体記憶装置
。 ２、互いに対向して位置し合う２つの分割記憶マットの
中間に共通のセンスアンプを配置するとともに、この共
通のセンスアンプのセンス入力に上記２つの分割記憶マ
ットの共通データ線を共通接続したことを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237382A JPS6299982A (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237382A JPS6299982A (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6299982A true JPS6299982A (ja) | 1987-05-09 |
Family
ID=17014558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237382A Pending JPS6299982A (ja) | 1985-10-25 | 1985-10-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6299982A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179292A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | 半導体記憶装置 |
| JPH01184693A (ja) * | 1988-01-12 | 1989-07-24 | Nec Corp | 半導体メモリ |
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
-
1985
- 1985-10-25 JP JP60237382A patent/JPS6299982A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179292A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | 半導体記憶装置 |
| JPH01184693A (ja) * | 1988-01-12 | 1989-07-24 | Nec Corp | 半導体メモリ |
| JPH04163793A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体記憶装置 |
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