JPH01179292A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01179292A JPH01179292A JP62332293A JP33229387A JPH01179292A JP H01179292 A JPH01179292 A JP H01179292A JP 62332293 A JP62332293 A JP 62332293A JP 33229387 A JP33229387 A JP 33229387A JP H01179292 A JPH01179292 A JP H01179292A
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- storage cell
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000003068 static effect Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 6
- 230000006870 function Effects 0.000 claims description 2
- 210000000352 storage cell Anatomy 0.000 abstract 4
- 210000004027 cell Anatomy 0.000 abstract 1
- 230000008054 signal transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置に関するものであり、特に計
算機、制御計器、ハンディターミナル等に用いる、マト
リックス構造のスタティック型半導体記憶装置に関する
。
算機、制御計器、ハンディターミナル等に用いる、マト
リックス構造のスタティック型半導体記憶装置に関する
。
従来の技術
第３図は、スタティック型半導体記憶装置を構成するよ
うに複数の行と複数の列のマトリックスに配置される記
憶セル回路の典型例を示す回路図である。スタティック
型半導体記憶装置においては、マトリックスの内のこの
ような記憶セル回路が１つのみ活性化されて、１ビツト
のデータが書き込み及び読み出される。図示の記憶セル
回路は、Ｎ型金属酸化膜半導体トランジスタより構成さ
れており、６個のトランジスタＱ３０１、Ｑ３０２、Ｑ
３０３、Ｑ３０４、Ｑ３０５、及びＱ ３０６と、２個
の負荷素子Ｌ３０１及ヒＬ３０２．２本の基準電位線Ｖ
３０１及びｖ３０２．２本のディジット選択線Ｄ ３
０１及びＤ３０２．１本のディジット選択線Ｙ ３０１
および１本のワード線Ｗ３旧を具備している。
うに複数の行と複数の列のマトリックスに配置される記
憶セル回路の典型例を示す回路図である。スタティック
型半導体記憶装置においては、マトリックスの内のこの
ような記憶セル回路が１つのみ活性化されて、１ビツト
のデータが書き込み及び読み出される。図示の記憶セル
回路は、Ｎ型金属酸化膜半導体トランジスタより構成さ
れており、６個のトランジスタＱ３０１、Ｑ３０２、Ｑ
３０３、Ｑ３０４、Ｑ３０５、及びＱ ３０６と、２個
の負荷素子Ｌ３０１及ヒＬ３０２．２本の基準電位線Ｖ
３０１及びｖ３０２．２本のディジット選択線Ｄ ３
０１及びＤ３０２．１本のディジット選択線Ｙ ３０１
および１本のワード線Ｗ３旧を具備している。
第１のトランジスタＱ３０１のゲート端子は、第２のト
ランジスタＱ ３０２のドレイン端子、第４のトランジ
スタＱ３０４のドレイン端子及び第２の負荷累子Ｌ３０
２の一方の端子に接続している。第２のトランジスタＱ
３０２のゲート端子は、第１のトランジスタＱ３旧のド
レイン端子、第３のトランジスタＱ３０３のドレイン端
子及び第１の負荷素子Ｌ３０１の一方の端子に接続して
いる。第１、第２のトランジスタＱ３０１ 、Ｑ ３０
２のソース端子は、第１の基準電位線Ｖ３０１に接続し
ている。第１、第２の負荷素子Ｌ３０２の他方の端子は
、第２の基準電位線Ｖ３０２に接続している。更に、第
３、第４のトランジスタＱ３０３、Ｑ３０４のソース端
子は、それぞれ第５、第６のトランジスタＱ３０５、Ｑ
３０６のドレイン端子に接続し、第５、第６のトランジ
スタＱ３０５、Ｑ３０６のソース端子はそれぞれ第１、
第２のディジット線Ｄ３旧、Ｄ ３０２に接続している
。第３、第４のトランジスタＱ３０３、Ｑ３０４のゲー
ト端子はディジット選択線￥３０１に接続し、第５、第
６のトランジスタＱ３０５、Ｑ３０６のゲート端子はワ
ード線Ｗ ３０１に接続している。
ランジスタＱ ３０２のドレイン端子、第４のトランジ
スタＱ３０４のドレイン端子及び第２の負荷累子Ｌ３０
２の一方の端子に接続している。第２のトランジスタＱ
３０２のゲート端子は、第１のトランジスタＱ３旧のド
レイン端子、第３のトランジスタＱ３０３のドレイン端
子及び第１の負荷素子Ｌ３０１の一方の端子に接続して
いる。第１、第２のトランジスタＱ３０１ 、Ｑ ３０
２のソース端子は、第１の基準電位線Ｖ３０１に接続し
ている。第１、第２の負荷素子Ｌ３０２の他方の端子は
、第２の基準電位線Ｖ３０２に接続している。更に、第
３、第４のトランジスタＱ３０３、Ｑ３０４のソース端
子は、それぞれ第５、第６のトランジスタＱ３０５、Ｑ
３０６のドレイン端子に接続し、第５、第６のトランジ
スタＱ３０５、Ｑ３０６のソース端子はそれぞれ第１、
第２のディジット線Ｄ３旧、Ｄ ３０２に接続している
。第３、第４のトランジスタＱ３０３、Ｑ３０４のゲー
ト端子はディジット選択線￥３０１に接続し、第５、第
６のトランジスタＱ３０５、Ｑ３０６のゲート端子はワ
ード線Ｗ ３０１に接続している。
第３図の記憶セル回路の回路動作を、第４図および第５
図を参照して説明する。
図を参照して説明する。
書込み動作は、第４図に示されるタイミングにて実行さ
れる。ワード線Ｗ３０１およびディジット選択線Ｙ３０
１を高レベルにし、デイシフ）線Ｄ３０１、Ｄ３０２の
一方を高レベルに他方を低レベルにすることにより実行
される。同図に各ディジット線Ｄ３０１ Ｄ ３０２の
信号レベル状態を実線と破線にて示す。
れる。ワード線Ｗ３０１およびディジット選択線Ｙ３０
１を高レベルにし、デイシフ）線Ｄ３０１、Ｄ３０２の
一方を高レベルに他方を低レベルにすることにより実行
される。同図に各ディジット線Ｄ３０１ Ｄ ３０２の
信号レベル状態を実線と破線にて示す。
一方、読出し動作は、第５図のタイミングに示すように
ワード線Ｗ３０１およびディジット選択線Ｙ３０１を高
レベルにし、ディジット線Ｄ３０１ 、Ｄ３０２の信号
レベル状態により °０′あるいは′１゛状態を検出す
る。
ワード線Ｗ３０１およびディジット選択線Ｙ３０１を高
レベルにし、ディジット線Ｄ３０１ 、Ｄ３０２の信号
レベル状態により °０′あるいは′１゛状態を検出す
る。
第６図は、第３図の記憶セル回路を用いた２次元配列の
４×４７） ＩＪフックス成の記憶装置の構成例である
。各記憶セル回路ＥＫＪ （以下、Ｋ＝１〜４．Ｊ＝１
〜４とする）は、第３図で破線で囲まれた部分Ｅにト目
当する。第３図のワード線Ｗ３０１はＷ２Ｋに、ディジ
ット選択線Ｄ３旧はＤＪ３に、ディジット選択線Ｄ３０
２はＤＪ４に、ディジット選択線￥３０１はＹ２Ｊにそ
れぞれ対応している。図示の記憶装置は、記憶セル回路
ＥＫＪ、デイシフ）線負荷素子ＬＪ３、ＬＪ４、デコー
ド出力ワード線Ｗ２Ｋ、ディジット線対ＤＪ３、ＤＪ４
、ディジット信号転送ゲートＱＪ３、ＱＪ４、ディジッ
ト選択線Ｙ２Ｊ、データ線対Ｄ３０、Ｄ４０が図示のよ
うに接続されて構成される。電源線Ｖ００は第３図に示
される第２の基準電位線ｖ３０２に対応する。
４×４７） ＩＪフックス成の記憶装置の構成例である
。各記憶セル回路ＥＫＪ （以下、Ｋ＝１〜４．Ｊ＝１
〜４とする）は、第３図で破線で囲まれた部分Ｅにト目
当する。第３図のワード線Ｗ３０１はＷ２Ｋに、ディジ
ット選択線Ｄ３旧はＤＪ３に、ディジット選択線Ｄ３０
２はＤＪ４に、ディジット選択線￥３０１はＹ２Ｊにそ
れぞれ対応している。図示の記憶装置は、記憶セル回路
ＥＫＪ、デイシフ）線負荷素子ＬＪ３、ＬＪ４、デコー
ド出力ワード線Ｗ２Ｋ、ディジット線対ＤＪ３、ＤＪ４
、ディジット信号転送ゲートＱＪ３、ＱＪ４、ディジッ
ト選択線Ｙ２Ｊ、データ線対Ｄ３０、Ｄ４０が図示のよ
うに接続されて構成される。電源線Ｖ００は第３図に示
される第２の基準電位線ｖ３０２に対応する。
第６図の動作例として記憶セル回路Ｅｌｌの記憶情報を
読み出す動作および情報を書き込む動作を説明する。
読み出す動作および情報を書き込む動作を説明する。
読出し動作は、ワード線Ｗ２１を高レベルに、ディジッ
ト選択線Ｙ２１を高レベルにすることにより、記憶セル
回路Ｅｌｌの情報をディジット線対Ｄ１３、Ｄ１４に、
さらにディジット信号転送ゲートＱ１３、Ｑ１４を経由
させデータ線対Ｄ３０． Ｄ４０に取りだし′Ｏ”又は
“１′の判別を行なう。
ト選択線Ｙ２１を高レベルにすることにより、記憶セル
回路Ｅｌｌの情報をディジット線対Ｄ１３、Ｄ１４に、
さらにディジット信号転送ゲートＱ１３、Ｑ１４を経由
させデータ線対Ｄ３０． Ｄ４０に取りだし′Ｏ”又は
“１′の判別を行なう。
次に書き込み動作を説明する。ワード線Ｗ２１及びディ
ジット選択線の動作は読み出し動作と同様であり、書き
込み情報が′０′又は“１“かによりディジット線対Ｄ
１３、Ｄ１４の一方を高レベルに他方を低レベルにする
ことにより実行される。
ジット選択線の動作は読み出し動作と同様であり、書き
込み情報が′０′又は“１“かによりディジット線対Ｄ
１３、Ｄ１４の一方を高レベルに他方を低レベルにする
ことにより実行される。
発明が解決しようとする問題点
以上の説明より明らかなように、従来の記憶装置におい
ては、たとえば記憶セル回路Ｅｌｌをアクセスするため
に、アクセスされない記憶セル回路Ｅ２１、Ｅ３１、Ｅ
４１を負荷容量としてもつディジット線Ｄ１３、Ｄ１４
が無意味に充電または放電されるため、不必要な充電ま
たは放電電流を要するという欠点があった。
ては、たとえば記憶セル回路Ｅｌｌをアクセスするため
に、アクセスされない記憶セル回路Ｅ２１、Ｅ３１、Ｅ
４１を負荷容量としてもつディジット線Ｄ１３、Ｄ１４
が無意味に充電または放電されるため、不必要な充電ま
たは放電電流を要するという欠点があった。
そこで、本発明は、アクセスされる記１意セル回路の活
性化時において、ディジット線の負荷容量を軽減し、充
電または放電電流の低減を図ったスタティック型半導体
記１．＃装置を提供することを目的とする。
性化時において、ディジット線の負荷容量を軽減し、充
電または放電電流の低減を図ったスタティック型半導体
記１．＃装置を提供することを目的とする。
問題点を解決するための手段
本発明によるならば、複数の行と複数の列マトリックス
に配された複数の記憶セル回路を具備する半導体記憶装
置において、選択される記憶セル回路に接続される行方
向又は列方向のディジット線が２組以上の群に分割され
、各々の群を独立にアクセスできるようにされている。
に配された複数の記憶セル回路を具備する半導体記憶装
置において、選択される記憶セル回路に接続される行方
向又は列方向のディジット線が２組以上の群に分割され
、各々の群を独立にアクセスできるようにされている。
作用
以上のように、ディジット線が２組以上の群に分割され
、各々の群を独立にアクセスできるようにしたことによ
り、１つのメモリセルが選択されて書き込みまたは読み
出しされる時、充電または放電されるディジット線の長
さが短縮され、そのディジット線に接続されるメモリセ
ルの数が減少する。すなわち、１つのメモリセルがアク
セスされるときの、そのアクセスされるメモリセルに接
続されているディジット線はかの負荷容量が軽減する。
、各々の群を独立にアクセスできるようにしたことによ
り、１つのメモリセルが選択されて書き込みまたは読み
出しされる時、充電または放電されるディジット線の長
さが短縮され、そのディジット線に接続されるメモリセ
ルの数が減少する。すなわち、１つのメモリセルがアク
セスされるときの、そのアクセスされるメモリセルに接
続されているディジット線はかの負荷容量が軽減する。
従って、大幅な消費電流の低減を図ることができる。
実施例
次に、本発明の実施例を図面に基いて詳細に説明する。
第１図に本発明の一実施例である４×４マトリツクス構
成をディジット方向に２つの群に分離した記憶装置を示
す。
成をディジット方向に２つの群に分離した記憶装置を示
す。
記（？ル回路ＥＫＪ （Ｋ＝１〜４．Ｊ＝１〜４）は第
３図の破線部Ｅに相当し、ワード線Ｗ３０１はＷ１２Ｋ
（Ｉ＝１． ２、Ｋ＝１．２）に、ディジット線Ｄ
３１）１はＤＩＪ３ （１＝１． ２、Ｊ＝１〜
４）に、同Ｄ ３０２はＤＩＪ４ （１−１，２、Ｊ
＝１〜４）に、ディジット選択線Ｙ３０１はＹＩ２Ｊ
（Ｉ＝１゜２、Ｊ＝１〜４）ｌ：、電源線ｖｏｏは第
２の基準電位線Ｖ３０２にそれぞれ対応している。
３図の破線部Ｅに相当し、ワード線Ｗ３０１はＷ１２Ｋ
（Ｉ＝１． ２、Ｋ＝１．２）に、ディジット線Ｄ
３１）１はＤＩＪ３ （１＝１． ２、Ｊ＝１〜
４）に、同Ｄ ３０２はＤＩＪ４ （１−１，２、Ｊ
＝１〜４）に、ディジット選択線Ｙ３０１はＹＩ２Ｊ
（Ｉ＝１゜２、Ｊ＝１〜４）ｌ：、電源線ｖｏｏは第
２の基準電位線Ｖ３０２にそれぞれ対応している。
また、記憶装置全体は、記憶セル回路ＥＫＪ （Ｋ＝１
〜４、Ｊ＝１〜４）、ディジット線負荷素子ＬＩＪ３
（１＝ｌ、 ２、Ｊ＝ｌ〜４）、ＬＩＪ４ （Ｉ
−１，２、Ｊ＝１〜４）、ワード線Ｗ１２Ｋ （Ｉ
＝１．２、Ｊ＝１．２）、ディジット線対ＤＩＪ３ 。
〜４、Ｊ＝１〜４）、ディジット線負荷素子ＬＩＪ３
（１＝ｌ、 ２、Ｊ＝ｌ〜４）、ＬＩＪ４ （Ｉ
−１，２、Ｊ＝１〜４）、ワード線Ｗ１２Ｋ （Ｉ
＝１．２、Ｊ＝１．２）、ディジット線対ＤＩＪ３ 。
ＤＩＪ４ （１＝１． ２、Ｊ＝１〜４）、ディジッ
ト信号転送ゲートＱＩＪ３ 、 ＱＩＪ４ （Ｉ＝１
． ２、Ｊ−１〜４）、ディジット選択線ＹＩＩＪ
（１−１゜２、Ｊ＝１〜４）、データ線対Ｄ１３０、Ｄ
１４０が図示のように接続されて構成されている。
ト信号転送ゲートＱＩＪ３ 、 ＱＩＪ４ （Ｉ＝１
． ２、Ｊ−１〜４）、ディジット選択線ＹＩＩＪ
（１−１゜２、Ｊ＝１〜４）、データ線対Ｄ１３０、Ｄ
１４０が図示のように接続されて構成されている。
第１図の記憶装置の動作の例として、内部記憶セル回路
Ｅｌｌの記憶情報を書き込む動作および記憶情報を読み
出す動作を説明する。
Ｅｌｌの記憶情報を書き込む動作および記憶情報を読み
出す動作を説明する。
書込み動作は、ワード線Ｗ１２１およびディジット選択
線Ｙ１２１を高レベルにし、書込み情報が、Ｏ″又は１
′かにより、ディジット線対Ｄ１１３、Ｄ１１４の一方
を高レベルに他方を低レベルにすることにより実行され
る。一方、読出し動作は、書込み動作と同様にワード線
Ｗ１２１およびディジット選択線￥１２１を高レベルに
し、記憶セル回路Ｅ１１の情報をディジット線対Ｄ１１
３、Ｄ１１４に、さらにディジット信号転送ゲートＱ１
１３、Ｑ１１４を経由させデータ線対Ｄ Ｉ３０、Ｄ
１４０に取り出し、０°又は１°の判別を行なう。
線Ｙ１２１を高レベルにし、書込み情報が、Ｏ″又は１
′かにより、ディジット線対Ｄ１１３、Ｄ１１４の一方
を高レベルに他方を低レベルにすることにより実行され
る。一方、読出し動作は、書込み動作と同様にワード線
Ｗ１２１およびディジット選択線￥１２１を高レベルに
し、記憶セル回路Ｅ１１の情報をディジット線対Ｄ１１
３、Ｄ１１４に、さらにディジット信号転送ゲートＱ１
１３、Ｑ１１４を経由させデータ線対Ｄ Ｉ３０、Ｄ
１４０に取り出し、０°又は１°の判別を行なう。
以上の説明より明らかなように活性化される記憶セル回
路Ｅｌｌに接続されたデイシフ）線は記憶セル回路負荷
としてＥ２１をもつだけであり、記憶セル回路Ｅ３１、
Ｅ４１のディジット線Ｄ２１３、Ｄ２１４は電位変化を
受けない。以上のように、本発明によればディジット線
の充電および放電電流の消費を第６図の従来例より大幅
に低減することが可能となる。
路Ｅｌｌに接続されたデイシフ）線は記憶セル回路負荷
としてＥ２１をもつだけであり、記憶セル回路Ｅ３１、
Ｅ４１のディジット線Ｄ２１３、Ｄ２１４は電位変化を
受けない。以上のように、本発明によればディジット線
の充電および放電電流の消費を第６図の従来例より大幅
に低減することが可能となる。
さらに、本発明の他の実施例を第２図に示し、図面に基
づいて詳細に説明する。
づいて詳細に説明する。
第２図は８×４マトリツクス構成をディジット方向に４
つの群に分離した記憶装置である。第１図及び第２図の
対応は以下の如（である。第２図において、記１．Ｑセ
ル回路群ＭＫ （Ｋ＝１〜４）は第１図における破線
ＫＭに、ワード線’ｖＶＫ（Ｋ＝１〜８）はＷ１２Ｋ
（１＝１．２、Ｋ＝１．２）に、ディジット選択線Ｙ
ＩＪ（Ｉ＝１〜４、Ｊ＝１〜４）はＹＫ２Ｊ （Ｋ＝
１．２、Ｊ＝１〜４）に、データ線Ｄ３、Ｄ４はＤ １
３０． Ｄ １４０にそれぞれ対応している。また、記
憶装置は、記憶セル回路群ＭＫ（Ｋ＝１〜４）、デコー
ド出力ワード線’ｖＶＫ （Ｋ−１〜４）、データ線
対Ｄ３、Ｄ４、ディジット転送ゲー）ＴＫＪ（Ｋ＝１〜
２、Ｊ＝１〜８）より構成される。
つの群に分離した記憶装置である。第１図及び第２図の
対応は以下の如（である。第２図において、記１．Ｑセ
ル回路群ＭＫ （Ｋ＝１〜４）は第１図における破線
ＫＭに、ワード線’ｖＶＫ（Ｋ＝１〜８）はＷ１２Ｋ
（１＝１．２、Ｋ＝１．２）に、ディジット選択線Ｙ
ＩＪ（Ｉ＝１〜４、Ｊ＝１〜４）はＹＫ２Ｊ （Ｋ＝
１．２、Ｊ＝１〜４）に、データ線Ｄ３、Ｄ４はＤ １
３０． Ｄ １４０にそれぞれ対応している。また、記
憶装置は、記憶セル回路群ＭＫ（Ｋ＝１〜４）、デコー
ド出力ワード線’ｖＶＫ （Ｋ−１〜４）、データ線
対Ｄ３、Ｄ４、ディジット転送ゲー）ＴＫＪ（Ｋ＝１〜
２、Ｊ＝１〜８）より構成される。
第２図の動作例は第１図と同様であり、ディジット線に
おける充電または放電電流の消費は第１における実施例
と同程度である。
おける充電または放電電流の消費は第１における実施例
と同程度である。
なお、本発明は特許請求の範囲で規定される範囲を逸脱
することなく、Ｎ型金属酸化膜半導体、Ｐ型金属酸化膜
半導体の任意の組み合せを行うなど、種々の変更を施す
ことが可能である。
することなく、Ｎ型金属酸化膜半導体、Ｐ型金属酸化膜
半導体の任意の組み合せを行うなど、種々の変更を施す
ことが可能である。
発明の詳細
な説明した如く、従来のスタティック型半導体記憶装置
においてワード線、ディジット選択線および行方向又は
列方向に配されたディジット線の記憶セル回路の負荷に
より消費電力の増大を招いていたが、本発明によれば、
大幅な消費電流の低減を図ることができる。
においてワード線、ディジット選択線および行方向又は
列方向に配されたディジット線の記憶セル回路の負荷に
より消費電力の増大を招いていたが、本発明によれば、
大幅な消費電流の低減を図ることができる。
第１図は、４×４７） ＩＪフックス成を本発明により
ディジット方向に２つの群に分離した半導体記憶装置の
第１の実施例の回路図、 第２図は、８×４７） ＩＪフックス成を本発明により
ディジット方向に４つの群に分離した半導体記憶装置の
第２の実施例の回路図、 第３図は、記憶セル回路例を示す回路図、第４図は、第
３図の回路の書込み動作タイミング図、 第５図は、第３図の回路の読出し動作タイミング図、 第６図は、４×４マトリツクス構成の半導体記憶装置の
従来例を示す回路図である。 （主な参照番号） Ｗ・・・テ′コード出力ワード線 Ｌ・・・負荷米子 Ｙ・・・ディジット選択線 Ｄ・・ ・ディジット線 Ｑ・・・ディジット信号転送ゲート Ｄ３０、Ｄ４０、Ｄ１３０、Ｄ１４０ ・・・データ線対 Ｅ・・・記憶セル回路 Ｍｌ、Ｍ２、Ｍ３、Ｍ４ ・・・記憶セル回路群
ディジット方向に２つの群に分離した半導体記憶装置の
第１の実施例の回路図、 第２図は、８×４７） ＩＪフックス成を本発明により
ディジット方向に４つの群に分離した半導体記憶装置の
第２の実施例の回路図、 第３図は、記憶セル回路例を示す回路図、第４図は、第
３図の回路の書込み動作タイミング図、 第５図は、第３図の回路の読出し動作タイミング図、 第６図は、４×４マトリツクス構成の半導体記憶装置の
従来例を示す回路図である。 （主な参照番号） Ｗ・・・テ′コード出力ワード線 Ｌ・・・負荷米子 Ｙ・・・ディジット選択線 Ｄ・・ ・ディジット線 Ｑ・・・ディジット信号転送ゲート Ｄ３０、Ｄ４０、Ｄ１３０、Ｄ１４０ ・・・データ線対 Ｅ・・・記憶セル回路 Ｍｌ、Ｍ２、Ｍ３、Ｍ４ ・・・記憶セル回路群
Claims (1)
- 複数の行と複数の列のマトリックスに配された複数の記
憶セル回路を具備するスタティック型半導体記憶装置に
おいて、選択される記憶セルに接続される行方向又は列
方向に配されたディジット線を２組以上の群に分離し、
各々の群を独立にアクセスする機能を有することを特徴
とするスタティック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332293A JPH01179292A (ja) | 1987-12-29 | 1987-12-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332293A JPH01179292A (ja) | 1987-12-29 | 1987-12-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179292A true JPH01179292A (ja) | 1989-07-17 |
Family
ID=18253340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332293A Pending JPH01179292A (ja) | 1987-12-29 | 1987-12-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179292A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04349552A (ja) * | 1991-05-28 | 1992-12-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
| JPS5994296A (ja) * | 1982-11-19 | 1984-05-30 | Toshiba Corp | 半導体記憶装置 |
| JPS6111991A (ja) * | 1984-06-28 | 1986-01-20 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| JPS6299982A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-12-29 JP JP62332293A patent/JPH01179292A/ja active Pending
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