JPS5994296A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5994296A JPS5994296A JP57202948A JP20294882A JPS5994296A JP S5994296 A JPS5994296 A JP S5994296A JP 57202948 A JP57202948 A JP 57202948A JP 20294882 A JP20294882 A JP 20294882A JP S5994296 A JPS5994296 A JP S5994296A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、特に大容量の記憶装置
におけるピット線部に関する。
におけるピット線部に関する。
第１図は、従来の半導体メモリ集積回路における一部回
路を示すもので、１０〜１ｎはメモリセルアレイにおけ
る一列分のメモリセルを代表的に示しており、それぞれ
一対のピット線ＢＬ，ＢＬに共通に接続されると共にそ
れぞれ対応してワード線’Ｎ’Ｌ６ ”’− ’Ｎ’Ｌ
ｎに接続されている。
路を示すもので、１０〜１ｎはメモリセルアレイにおけ
る一列分のメモリセルを代表的に示しており、それぞれ
一対のピット線ＢＬ，ＢＬに共通に接続されると共にそ
れぞれ対応してワード線’Ｎ’Ｌ６ ”’− ’Ｎ’Ｌ
ｎに接続されている。
上記ビット）ｌ｛ＢＬ，ＢＬはそれぞれ対応して通常オ
ン状態のたとえばＮチャンネルの負荷用ＭＯＳ ｝ラン
ジスタＵ，Ｕを介してｖＤＤ電源に接続されると共にピ
ット線選択用ＭＯＳ｝ランジスタＴ，Ｔを介してセンス
＠Ｓ．Ｓに接続されている。上記ワード線ＷＬ ６ −
ＷＬ ｎは、図示しない行デコーダの出力Ｒ／１）ｏ
−Ｒ７′Ｄ−により選択駆動され、ピット線選択用ＭＯ
Ｓ ｌ−ランジスタＴ，Ｔの各ｒ−トには図示しない列
デコーダの出力［相］が印加される。なお、ＣＩＩＬお
よびＣＢＬは前記ビット線ＢＬおよび真の浮遊容量（対
接地容量）２および３は上記一対のセンス線Ｓ、ｓに接
続されるセンスアン！および書き込み回路である。
ン状態のたとえばＮチャンネルの負荷用ＭＯＳ ｝ラン
ジスタＵ，Ｕを介してｖＤＤ電源に接続されると共にピ
ット線選択用ＭＯＳ｝ランジスタＴ，Ｔを介してセンス
＠Ｓ．Ｓに接続されている。上記ワード線ＷＬ ６ −
ＷＬ ｎは、図示しない行デコーダの出力Ｒ／１）ｏ
−Ｒ７′Ｄ−により選択駆動され、ピット線選択用ＭＯ
Ｓ ｌ−ランジスタＴ，Ｔの各ｒ−トには図示しない列
デコーダの出力［相］が印加される。なお、ＣＩＩＬお
よびＣＢＬは前記ビット線ＢＬおよび真の浮遊容量（対
接地容量）２および３は上記一対のセンス線Ｓ、ｓに接
続されるセンスアン！および書き込み回路である。
また、前記メモリセル１０〜Ｉｎは、それぞれたとえば
第２図に示すような６個のＭＯＳ ）ランジスタ（、駆
動用のＮチャンネルトランジスタＮ１．Ｎ、および負荷
用のＰチャンネルトランジスタＰ１＋Ｐ！およびトラン
スファダート用のＮチャンネルトランジスタＮ３１Ｎ４
）からなる０ＭＯ８構成のスタティック型セルである。
第２図に示すような６個のＭＯＳ ）ランジスタ（、駆
動用のＮチャンネルトランジスタＮ１．Ｎ、および負荷
用のＰチャンネルトランジスタＰ１＋Ｐ！およびトラン
スファダート用のＮチャンネルトランジスタＮ３１Ｎ４
）からなる０ＭＯ８構成のスタティック型セルである。
ここで、第２図のメモリセルにおいて、＠１”データが
記憶されているときには、ビット線ＢＬ側のトランジス
タＮ、のドレイン側節点４がたとえばＶＤＤ電位、ビッ
ト線ＢＬ側のトランジスタＮ、のドレイン側節点５がＶ
。電位（接地電ωであり、１０＃データが記憶されてい
るときには、上記とは逆に節点４がＶ□電位、節点５が
ＶＤＤ電位になっている。
記憶されているときには、ビット線ＢＬ側のトランジス
タＮ、のドレイン側節点４がたとえばＶＤＤ電位、ビッ
ト線ＢＬ側のトランジスタＮ、のドレイン側節点５がＶ
。電位（接地電ωであり、１０＃データが記憶されてい
るときには、上記とは逆に節点４がＶ□電位、節点５が
ＶＤＤ電位になっている。
いま、上記メモリセル群０〜）ｎのうち、メモリセル１
ｏには“０＃データが記憶されでおり、メモリセル１１
には１１”データが記憶されているものと想定して、第
１図のメモリの読み出し動作について第３図を参照して
説明する。先ず、列デコーダ出力■が立ち上がり、次い
でワード線肌０が選択→非選択状態に変化すると同時に
ワード線ｗＬ１が非選択→選択状態に活性化されたとす
る。これによって、ビット線Ｂ Ｌ 、 ＢＬにはメモ
リセルＪｏからの“０＃データが読み出されなくなると
共にメモリセルＪ１からの“１”データが読み出され、
ビット線ＢＬ 、ＢＬの電位は相補的に変化（ビット線
ＢＬは低→筒に充電、ビット線ＢＬは高→低に放電）す
る。このビット線ＢＬ 、ＢＬの電位はビット線選択用
トランジスタＴ、Ｔを辿じてセンス線ｓ、ＳＫ伝達され
、さらにセンスアンプ２で増幅されて出力される。なお
、書き込みモードのときには、書き込み回路３による書
き込みデータがセンスｇｓ、ｓからビット線選択用トラ
ンジスタＴ。
ｏには“０＃データが記憶されでおり、メモリセル１１
には１１”データが記憶されているものと想定して、第
１図のメモリの読み出し動作について第３図を参照して
説明する。先ず、列デコーダ出力■が立ち上がり、次い
でワード線肌０が選択→非選択状態に変化すると同時に
ワード線ｗＬ１が非選択→選択状態に活性化されたとす
る。これによって、ビット線Ｂ Ｌ 、 ＢＬにはメモ
リセルＪｏからの“０＃データが読み出されなくなると
共にメモリセルＪ１からの“１”データが読み出され、
ビット線ＢＬ 、ＢＬの電位は相補的に変化（ビット線
ＢＬは低→筒に充電、ビット線ＢＬは高→低に放電）す
る。このビット線ＢＬ 、ＢＬの電位はビット線選択用
トランジスタＴ、Ｔを辿じてセンス線ｓ、ＳＫ伝達され
、さらにセンスアンプ２で増幅されて出力される。なお
、書き込みモードのときには、書き込み回路３による書
き込みデータがセンスｇｓ、ｓからビット線選択用トラ
ンジスタＴ。
Ｔを通じてビット線ＢＬ、ＢＬに伝達される。
ところで、第１図のメモリとして大容量のもの、たとえ
ば２５６にピットを考えた場合、一部分のメモリセル１
０〜Ｉｎの個数（、）は５１２である。したがって、ビ
、 ト線Ｂ Ｌ 。
ば２５６にピットを考えた場合、一部分のメモリセル１
０〜Ｉｎの個数（、）は５１２である。したがって、ビ
、 ト線Ｂ Ｌ 。
ＢＬには５１２個のメモリセル１０〜Ｉｎがｇ続されて
いるので、その対接地容量ＣＩＩＬＩ ＣＢＬが大きい
値（推定で４９Ｆ程度）になる。そして、この４９Ｆ程
度の容量ＣＢＬｚ ＣＩＬの電荷を第２図のメモリセル
における直列接続されたトランジスタ（Ｎ１１ Ｎ３
）あるいは（Ｎ＠ ＊ Ｎａ ）にょシ放電させること
になる。しかし、上記メモリセルにおけるトランスファ
ダート用のトランジスタＮ１＋Ｎ４は、通常は最小寸法
で作られるのでそのコンダクタンスが小さく、前記４９
Ｆ程度の容量ＣａＬｅ ＣｊｌＬの放電に時間がかが）
、ビット線遅延（第３図ｔｄｌ）が大きな値（２０ナノ
秒程度）・となる。この２０ナノ秒程度のビット線遅延
は、メモリ全体の遅延（約５０ナノ秒）の中で多く５− の部分を占めており、メモリの動作速度を制約している
。
いるので、その対接地容量ＣＩＩＬＩ ＣＢＬが大きい
値（推定で４９Ｆ程度）になる。そして、この４９Ｆ程
度の容量ＣＢＬｚ ＣＩＬの電荷を第２図のメモリセル
における直列接続されたトランジスタ（Ｎ１１ Ｎ３
）あるいは（Ｎ＠ ＊ Ｎａ ）にょシ放電させること
になる。しかし、上記メモリセルにおけるトランスファ
ダート用のトランジスタＮ１＋Ｎ４は、通常は最小寸法
で作られるのでそのコンダクタンスが小さく、前記４９
Ｆ程度の容量ＣａＬｅ ＣｊｌＬの放電に時間がかが）
、ビット線遅延（第３図ｔｄｌ）が大きな値（２０ナノ
秒程度）・となる。この２０ナノ秒程度のビット線遅延
は、メモリ全体の遅延（約５０ナノ秒）の中で多く５− の部分を占めており、メモリの動作速度を制約している
。
本発明は上記の事情に鑑みてなされたもので、メモリ容
量が大きくてもビット線遅延が小さく、高速動作が可能
な半導体記憶装置を提供するものである。
量が大きくてもビット線遅延が小さく、高速動作が可能
な半導体記憶装置を提供するものである。
即ち、本発明の半導体記憶装置は、列方向のメモリセル
群を複数に区分し、各区分のメモリセル群にそれぞれ第
１ビツト線を直接に接続し、これらの各区分の第１ビツ
ト線に共通に第２ビツトＨを接続し、この第２ビ、トと
前記各区分の第１ビツト線との各接続部にそれぞれ双方
向信号伝達手段を仲人し、この伝達手段をメモリ動作時
に行選択系信号により選択的に導通制御させることによ
って、第２ピツト線に複数の第１ビツト線のどれかを接
続させることを特徴とするものである。
群を複数に区分し、各区分のメモリセル群にそれぞれ第
１ビツト線を直接に接続し、これらの各区分の第１ビツ
ト線に共通に第２ビツトＨを接続し、この第２ビ、トと
前記各区分の第１ビツト線との各接続部にそれぞれ双方
向信号伝達手段を仲人し、この伝達手段をメモリ動作時
に行選択系信号により選択的に導通制御させることによ
って、第２ピツト線に複数の第１ビツト線のどれかを接
続させることを特徴とするものである。
したがって、各第１ビ、ト線には列方向の全６−
メモリセル数に比べてそれぞれ少数のメモリセルが接続
されるので、第２ビ、ト線とこれに選択的に接続される
第１ビ、ト線とが有するビ。
されるので、第２ビ、ト線とこれに選択的に接続される
第１ビ、ト線とが有するビ。
ト線容量が従来例に比べて低減する。このため、メモリ
容量が大きくてもビット線遅延が少なく、高速動作が可
能になる。
容量が大きくてもビット線遅延が少なく、高速動作が可
能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第４図はたとえば２５６にビ。
る。第４図はたとえば２５６にビ。
トのメモリチ、ｆの一部を示しており、第１図を参照し
て前述した従来例に比べて、ピット線が二重化された点
が異なり、その他は同じであるから第４図中第１図と同
一部分には同一符号を付してその説明を省略し、以下具
なる部分を中心に説明する。即ち、ＩＢＬ、およびＩＢ
Ｌｏは第１区分のメモリセル１ｏ〜１１に共通に接続さ
れた第１ピツト線、ＩＢＬ、およびＩＢＬ、は残りの第
２区分のメモリセル１ ｊ （＝１１＋１）〜１ｎに共
通に接続された第１ピツト線である。
て前述した従来例に比べて、ピット線が二重化された点
が異なり、その他は同じであるから第４図中第１図と同
一部分には同一符号を付してその説明を省略し、以下具
なる部分を中心に説明する。即ち、ＩＢＬ、およびＩＢ
Ｌｏは第１区分のメモリセル１ｏ〜１１に共通に接続さ
れた第１ピツト線、ＩＢＬ、およびＩＢＬ、は残りの第
２区分のメモリセル１ ｊ （＝１１＋１）〜１ｎに共
通に接続された第１ピツト線である。
これらの第１ビット線ＩＢＬ、 、瓦６ ＋ ７８ＬＨ
＋ＩＢＬＮはそれぞれ従来例と同様にプリチャージ用Ｍ
Ｏ８）ランジスタＵｇ 、 Ｕｇ ｒ ＵＮ ｒ ＵＮ
を各対応して介してｖＤＤ電源に接続されているが
、それぞれにはビット線選択用トランジスタは接続され
ない。一方、２ＢＬおよび血は第２ビ、ト線であり、各
対応してビット線選択用トランジスタＴ、〒を介してセ
ンス線Ｓ、ｉに接続されている。そして、上記第２ピッ
ト線２ＢＬ、 ２ＢＬは、各対応して第１の双方向信号
伝達手段４１゜百を介して前記第１ピツト線７ＢＬｏ
、 ７ＢＬｏに接続されると共に各対応して第２の双方
向信号伝達手段４２．４２を介して前記第１ピツト線Ｊ
ＢＬＮ、 ＪＢＬＨに接続されている。そして、上記第
１の双方向信号伝達手段４ノ、富は、第１ピツ） ＩＪ
ＩＢＬ６ 、 ＩＢτ０に接続されたメモリセルノ◎
〜ノ量の行アドレス領域に相当する第１の行選択系信号
ＲＣ，（たとえばアドレスデータの最上位ビットが用い
られる）により導通制御される。また、第２の双方向信
号伝達手段４２゜首は、第１ビｙ トｍＩＢＬＨ，７Ｂ
ＬＮに接続されたメモリセルフｊ〜ＩＮの行アドレス領
域に相当する第２の行選択系信号ＲＣ，（ＲＣ，に相当
する）によシ導通制御される。
＋ＩＢＬＮはそれぞれ従来例と同様にプリチャージ用Ｍ
Ｏ８）ランジスタＵｇ 、 Ｕｇ ｒ ＵＮ ｒ ＵＮ
を各対応して介してｖＤＤ電源に接続されているが
、それぞれにはビット線選択用トランジスタは接続され
ない。一方、２ＢＬおよび血は第２ビ、ト線であり、各
対応してビット線選択用トランジスタＴ、〒を介してセ
ンス線Ｓ、ｉに接続されている。そして、上記第２ピッ
ト線２ＢＬ、 ２ＢＬは、各対応して第１の双方向信号
伝達手段４１゜百を介して前記第１ピツト線７ＢＬｏ
、 ７ＢＬｏに接続されると共に各対応して第２の双方
向信号伝達手段４２．４２を介して前記第１ピツト線Ｊ
ＢＬＮ、 ＪＢＬＨに接続されている。そして、上記第
１の双方向信号伝達手段４ノ、富は、第１ピツ） ＩＪ
ＩＢＬ６ 、 ＩＢτ０に接続されたメモリセルノ◎
〜ノ量の行アドレス領域に相当する第１の行選択系信号
ＲＣ，（たとえばアドレスデータの最上位ビットが用い
られる）により導通制御される。また、第２の双方向信
号伝達手段４２゜首は、第１ビｙ トｍＩＢＬＨ，７Ｂ
ＬＮに接続されたメモリセルフｊ〜ＩＮの行アドレス領
域に相当する第２の行選択系信号ＲＣ，（ＲＣ，に相当
する）によシ導通制御される。
また、ＣＩＢＬおよびＣ５，は第１区分の第１ピツト線
ＪＢＬ６ 、 ＩＢＬｏの対接地容量であ夛、列方向の
メモリセル群が２等分されているものとすれば、第２区
分の第１ビ、ト線ＩＢＬｗ＋ ＩＢＬｗの対接地容量も
ＣｊＢＬ” ７ＢＬであり、Ｃ２ｍＬおよびＣ−ｉ″ｉ
−Ｌは第２ビ、ト線！’ＢＬ、 ２ＢＬの対接地容量で
ある。
ＪＢＬ６ 、 ＩＢＬｏの対接地容量であ夛、列方向の
メモリセル群が２等分されているものとすれば、第２区
分の第１ビ、ト線ＩＢＬｗ＋ ＩＢＬｗの対接地容量も
ＣｊＢＬ” ７ＢＬであり、Ｃ２ｍＬおよびＣ−ｉ″ｉ
−Ｌは第２ビ、ト線！’ＢＬ、 ２ＢＬの対接地容量で
ある。
なお、前記各双方向信号伝達手段４１．４１゜４２．４
２は、それぞれたとえば第５図（ａ）に示すようなＭＯ
Ｓ−ＦＩＴ構成のトランスフアｆ−ト５１とか第５図（
ｂ）に示すようなＭＯＳ−ＦＥＴを用いて構成された双
方向増幅回路５２を使用できる。
２は、それぞれたとえば第５図（ａ）に示すようなＭＯ
Ｓ−ＦＩＴ構成のトランスフアｆ−ト５１とか第５図（
ｂ）に示すようなＭＯＳ−ＦＥＴを用いて構成された双
方向増幅回路５２を使用できる。
上記トランスファｐ −ト５１は、これを接続するビッ
ト線の電位がＶＤＤ電位から離れていれば（第４図の場
合は、Ｖｌ）Ｄ−Ｖ？Ｉ！ＩＩ、但Ｌ Ｖｙｉ＊ ハＮ
チャンネルの負荷トランジスタυＯ＋ＵＯ＊ＵＮ ｒ−
の闇値電圧）、第５図（、）のままでもＲＣ６あ９− るいはＲＣ，により光分にオン状態になるが、ピット線
の電位がｖＤＤ電位に近い場合（たとえば負荷用トラン
ジスタとしてＰチャンネルを用いた場合）には第５図（
ａ）のＮチャンネルトランジスタだけでは充分にオン状
態にならない。この場合には、ＰチャンネルＭＯ８−Ｆ
ＥＴとＮチャンネルＭＯ８−ＦＥＴとを並列接続したト
ランスフアｙ−トを使用すれば充分にオン状態になる。
ト線の電位がＶＤＤ電位から離れていれば（第４図の場
合は、Ｖｌ）Ｄ−Ｖ？Ｉ！ＩＩ、但Ｌ Ｖｙｉ＊ ハＮ
チャンネルの負荷トランジスタυＯ＋ＵＯ＊ＵＮ ｒ−
の闇値電圧）、第５図（、）のままでもＲＣ６あ９− るいはＲＣ，により光分にオン状態になるが、ピット線
の電位がｖＤＤ電位に近い場合（たとえば負荷用トラン
ジスタとしてＰチャンネルを用いた場合）には第５図（
ａ）のＮチャンネルトランジスタだけでは充分にオン状
態にならない。この場合には、ＰチャンネルＭＯ８−Ｆ
ＥＴとＮチャンネルＭＯ８−ＦＥＴとを並列接続したト
ランスフアｙ−トを使用すれば充分にオン状態になる。
また、前記第１ピツト線ＩＢＬ＠ 、 ７ＢＬ＠および
７ＢＬＮ、油１と第２ピット線ＪＢＬ、並は共にアルミ
ニウム線であることがメモリ動作速度の点で望ましく、
この場合には二層アルミ配線技術（公知）を使用すれば
、第１ビット線ＩＢＬ６＋ＪＢＬ、と第２ビ、ト線２Ｂ
Ｌとを積層し、第１ビ、ト線７ＢＬｏ、 ＩＢＬ、と第
２ビ、ト線２ＢＬとを積層することができ、ピット線の
二重化によるチップ面積の増加をまねかなくて済む。
７ＢＬＮ、油１と第２ピット線ＪＢＬ、並は共にアルミ
ニウム線であることがメモリ動作速度の点で望ましく、
この場合には二層アルミ配線技術（公知）を使用すれば
、第１ビット線ＩＢＬ６＋ＪＢＬ、と第２ビ、ト線２Ｂ
Ｌとを積層し、第１ビ、ト線７ＢＬｏ、 ＩＢＬ、と第
２ビ、ト線２ＢＬとを積層することができ、ピット線の
二重化によるチップ面積の増加をまねかなくて済む。
上記構成による第４図のメモリにおいて、双方向信号伝
達手段としてたとえばＮチャンネルＭＯ８−ＦＥＴのト
ランスファＰ−）が用いられてい１０− るものとし、第１区分のアドレス領域に相当する第１の
行選択系信号ＲＣ，がＶＤＤ電位、第２区分のアドレス
領域に相当する第２の行選択系信号ＲＣＮがＶｌｌｌ電
位であるとすれば、第１の双方向信号伝達手段４ノ、富
が導通状態、第２の双方向信号伝達手段４２．富は非導
通状態であシ、第２ピ、ト線２ＢＬ、 、２ＢＬには第
１区分の第１ビット線ＩＢＬｏ、 ＩＢＬ、が電気的に
接続されている。この状態でのピット線容量は、一方の
ピット線側（第１ビツト線ＩＢＬｏおよび第２ビ、ト線
２ＢＬ ）ではＣＪＢＬとＣ２ＩＩＬとの和であって従
来例の一方のビット線の容量（第１図Ｃａｔ、 ）に比
べて小さく、他方のビット線側（第１ビット線ＩＢＬ、
および第２ピ、ト線並）では’７１１１゜とＣｉｉ、と
の和であって従来例の他方のピット線の容量（第１図Ｃ
ＭＬ）に比べて小さい。
達手段としてたとえばＮチャンネルＭＯ８−ＦＥＴのト
ランスファＰ−）が用いられてい１０− るものとし、第１区分のアドレス領域に相当する第１の
行選択系信号ＲＣ，がＶＤＤ電位、第２区分のアドレス
領域に相当する第２の行選択系信号ＲＣＮがＶｌｌｌ電
位であるとすれば、第１の双方向信号伝達手段４ノ、富
が導通状態、第２の双方向信号伝達手段４２．富は非導
通状態であシ、第２ピ、ト線２ＢＬ、 、２ＢＬには第
１区分の第１ビット線ＩＢＬｏ、 ＩＢＬ、が電気的に
接続されている。この状態でのピット線容量は、一方の
ピット線側（第１ビツト線ＩＢＬｏおよび第２ビ、ト線
２ＢＬ ）ではＣＪＢＬとＣ２ＩＩＬとの和であって従
来例の一方のビット線の容量（第１図Ｃａｔ、 ）に比
べて小さく、他方のビット線側（第１ビット線ＩＢＬ、
および第２ピ、ト線並）では’７１１１゜とＣｉｉ、と
の和であって従来例の他方のピット線の容量（第１図Ｃ
ＭＬ）に比べて小さい。
したがって、上記メモリによれば、従来例に比べて小さ
い容量（ＣＩＢＬ十０２ＩＩＬ）・（Ｃ７，Ｌ＋Ｃ，２
１Ｌ）の電荷を第２図のメモリセルの直列トランジスタ
ＣＮｓ ＊Ｎｓ ） ＋ （Ｎｓ ｌＮ４ ）で各対応
して放電することになり、ビット線遅延が小さく、メモ
リ動作の高速化が可能になる。ここで、前述した従来例
のメモリの読み出し動作（第３図参照）に対応する上記
実施例のメモリの読み出し動作における信号タイミング
を第６図に示す。即ち、列デコーダ出力［相］が立ち上
がり、ワード線の選択が乳０からｗＬｌ（これらはいず
れも第１区分のアドレス領域内にある）に変化してから
、ピット線遅延時間ｔｄ、後に第２ビット線、’ＢＬ
。
い容量（ＣＩＢＬ十０２ＩＩＬ）・（Ｃ７，Ｌ＋Ｃ，２
１Ｌ）の電荷を第２図のメモリセルの直列トランジスタ
ＣＮｓ ＊Ｎｓ ） ＋ （Ｎｓ ｌＮ４ ）で各対応
して放電することになり、ビット線遅延が小さく、メモ
リ動作の高速化が可能になる。ここで、前述した従来例
のメモリの読み出し動作（第３図参照）に対応する上記
実施例のメモリの読み出し動作における信号タイミング
を第６図に示す。即ち、列デコーダ出力［相］が立ち上
がり、ワード線の選択が乳０からｗＬｌ（これらはいず
れも第１区分のアドレス領域内にある）に変化してから
、ピット線遅延時間ｔｄ、後に第２ビット線、’ＢＬ
。
２ＢＬの電位が反転し、この変化が若干の遅れを伴って
センス線Ｓ、Ｓに伝達され、その電位が反転する。
センス線Ｓ、Ｓに伝達され、その電位が反転する。
なお、上記実施例は、メモリセル１ｏ〜７ｎを２区分し
たが、区分数は限定されるものでない。たとえば、２５
６にビットメモリにおける列方向の５１２個のメモリセ
ルを１６個単位で１６区分した場合には、各区分の第１
ビツト線の容量は従来例のビット線容量（４ｐＦ程度）
の１６１５１２＝１／１６となって約０．１２５９Ｆと
なる。
たが、区分数は限定されるものでない。たとえば、２５
６にビットメモリにおける列方向の５１２個のメモリセ
ルを１６個単位で１６区分した場合には、各区分の第１
ビツト線の容量は従来例のビット線容量（４ｐＦ程度）
の１６１５１２＝１／１６となって約０．１２５９Ｆと
なる。
そして、第２ビ、ト線の容量ｃ２．．． Ｃ２−は約０
．８９Ｆと計算されるので、結局、ビット線容量は約０
．９２５ ｐＦ （＝０．１２５９Ｆ’＋０．８９Ｆ）
となシ、従来例の４ ｐＦ程度に比べて約１／４となる
。したがって、ビット遅延も従来例のそれの約１／４、
即ち２０ナノ秒の１／４の約５ナノ秒となシ、メモリ動
作の大幅な高速化が可能となる。なお、第４図の例では
、ビット線にはノーマリオン（通常オン状態）のＮチャ
ンネルトランジスタが負荷としてついているが、これは
Ｐチャンネルトランジスタにし、このトランジスタのｒ
−トをグリチャージ時に低電位＠Ｌ′にし、読み出し
時に高電位”Ｈ”にするようなビット線シリチャージ型
の動作も可能である事はいうまでもない。
．８９Ｆと計算されるので、結局、ビット線容量は約０
．９２５ ｐＦ （＝０．１２５９Ｆ’＋０．８９Ｆ）
となシ、従来例の４ ｐＦ程度に比べて約１／４となる
。したがって、ビット遅延も従来例のそれの約１／４、
即ち２０ナノ秒の１／４の約５ナノ秒となシ、メモリ動
作の大幅な高速化が可能となる。なお、第４図の例では
、ビット線にはノーマリオン（通常オン状態）のＮチャ
ンネルトランジスタが負荷としてついているが、これは
Ｐチャンネルトランジスタにし、このトランジスタのｒ
−トをグリチャージ時に低電位＠Ｌ′にし、読み出し
時に高電位”Ｈ”にするようなビット線シリチャージ型
の動作も可能である事はいうまでもない。
また、上記実施例は、スタティック型セルと相補的な一
対のビット線を使用するメモリを示したが、本発明はこ
れに限らず、ダイナき、り型メモリセルを使用するメモ
リでもピット線が１系列のメモリであっても半導体記憶
装置一般に適用可能であって、ビット線を複数個の第１
１３− ビット線とこれらを相互に接続する第２ピツト線とによ
り二重化し、第２ビツト線に選択的に第１ピツト線を接
続することにより上記実施例と同様な効果が得られる。
対のビット線を使用するメモリを示したが、本発明はこ
れに限らず、ダイナき、り型メモリセルを使用するメモ
リでもピット線が１系列のメモリであっても半導体記憶
装置一般に適用可能であって、ビット線を複数個の第１
１３− ビット線とこれらを相互に接続する第２ピツト線とによ
り二重化し、第２ビツト線に選択的に第１ピツト線を接
続することにより上記実施例と同様な効果が得られる。
上述したように本発明の半導体記憶装置によれば、メモ
リ容量が大きくてもピット線遅延が小さく、高速動作が
可能になるので、たとえば２５６にビットの大容轍メモ
リの高速化を実現できる。
リ容量が大きくてもピット線遅延が小さく、高速動作が
可能になるので、たとえば２５６にビットの大容轍メモ
リの高速化を実現できる。
第１図は従来の半導体メモリの一部回路を示す構成説明
図、第２図は第１図のメモリセルの一例を示す回路図、
第３図は第１図のメモリの動作説明のために示す信号タ
イミング図、第４４図の双方向信号伝達手段の具体例を
示す回路図、第６図は第４図のメモリの動作説明のため
に示す信号タイミング図である。 １４− １６〜Ｉｎ−・メモリセル、７ＢＬ、 、 ＩＢτ０゜
ノＢＬＮ、 ７ＢＬ、・・・第１ピツト線、２ＢＬ 、
血・・・第２ビツト線、４１．富、４２．４２−・・双
方向信号伝達手段、５ノ・・・トランスファｒ−）、５
２・・・双方向増幅回路。 出願人代理人 弁理士 鈴 江 武 彦１５− 第１図 ＠５図 （ａ） Ｌ−一−−−−￥５１ （ｂ） 第６図 （ｅ）−−一一一一一二一−ｖ５゜ ＣＮ
図、第２図は第１図のメモリセルの一例を示す回路図、
第３図は第１図のメモリの動作説明のために示す信号タ
イミング図、第４４図の双方向信号伝達手段の具体例を
示す回路図、第６図は第４図のメモリの動作説明のため
に示す信号タイミング図である。 １４− １６〜Ｉｎ−・メモリセル、７ＢＬ、 、 ＩＢτ０゜
ノＢＬＮ、 ７ＢＬ、・・・第１ピツト線、２ＢＬ 、
血・・・第２ビツト線、４１．富、４２．４２−・・双
方向信号伝達手段、５ノ・・・トランスファｒ−）、５
２・・・双方向増幅回路。 出願人代理人 弁理士 鈴 江 武 彦１５− 第１図 ＠５図 （ａ） Ｌ−一−−−−￥５１ （ｂ） 第６図 （ｅ）−−一一一一一二一−ｖ５゜ ＣＮ
Claims (3)
- （１） メモリセルアレイにおける列方向のメモリセ
ル群のうち複数に区分された各区分のメモリセル群にそ
れぞれ対応して直接に接続される第１ビツト線と、この
各区分の第１ピツト線に共通に接続される第２ピ、ト線
と、この第２ビツト線と前記各区分の第１ピ、ト線との
各接続部にそれぞれ挿入され行選択系の信号により導通
制御される双方向信号伝達手段とを具備することを特徴
とする半導体記憶装置。 - （２）前記双方向信号伝達手段は、ＭＯＳトランジスタ
からなるトランスファｆ−トであることを特徴とする特
許 半導体記憶装置。 - （３） 前記双方向信号伝達手段は、ＭＯＳ ｝ラン
ジスタを用いて構成された双方向増幅回路であることを
特徴とする前記特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202948A JPS5994296A (ja) | 1982-11-19 | 1982-11-19 | 半導体記憶装置 |
| US06/517,419 US4618945A (en) | 1982-08-11 | 1983-07-26 | Semiconductor memory device |
| DE19833328042 DE3328042A1 (de) | 1982-08-11 | 1983-08-03 | Halbleiter-speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202948A JPS5994296A (ja) | 1982-11-19 | 1982-11-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994296A true JPS5994296A (ja) | 1984-05-30 |
| JPS6310518B2 JPS6310518B2 (ja) | 1988-03-07 |
Family
ID=16465810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202948A Granted JPS5994296A (ja) | 1982-08-11 | 1982-11-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179292A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
-
1982
- 1982-11-19 JP JP57202948A patent/JPS5994296A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5766587A (en) * | 1980-10-09 | 1982-04-22 | Fujitsu Ltd | Static semiconductor storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01179292A (ja) * | 1987-12-29 | 1989-07-17 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310518B2 (ja) | 1988-03-07 |
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