JPS5994296A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5994296A
JPS5994296A JP57202948A JP20294882A JPS5994296A JP S5994296 A JPS5994296 A JP S5994296A JP 57202948 A JP57202948 A JP 57202948A JP 20294882 A JP20294882 A JP 20294882A JP S5994296 A JPS5994296 A JP S5994296A
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memory
bit
line
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JP57202948A
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Takayasu Sakurai
貴康 桜井
Tetsuya Iizuka
飯塚 哲哉
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    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409Read-write [R-W] circuits 
    • G11C11/4096Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特に大容量の記憶装置
におけるピット線部に関する。
〔発明の技術的背景〕
第1図は、従来の半導体メモリ集積回路における一部回
路を示すもので、10〜1nはメモリセルアレイにおけ
る一列分のメモリセルを代表的に示しており、それぞれ
一対のピット線BL,BLに共通に接続されると共にそ
れぞれ対応してワード線’N’L6 ”’− ’N’L
 nに接続されている。
上記ビット)l{BL,BLはそれぞれ対応して通常オ
ン状態のたとえばNチャンネルの負荷用MOS }ラン
ジスタU,Uを介してvDD電源に接続されると共にピ
ット線選択用MOS}ランジスタT,Tを介してセンス
@S.Sに接続されている。上記ワード線WL 6 −
 WL nは、図示しない行デコーダの出力R/1)o
−R7′D−により選択駆動され、ピット線選択用MO
S l−ランジスタT,Tの各r−トには図示しない列
デコーダの出力[相]が印加される。なお、CIILお
よびCBLは前記ビット線BLおよび真の浮遊容量(対
接地容量)2および3は上記一対のセンス線S、sに接
続されるセンスアン!および書き込み回路である。
また、前記メモリセル10〜Inは、それぞれたとえば
第2図に示すような6個のMOS )ランジスタ(、駆
動用のNチャンネルトランジスタN1.N、および負荷
用のPチャンネルトランジスタP1+P!およびトラン
スファダート用のNチャンネルトランジスタN31N4
)からなる0MO8構成のスタティック型セルである。
ここで、第2図のメモリセルにおいて、@1”データが
記憶されているときには、ビット線BL側のトランジス
タN、のドレイン側節点4がたとえばVDD電位、ビッ
ト線BL側のトランジスタN、のドレイン側節点5がV
。電位(接地電ωであり、10#データが記憶されてい
るときには、上記とは逆に節点4がV□電位、節点5が
VDD電位になっている。
いま、上記メモリセル群0〜)nのうち、メモリセル1
oには“0#データが記憶されでおり、メモリセル11
には11”データが記憶されているものと想定して、第
1図のメモリの読み出し動作について第3図を参照して
説明する。先ず、列デコーダ出力■が立ち上がり、次い
でワード線肌0が選択→非選択状態に変化すると同時に
ワード線wL1が非選択→選択状態に活性化されたとす
る。これによって、ビット線B L 、 BLにはメモ
リセルJoからの“0#データが読み出されなくなると
共にメモリセルJ1からの“1”データが読み出され、
ビット線BL 、BLの電位は相補的に変化(ビット線
BLは低→筒に充電、ビット線BLは高→低に放電)す
る。このビット線BL 、BLの電位はビット線選択用
トランジスタT、Tを辿じてセンス線s、SK伝達され
、さらにセンスアンプ2で増幅されて出力される。なお
、書き込みモードのときには、書き込み回路3による書
き込みデータがセンスgs、sからビット線選択用トラ
ンジスタT。
Tを通じてビット線BL、BLに伝達される。
〔背景技術の問題点〕
ところで、第1図のメモリとして大容量のもの、たとえ
ば256にピットを考えた場合、一部分のメモリセル1
0〜Inの個数(、)は512である。したがって、ビ
、 ト線B L 。
BLには512個のメモリセル10〜Inがg続されて
いるので、その対接地容量CIILI CBLが大きい
値(推定で49F程度)になる。そして、この49F程
度の容量CBLz CILの電荷を第2図のメモリセル
における直列接続されたトランジスタ(N11 N3 
)あるいは(N@ * Na )にょシ放電させること
になる。しかし、上記メモリセルにおけるトランスファ
ダート用のトランジスタN1+N4は、通常は最小寸法
で作られるのでそのコンダクタンスが小さく、前記49
F程度の容量CaLe CjlLの放電に時間がかが)
、ビット線遅延(第3図tdl)が大きな値(20ナノ
秒程度)・となる。この20ナノ秒程度のビット線遅延
は、メモリ全体の遅延(約50ナノ秒)の中で多く5− の部分を占めており、メモリの動作速度を制約している
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、メモリ容
量が大きくてもビット線遅延が小さく、高速動作が可能
な半導体記憶装置を提供するものである。
〔発明の概要〕
即ち、本発明の半導体記憶装置は、列方向のメモリセル
群を複数に区分し、各区分のメモリセル群にそれぞれ第
1ビツト線を直接に接続し、これらの各区分の第1ビツ
ト線に共通に第2ビツトHを接続し、この第2ビ、トと
前記各区分の第1ビツト線との各接続部にそれぞれ双方
向信号伝達手段を仲人し、この伝達手段をメモリ動作時
に行選択系信号により選択的に導通制御させることによ
って、第2ピツト線に複数の第1ビツト線のどれかを接
続させることを特徴とするものである。
したがって、各第1ビ、ト線には列方向の全6− メモリセル数に比べてそれぞれ少数のメモリセルが接続
されるので、第2ビ、ト線とこれに選択的に接続される
第1ビ、ト線とが有するビ。
ト線容量が従来例に比べて低減する。このため、メモリ
容量が大きくてもビット線遅延が少なく、高速動作が可
能になる。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第4図はたとえば256にビ。
トのメモリチ、fの一部を示しており、第1図を参照し
て前述した従来例に比べて、ピット線が二重化された点
が異なり、その他は同じであるから第4図中第1図と同
一部分には同一符号を付してその説明を省略し、以下具
なる部分を中心に説明する。即ち、IBL、およびIB
Loは第1区分のメモリセル1o〜11に共通に接続さ
れた第1ピツト線、IBL、およびIBL、は残りの第
2区分のメモリセル1 j (=11+1)〜1nに共
通に接続された第1ピツト線である。
これらの第1ビット線IBL、 、瓦6 + 78LH
+IBLNはそれぞれ従来例と同様にプリチャージ用M
O8)ランジスタUg 、 Ug r UN r UN
  を各対応して介してvDD電源に接続されているが
、それぞれにはビット線選択用トランジスタは接続され
ない。一方、2BLおよび血は第2ビ、ト線であり、各
対応してビット線選択用トランジスタT、〒を介してセ
ンス線S、iに接続されている。そして、上記第2ピッ
ト線2BL、 2BLは、各対応して第1の双方向信号
伝達手段41゜百を介して前記第1ピツト線7BLo 
、 7BLoに接続されると共に各対応して第2の双方
向信号伝達手段42.42を介して前記第1ピツト線J
BLN、 JBLHに接続されている。そして、上記第
1の双方向信号伝達手段4ノ、富は、第1ピツ) IJ
 IBL6 、 IBτ0に接続されたメモリセルノ◎
〜ノ量の行アドレス領域に相当する第1の行選択系信号
RC,(たとえばアドレスデータの最上位ビットが用い
られる)により導通制御される。また、第2の双方向信
号伝達手段42゜首は、第1ビy トmIBLH,7B
LNに接続されたメモリセルフj〜INの行アドレス領
域に相当する第2の行選択系信号RC,(RC,に相当
する)によシ導通制御される。
また、CIBLおよびC5,は第1区分の第1ピツト線
JBL6 、 IBLoの対接地容量であ夛、列方向の
メモリセル群が2等分されているものとすれば、第2区
分の第1ビ、ト線IBLw+ IBLwの対接地容量も
CjBL” 7BLであり、C2mLおよびC−i″i
−Lは第2ビ、ト線!’BL、 2BLの対接地容量で
ある。
なお、前記各双方向信号伝達手段41.41゜42.4
2は、それぞれたとえば第5図(a)に示すようなMO
S−FIT構成のトランスフアf−ト51とか第5図(
b)に示すようなMOS−FETを用いて構成された双
方向増幅回路52を使用できる。
上記トランスファp −ト51は、これを接続するビッ
ト線の電位がVDD電位から離れていれば(第4図の場
合は、Vl)D−V?I!II、但L Vyi* ハN
チャンネルの負荷トランジスタυO+UO*UN r−
の闇値電圧)、第5図(、)のままでもRC6あ9− るいはRC,により光分にオン状態になるが、ピット線
の電位がvDD電位に近い場合(たとえば負荷用トラン
ジスタとしてPチャンネルを用いた場合)には第5図(
a)のNチャンネルトランジスタだけでは充分にオン状
態にならない。この場合には、PチャンネルMO8−F
ETとNチャンネルMO8−FETとを並列接続したト
ランスフアy−トを使用すれば充分にオン状態になる。
また、前記第1ピツト線IBL@ 、 7BL@および
7BLN、油1と第2ピット線JBL、並は共にアルミ
ニウム線であることがメモリ動作速度の点で望ましく、
この場合には二層アルミ配線技術(公知)を使用すれば
、第1ビット線IBL6+JBL、と第2ビ、ト線2B
Lとを積層し、第1ビ、ト線7BLo、 IBL、と第
2ビ、ト線2BLとを積層することができ、ピット線の
二重化によるチップ面積の増加をまねかなくて済む。
上記構成による第4図のメモリにおいて、双方向信号伝
達手段としてたとえばNチャンネルMO8−FETのト
ランスファP−)が用いられてい10− るものとし、第1区分のアドレス領域に相当する第1の
行選択系信号RC,がVDD電位、第2区分のアドレス
領域に相当する第2の行選択系信号RCNがVlll電
位であるとすれば、第1の双方向信号伝達手段4ノ、富
が導通状態、第2の双方向信号伝達手段42.富は非導
通状態であシ、第2ピ、ト線2BL、 、2BLには第
1区分の第1ビット線IBLo、 IBL、が電気的に
接続されている。この状態でのピット線容量は、一方の
ピット線側(第1ビツト線IBLoおよび第2ビ、ト線
2BL )ではCJBLとC2IILとの和であって従
来例の一方のビット線の容量(第1図Cat、 )に比
べて小さく、他方のビット線側(第1ビット線IBL、
および第2ピ、ト線並)では’7111゜とCii、と
の和であって従来例の他方のピット線の容量(第1図C
ML)に比べて小さい。
したがって、上記メモリによれば、従来例に比べて小さ
い容量(CIBL十02IIL)・(C7,L+C,2
1L)の電荷を第2図のメモリセルの直列トランジスタ
CNs *Ns ) + (Ns lN4 )で各対応
して放電することになり、ビット線遅延が小さく、メモ
リ動作の高速化が可能になる。ここで、前述した従来例
のメモリの読み出し動作(第3図参照)に対応する上記
実施例のメモリの読み出し動作における信号タイミング
を第6図に示す。即ち、列デコーダ出力[相]が立ち上
がり、ワード線の選択が乳0からwLl(これらはいず
れも第1区分のアドレス領域内にある)に変化してから
、ピット線遅延時間td、後に第2ビット線、’BL 
2BLの電位が反転し、この変化が若干の遅れを伴って
センス線S、Sに伝達され、その電位が反転する。
なお、上記実施例は、メモリセル1o〜7nを2区分し
たが、区分数は限定されるものでない。たとえば、25
6にビットメモリにおける列方向の512個のメモリセ
ルを16個単位で16区分した場合には、各区分の第1
ビツト線の容量は従来例のビット線容量(4pF程度)
の161512=1/16となって約0.1259Fと
なる。
そして、第2ビ、ト線の容量c2... C2−は約0
.89Fと計算されるので、結局、ビット線容量は約0
.925 pF (=0.1259F’+0.89F)
となシ、従来例の4 pF程度に比べて約1/4となる
。したがって、ビット遅延も従来例のそれの約1/4、
即ち20ナノ秒の1/4の約5ナノ秒となシ、メモリ動
作の大幅な高速化が可能となる。なお、第4図の例では
、ビット線にはノーマリオン(通常オン状態)のNチャ
ンネルトランジスタが負荷としてついているが、これは
Pチャンネルトランジスタにし、このトランジスタのr
 −トをグリチャージ時に低電位@L′にし、読み出し
時に高電位”H”にするようなビット線シリチャージ型
の動作も可能である事はいうまでもない。
また、上記実施例は、スタティック型セルと相補的な一
対のビット線を使用するメモリを示したが、本発明はこ
れに限らず、ダイナき、り型メモリセルを使用するメモ
リでもピット線が1系列のメモリであっても半導体記憶
装置一般に適用可能であって、ビット線を複数個の第1
13− ビット線とこれらを相互に接続する第2ピツト線とによ
り二重化し、第2ビツト線に選択的に第1ピツト線を接
続することにより上記実施例と同様な効果が得られる。
〔発明の効果〕
上述したように本発明の半導体記憶装置によれば、メモ
リ容量が大きくてもピット線遅延が小さく、高速動作が
可能になるので、たとえば256にビットの大容轍メモ
リの高速化を実現できる。
【図面の簡単な説明】
第1図は従来の半導体メモリの一部回路を示す構成説明
図、第2図は第1図のメモリセルの一例を示す回路図、
第3図は第1図のメモリの動作説明のために示す信号タ
イミング図、第44図の双方向信号伝達手段の具体例を
示す回路図、第6図は第4図のメモリの動作説明のため
に示す信号タイミング図である。 14− 16〜In−・メモリセル、7BL、 、 IBτ0゜
ノBLN、 7BL、・・・第1ピツト線、2BL 、
血・・・第2ビツト線、41.富、42.42−・・双
方向信号伝達手段、5ノ・・・トランスファr−)、5
2・・・双方向増幅回路。 出願人代理人  弁理士 鈴 江 武 彦15− 第1図 @5図 (a) L−一−−−−¥51 (b) 第6図 (e)−−一一一一一二一−v5゜ CN

Claims (3)

    【特許請求の範囲】
  1. (1)  メモリセルアレイにおける列方向のメモリセ
    ル群のうち複数に区分された各区分のメモリセル群にそ
    れぞれ対応して直接に接続される第1ビツト線と、この
    各区分の第1ピツト線に共通に接続される第2ピ、ト線
    と、この第2ビツト線と前記各区分の第1ピ、ト線との
    各接続部にそれぞれ挿入され行選択系の信号により導通
    制御される双方向信号伝達手段とを具備することを特徴
    とする半導体記憶装置。
  2. (2)前記双方向信号伝達手段は、MOSトランジスタ
    からなるトランスファf−トであることを特徴とする特
    許 半導体記憶装置。
  3. (3)  前記双方向信号伝達手段は、MOS }ラン
    ジスタを用いて構成された双方向増幅回路であることを
    特徴とする前記特許請求の範囲第1項記載の半導体記憶
    装置。
JP57202948A 1982-08-11 1982-11-19 半導体記憶装置 Granted JPS5994296A (ja)

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JP57202948A JPS5994296A (ja) 1982-11-19 1982-11-19 半導体記憶装置
US06/517,419 US4618945A (en) 1982-08-11 1983-07-26 Semiconductor memory device
DE19833328042 DE3328042A1 (de) 1982-08-11 1983-08-03 Halbleiter-speichervorrichtung

Applications Claiming Priority (1)

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JP57202948A JPS5994296A (ja) 1982-11-19 1982-11-19 半導体記憶装置

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JPS6310518B2 JPS6310518B2 (ja) 1988-03-07

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01179292A (ja) * 1987-12-29 1989-07-17 Nec Corp 半導体記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5766587A (en) * 1980-10-09 1982-04-22 Fujitsu Ltd Static semiconductor storage device

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JPS6310518B2 (ja) 1988-03-07

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