JPH01109599A - 書込み・消去可能な半導体記憶装置 - Google Patents
書込み・消去可能な半導体記憶装置Info
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- JPH01109599A JPH01109599A JP62267797A JP26779787A JPH01109599A JP H01109599 A JPH01109599 A JP H01109599A JP 62267797 A JP62267797 A JP 62267797A JP 26779787 A JP26779787 A JP 26779787A JP H01109599 A JPH01109599 A JP H01109599A
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- memory cell
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- redundant memory
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- 230000015654 memory Effects 0.000 claims abstract description 117
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- 239000000872 buffer Substances 0.000 abstract description 13
- 238000003491 array Methods 0.000 abstract description 3
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- 238000000034 method Methods 0.000 description 12
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は冗長技術を通用した半導体記憶装置に関し、特
にビット線冗長方式による書込み・消去可能な半導体記
憶装置(以下、EPROMと称する)に関する。
にビット線冗長方式による書込み・消去可能な半導体記
憶装置(以下、EPROMと称する)に関する。
(従来の技術)
近年、半導体記憶装置、特にMOSメモリでは高集積化
が進んでおり、そのためにセル構造は非常な微細化がな
されて来ている。しかし、この高集積化、大容量化に伴
って、半導体基板中の欠陥や、製造工程中に発生する不
良、製造プロセスのバラツキ等の影響を受ける度合が増
し、その結果メモリセル部の不良による製品歩留りの低
下を引き起している。これは製品コストを高くしてしま
うため、メモリセルの不良を救済し、良品化する方法が
いろいろと考案されている。その中でも冗長メモリセル
と冗長回路を設けて不良メモリセル部をその冗長メモリ
セル部と置き換える方式は、その不良救済に比較的自由
度を持たせることが可能であり、歩留り向上効果も大き
いことがら、最近大容量メモリにこの方式が採用される
ことが多くなっている。
が進んでおり、そのためにセル構造は非常な微細化がな
されて来ている。しかし、この高集積化、大容量化に伴
って、半導体基板中の欠陥や、製造工程中に発生する不
良、製造プロセスのバラツキ等の影響を受ける度合が増
し、その結果メモリセル部の不良による製品歩留りの低
下を引き起している。これは製品コストを高くしてしま
うため、メモリセルの不良を救済し、良品化する方法が
いろいろと考案されている。その中でも冗長メモリセル
と冗長回路を設けて不良メモリセル部をその冗長メモリ
セル部と置き換える方式は、その不良救済に比較的自由
度を持たせることが可能であり、歩留り向上効果も大き
いことがら、最近大容量メモリにこの方式が採用される
ことが多くなっている。
特に書込み・消去可能な半導体記憶装置(以下EPRO
Mと記す)では、ビット不良、ワード線不良に加えてて
、ビット線不良も不良モードのうちのある割合を占めて
おり、冗長メモリセルとしてビット線数本分を持つ方式
は、相当な歩留り向上効果が期待できる。しかし、−数
的にビット線の冗長回路はワード線数本を冗長メモリセ
ルとする方式に比べて複雑であるため、現在までに採用
されている冗長方式はワード線方式が大半であり、ビッ
ト線方式はあまり例がなかった。
Mと記す)では、ビット不良、ワード線不良に加えてて
、ビット線不良も不良モードのうちのある割合を占めて
おり、冗長メモリセルとしてビット線数本分を持つ方式
は、相当な歩留り向上効果が期待できる。しかし、−数
的にビット線の冗長回路はワード線数本を冗長メモリセ
ルとする方式に比べて複雑であるため、現在までに採用
されている冗長方式はワード線方式が大半であり、ビッ
ト線方式はあまり例がなかった。
EPROMにおけるビット線を用いた冗長方式では、数
本のビット線を任意のビットの任意のビット線数本と置
き換える(1本ずつではなく、数本のビット線を1つの
集団として置き換えるという意味)ためには、冗長メモ
リセル用にセンスアンプと書込み用回路を余分に持つ方
が望ましい。このことは、逆に、ワード線方式での読出
し時間の遅れを考慮する必要のないことを示しており、
ビット線方式の冗長回路は有利である。
本のビット線を任意のビットの任意のビット線数本と置
き換える(1本ずつではなく、数本のビット線を1つの
集団として置き換えるという意味)ためには、冗長メモ
リセル用にセンスアンプと書込み用回路を余分に持つ方
が望ましい。このことは、逆に、ワード線方式での読出
し時間の遅れを考慮する必要のないことを示しており、
ビット線方式の冗長回路は有利である。
第4図はこのようなビット線冗長方式のEPROMの従
来例のブロック図である。
来例のブロック図である。
この従来例は8ビツト出力のEPROMを示しており、
データ入力端子11〜1日と、データ人力バッファ21
〜28と、データ出力バッファ3、−38と、通常メモ
リセルアレイ9I〜98と、書込み回路6.〜6Bと、
センスアンプ71〜7Bと、Y選択トランジスタ群8.
〜88と、(以北が冗長回路を含まない通常回路部を構
成している)、冗長メモリセルアレイ15と、冗長メモ
リセル対応のY選択トランジスタ群14と、冗長メモリ
セル用書込み回路12と、冗長メモリセル用センスアン
プ13と、冗長方式使用の有無とその置き換え位置を記
憶する不揮発性記憶素子10.〜1oi(iは冗長の切
換方式によって異なる)と、不揮発性記憶素子10.〜
lO1のオン/オフによって制御され、冗長メモリセル
に置換えられる通常メモリセルのビット領域を指定する
3ビツトと1ビツト内のどのアドレス領域を置換えるか
を示す他の1ビツトからなる冗長回路活性化信号16を
出力する冗長回路活性化信号発生回路IIと、データ入
力バッファ21〜28のデータを通常は書込み回路61
〜68に出力し、冗長回路活性化信号16によって指定
されると冗長メモリセル用書込み回路12に出力する書
込み系冗長メモリセル切換回路20゜〜208と、通常
はセンスアンプ71〜78の出力を選択し、冗長回路活
性化信号!6によって指定されると冗長メモリセル用セ
ンスアンプ13の出力を選択しデータ出力バッファ3.
〜38に出力する読出し系冗長メモリセル切換回路2]
、〜218で構成されている。
データ入力端子11〜1日と、データ人力バッファ21
〜28と、データ出力バッファ3、−38と、通常メモ
リセルアレイ9I〜98と、書込み回路6.〜6Bと、
センスアンプ71〜7Bと、Y選択トランジスタ群8.
〜88と、(以北が冗長回路を含まない通常回路部を構
成している)、冗長メモリセルアレイ15と、冗長メモ
リセル対応のY選択トランジスタ群14と、冗長メモリ
セル用書込み回路12と、冗長メモリセル用センスアン
プ13と、冗長方式使用の有無とその置き換え位置を記
憶する不揮発性記憶素子10.〜1oi(iは冗長の切
換方式によって異なる)と、不揮発性記憶素子10.〜
lO1のオン/オフによって制御され、冗長メモリセル
に置換えられる通常メモリセルのビット領域を指定する
3ビツトと1ビツト内のどのアドレス領域を置換えるか
を示す他の1ビツトからなる冗長回路活性化信号16を
出力する冗長回路活性化信号発生回路IIと、データ入
力バッファ21〜28のデータを通常は書込み回路61
〜68に出力し、冗長回路活性化信号16によって指定
されると冗長メモリセル用書込み回路12に出力する書
込み系冗長メモリセル切換回路20゜〜208と、通常
はセンスアンプ71〜78の出力を選択し、冗長回路活
性化信号!6によって指定されると冗長メモリセル用セ
ンスアンプ13の出力を選択しデータ出力バッファ3.
〜38に出力する読出し系冗長メモリセル切換回路2]
、〜218で構成されている。
ト述した従来のビット線冗長方式のEPROMは、メモ
リセル書込みチエツクを行なう際に、通常メモリセル部
と冗長メモリセル部は同時に書込むことができず、別に
余分なパッドを設けてそこから冗長メモリセル用のデー
タを人力することで同時に書込むようにするとパッドの
増設、テストモードの設定9回路の追加1通常使用時に
おけるこのパッド入力の考慮など不利な点が多く、さら
に、EPROMの書込みは高速なものでも1バイトにつ
き数100μ秒の時間がかかるため、通常メモリセル部
と冗長メモリセル部を別々に書込んでチエツクを行なう
ことは、テストの時間が増大し、製品のコストを引き上
げるという欠点かある。なお、テストについては、通常
メモリセル部と冗長メモリセル部に書込むパターンを違
ったものにする必要はなく、特に冗長メモリセル部が通
常メモリセル部の整数分の1になっている場合はパター
ンを共通にすることは支障かないし、かつ容易である。
リセル書込みチエツクを行なう際に、通常メモリセル部
と冗長メモリセル部は同時に書込むことができず、別に
余分なパッドを設けてそこから冗長メモリセル用のデー
タを人力することで同時に書込むようにするとパッドの
増設、テストモードの設定9回路の追加1通常使用時に
おけるこのパッド入力の考慮など不利な点が多く、さら
に、EPROMの書込みは高速なものでも1バイトにつ
き数100μ秒の時間がかかるため、通常メモリセル部
と冗長メモリセル部を別々に書込んでチエツクを行なう
ことは、テストの時間が増大し、製品のコストを引き上
げるという欠点かある。なお、テストについては、通常
メモリセル部と冗長メモリセル部に書込むパターンを違
ったものにする必要はなく、特に冗長メモリセル部が通
常メモリセル部の整数分の1になっている場合はパター
ンを共通にすることは支障かないし、かつ容易である。
(問題点を解決するための手段)
本発明の書込み・消去可能な半導体記憶装置は、冗長メ
モリセルと通常メモリセルに対して同時に書込みを行な
う同時書込みモードを設定するそ−ド設定信号を出力す
るモード設定信号発生回路と、各ビット毎に設けられ、
モード設定信号と冗長回路活性化信号発生回路の出力す
る冗長回路活性化信号とを人力すると、入力端子から入
力したデータを該ビットに対応する書込み回路および冗
長メモリセル用書込み回路をアクティブにして当該ビッ
ト対応の通常メモリセルと同時に冗長メモリセルに書込
みを行なわせる冗長メモリセル書込み制御回路を有する
。
モリセルと通常メモリセルに対して同時に書込みを行な
う同時書込みモードを設定するそ−ド設定信号を出力す
るモード設定信号発生回路と、各ビット毎に設けられ、
モード設定信号と冗長回路活性化信号発生回路の出力す
る冗長回路活性化信号とを人力すると、入力端子から入
力したデータを該ビットに対応する書込み回路および冗
長メモリセル用書込み回路をアクティブにして当該ビッ
ト対応の通常メモリセルと同時に冗長メモリセルに書込
みを行なわせる冗長メモリセル書込み制御回路を有する
。
冗長メモリセル切換回路活性化信号が指定されたビット
の書込み系冗長メモリセル切換回路に入力され、モード
設定信号が冗長メモリセル書込み制御回路に入力される
と入力データが冗長メモリセルと通常メモリセルの両方
へ同時に書込まれることにより、書込み時間を増大させ
ることなく、通常メモリセルアレイと冗長メモリセルア
レイを同時に書込んで書込みチエツクを行なうことがで
きる。
の書込み系冗長メモリセル切換回路に入力され、モード
設定信号が冗長メモリセル書込み制御回路に入力される
と入力データが冗長メモリセルと通常メモリセルの両方
へ同時に書込まれることにより、書込み時間を増大させ
ることなく、通常メモリセルアレイと冗長メモリセルア
レイを同時に書込んで書込みチエツクを行なうことがで
きる。
(実施例)
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の書込み・消去可能な半導体記憶装置の
一実施例のブロック図である。
一実施例のブロック図である。
本実施例は、第4図の従来例に、通常メモリセル91〜
98と冗長メモリセル15に同時に書込みを行なうため
のモード設定信号18を出力するモード設定信号発生回
路19と、書込み系冗長メモリセル切換回路4.〜48
に対応して設けられ、モード設定信号18を入力すると
、データ人力バッファ21〜28に人力されたデータを
書込み回路61〜68および冗長メモリセル用書込み回
路12に出力する冗長メモリセル書込み制御回路17.
〜178が付加されて構成されている。
98と冗長メモリセル15に同時に書込みを行なうため
のモード設定信号18を出力するモード設定信号発生回
路19と、書込み系冗長メモリセル切換回路4.〜48
に対応して設けられ、モード設定信号18を入力すると
、データ人力バッファ21〜28に人力されたデータを
書込み回路61〜68および冗長メモリセル用書込み回
路12に出力する冗長メモリセル書込み制御回路17.
〜178が付加されて構成されている。
第2図は第1図の書込み系冗長メモリ切換回路41〜4
Bを含む冗長メモリセル書込み制御回路+7.〜178
のブロック図である。
Bを含む冗長メモリセル書込み制御回路+7.〜178
のブロック図である。
冗長回路活性化信号16によってrB1〜rB3および
rAの信号線がアクティブになり、モード設定信号18
がアクティブになると、ナンド回路222の出力が”l
“、ナンド回路223の出力が”l”となり、MOSF
ET24が導通してデータ入力バッファ2.〜28のデ
ータが冗長メモリセル用書込み回路12へ入力され、一
方、インバータ233とナンド回路225を経て書込み
回路6.〜68へ入力される。
rAの信号線がアクティブになり、モード設定信号18
がアクティブになると、ナンド回路222の出力が”l
“、ナンド回路223の出力が”l”となり、MOSF
ET24が導通してデータ入力バッファ2.〜28のデ
ータが冗長メモリセル用書込み回路12へ入力され、一
方、インバータ233とナンド回路225を経て書込み
回路6.〜68へ入力される。
第3図は第1図の書込み系冗長メモリセル切換回路4.
〜48と読出しメモリセル切換回路5□〜58を含む冗
長メモリセル書込み制御回路17、〜17.のブロック
図である。
〜48と読出しメモリセル切換回路5□〜58を含む冗
長メモリセル書込み制御回路17、〜17.のブロック
図である。
この回路はMOSFET27.〜274とナンド回路2
5□〜254およびインバータ26.〜264によって
構成され、第2図の場合と逆に、通常メモリセルアレイ
91〜9日と冗長メモリセルアレイ15に同時に書込む
ことができるのは、冗長回路活性化信号16をアクティ
ブにされていないでモード設定信号18がアクティブに
なった場合にのみとなる。
5□〜254およびインバータ26.〜264によって
構成され、第2図の場合と逆に、通常メモリセルアレイ
91〜9日と冗長メモリセルアレイ15に同時に書込む
ことができるのは、冗長回路活性化信号16をアクティ
ブにされていないでモード設定信号18がアクティブに
なった場合にのみとなる。
即ち、ナンド回路25.の出力が”1”、ナンド回路
“252の出力が”1″となってMOSFET27
3が導通することによりデータ人力バッファ21〜28
の出力が書込み回路61〜6Bと冗長メモリセル書込み
回路12へ入力される。そして、冗長回路活性化信号1
6とモード設定用信号18がアクティブでない通常の状
態でデータ人力バッファ21〜28のデータがインバー
タ263とナンド回路253を経由して書込み回路61
〜6eに人力される。−方、メモリセルからのデータ読
出しの場合は冗長回路活性化信号16またはモード設定
信号18の少なくとも一方をアクティブにするとMOS
F ET272が導通して冗長メモリセル用センスア
ンプ13を経由して冗長メモリセルアレイ15からデー
タがデータ出力バッファ3Iへ入力され、そして、冗長
回路活性化信号16とモード設定信号18かともにアク
ティブでない通常状態でMOSFET27.が導通し、
センスアンプ71〜78を経由して通常メモリセルアレ
イ91〜9日のデータが出力バッファ31〜38へ入力
される。
“252の出力が”1″となってMOSFET27
3が導通することによりデータ人力バッファ21〜28
の出力が書込み回路61〜6Bと冗長メモリセル書込み
回路12へ入力される。そして、冗長回路活性化信号1
6とモード設定用信号18がアクティブでない通常の状
態でデータ人力バッファ21〜28のデータがインバー
タ263とナンド回路253を経由して書込み回路61
〜6eに人力される。−方、メモリセルからのデータ読
出しの場合は冗長回路活性化信号16またはモード設定
信号18の少なくとも一方をアクティブにするとMOS
F ET272が導通して冗長メモリセル用センスア
ンプ13を経由して冗長メモリセルアレイ15からデー
タがデータ出力バッファ3Iへ入力され、そして、冗長
回路活性化信号16とモード設定信号18かともにアク
ティブでない通常状態でMOSFET27.が導通し、
センスアンプ71〜78を経由して通常メモリセルアレ
イ91〜9日のデータが出力バッファ31〜38へ入力
される。
なお、第4図の冗長メモリセル書込み制御回路+7.〜
178には、冗長回路活性信号16のうちのアドレス領
域を指定する信号rAまたはモード設定信号18のすく
なくともどちらか一方がアクティブの場合MOS F
ET274がオフとなりMOSFET273が導通ずる
ので冗長メモリセル用書込み回路12にデータが入力可
能であるが、どちらもアクティブでない場合はMOSF
ET274が導通し、冗長メモリセル用書込み回路12
の入力を常にハイレベルにするので冗長メモリセルアレ
イ15に書込みがされない回路が内蔵されている。また
、本実施例は0MO3構成で示したが、全て8MO3構
成で置換えても支障はない。
178には、冗長回路活性信号16のうちのアドレス領
域を指定する信号rAまたはモード設定信号18のすく
なくともどちらか一方がアクティブの場合MOS F
ET274がオフとなりMOSFET273が導通ずる
ので冗長メモリセル用書込み回路12にデータが入力可
能であるが、どちらもアクティブでない場合はMOSF
ET274が導通し、冗長メモリセル用書込み回路12
の入力を常にハイレベルにするので冗長メモリセルアレ
イ15に書込みがされない回路が内蔵されている。また
、本実施例は0MO3構成で示したが、全て8MO3構
成で置換えても支障はない。
以上説明したように本発明は、ビット線冗長方式を内蔵
したEFROMにおいて、通常メモリセルと冗長メモリ
セルに同時に書込みを行なうモード設定のための信号の
発生回路とその出力信号を受けて冗長メモリセル用書込
み回路と通常の書込み回路を同時に動作させ、通常入出
力端子に入力されたデータ信号を冗長メモリセル用書込
み回路にも与える冗長メモリセル書込み制御回路を付加
することにより、書込み時間を増大させることなく、通
常メモリセルアレイと冗長メモリセルアレイを同時に書
込んで書込みチエツクを行なうことが可能になるという
効果がある。
したEFROMにおいて、通常メモリセルと冗長メモリ
セルに同時に書込みを行なうモード設定のための信号の
発生回路とその出力信号を受けて冗長メモリセル用書込
み回路と通常の書込み回路を同時に動作させ、通常入出
力端子に入力されたデータ信号を冗長メモリセル用書込
み回路にも与える冗長メモリセル書込み制御回路を付加
することにより、書込み時間を増大させることなく、通
常メモリセルアレイと冗長メモリセルアレイを同時に書
込んで書込みチエツクを行なうことが可能になるという
効果がある。
第1図は本発明の書込み・消去可能な半導体記憶装置の
一実施例のブロック図、第2図は第1図の書込み系冗長
メモリセル切換回路4.〜4.を含む冗長メモリセル書
込み制御回路17.〜178のブロック図、第3図は第
1図の読出し系冗長メモリセル切換回路51〜5日と書
込み系冗長メモリセル切換回路41〜4Bを含む冗長メ
モリセル書込み制御回路!7.〜178の他の例のブロ
ック図、第4図はビット線冗長方式のEFROMの従来
例のブロック図である。 1、〜18・・・・・・データ入力端子、21〜2B・
・・・・・データ人力バッファ、31〜38−−−−−
データ出力バッファ、41〜4B・−−−−−書込み系
冗長メモリセル切換回路、 51〜5 B−−−−−−読出し系冗長メモリセル切換
回路、 61〜68−−−−−−書込み回路、 7、〜78−・・・・・センスアンプ、8、〜8 B−
−−−−−Y選択トランジスタ群、9、〜9 B−−−
−−−通常メモリセルアレイ、10、〜l Oi ”−
”不揮発性記憶素子、+1−−−−−・・・・・・・・
・・・・・冗長回路活性化信号発生回路、+ 2−−−
−−−−−・・・・・・・・−冗長メモリセル用書込み
回路、13−−−−−−−−−−−−−−・・・・冗長
メモリセル用センスアンプ+ 4−−−−−・・・・・
・・・−・・・冗長メモリセル対応のY選択トランジス
タ群、 15−−−−−−−−−−−−−−−−−冗長メモリセ
ルアレイ、16−−−−−−−−−−−−−−−−−−
冗長回路活性化信号、+7.〜178−−−−−−冗長
メモリセル書込み制御回路+8−−−−−・・・・・・
・・・・・・・モード設定信号、19−−−−−−−−
−−−−−−−−−−モード設定信号発生回路、22、
〜22s 、 25□〜25(−・・・・・ナンド回路
、231〜233.26.〜26.−−−−−−インバ
ータ、24.27. 〜274 ・−−−−−−−−
−−−−−−−−−M OS F E T 。
一実施例のブロック図、第2図は第1図の書込み系冗長
メモリセル切換回路4.〜4.を含む冗長メモリセル書
込み制御回路17.〜178のブロック図、第3図は第
1図の読出し系冗長メモリセル切換回路51〜5日と書
込み系冗長メモリセル切換回路41〜4Bを含む冗長メ
モリセル書込み制御回路!7.〜178の他の例のブロ
ック図、第4図はビット線冗長方式のEFROMの従来
例のブロック図である。 1、〜18・・・・・・データ入力端子、21〜2B・
・・・・・データ人力バッファ、31〜38−−−−−
データ出力バッファ、41〜4B・−−−−−書込み系
冗長メモリセル切換回路、 51〜5 B−−−−−−読出し系冗長メモリセル切換
回路、 61〜68−−−−−−書込み回路、 7、〜78−・・・・・センスアンプ、8、〜8 B−
−−−−−Y選択トランジスタ群、9、〜9 B−−−
−−−通常メモリセルアレイ、10、〜l Oi ”−
”不揮発性記憶素子、+1−−−−−・・・・・・・・
・・・・・冗長回路活性化信号発生回路、+ 2−−−
−−−−−・・・・・・・・−冗長メモリセル用書込み
回路、13−−−−−−−−−−−−−−・・・・冗長
メモリセル用センスアンプ+ 4−−−−−・・・・・
・・・−・・・冗長メモリセル対応のY選択トランジス
タ群、 15−−−−−−−−−−−−−−−−−冗長メモリセ
ルアレイ、16−−−−−−−−−−−−−−−−−−
冗長回路活性化信号、+7.〜178−−−−−−冗長
メモリセル書込み制御回路+8−−−−−・・・・・・
・・・・・・・モード設定信号、19−−−−−−−−
−−−−−−−−−−モード設定信号発生回路、22、
〜22s 、 25□〜25(−・・・・・ナンド回路
、231〜233.26.〜26.−−−−−−インバ
ータ、24.27. 〜274 ・−−−−−−−−
−−−−−−−−−M OS F E T 。
Claims (1)
- 【特許請求の範囲】 ビット線方向に設けられた冗長メモリセルアレイと、
冗長メモリセル用のセンスアンプと、冗長メモリセル用
書込み回路と、冗長メモリセル使用の有無および使用し
た場合の置換え位置を記憶する不揮発性記憶素子と、該
不揮発性記憶素子のイオン/オフによって置換え位置を
指定する冗長回路活性化信号を送出する冗長回路活性化
信号発生回路を冗長メモリセルを使用するための回路と
して有し、通常メモリセルアレイと冗長メモリセルアレ
イとを切換える書込み系および読出し系の冗長メモリセ
ル切換回路を各ビット毎に有する書込み・消去可能な半
導体記憶装置において、 冗長メモリセルと通常メモリセルに対して同時に書込み
を行なう同時書込みモードを設定するモード設定信号を
出力するモード設定信号発生回路と、 各ビット毎に設けられ、モード設定信号と冗長回路活性
化信号発生回路の出力する冗長回路活性化信号とを入力
すると、入力端子から入力したデータを該ビットに対応
する書込み回路および冗長メモリセル用書込み回路をア
クティブにして当該ビット対応の通常メモリセルと同時
に冗長メモリセルに書込みを行なわせる冗長メモリセル
書込み制御回路を有することを特徴とする書込み・消去
可能な半導体記憶装置。
Priority Applications (4)
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JP62267797A JPH01109599A (ja) | 1987-10-22 | 1987-10-22 | 書込み・消去可能な半導体記憶装置 |
EP88117478A EP0313040B1 (en) | 1987-10-22 | 1988-10-20 | Erasable programmable read only memory device |
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JP62267797A JPH01109599A (ja) | 1987-10-22 | 1987-10-22 | 書込み・消去可能な半導体記憶装置 |
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