JPH01109599A - 書込み・消去可能な半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長技術を通用した半導体記憶装置に関し、特
にビット線冗長方式による書込み・消去可能な半導体記
憶装置（以下、ＥＰＲＯＭと称する）に関する。

（従来の技術） 近年、半導体記憶装置、特にＭＯＳメモリでは高集積化
が進んでおり、そのためにセル構造は非常な微細化がな
されて来ている。しかし、この高集積化、大容量化に伴
って、半導体基板中の欠陥や、製造工程中に発生する不
良、製造プロセスのバラツキ等の影響を受ける度合が増
し、その結果メモリセル部の不良による製品歩留りの低
下を引き起している。これは製品コストを高くしてしま
うため、メモリセルの不良を救済し、良品化する方法が
いろいろと考案されている。その中でも冗長メモリセル
と冗長回路を設けて不良メモリセル部をその冗長メモリ
セル部と置き換える方式は、その不良救済に比較的自由
度を持たせることが可能であり、歩留り向上効果も大き
いことがら、最近大容量メモリにこの方式が採用される
ことが多くなっている。

特に書込み・消去可能な半導体記憶装置（以下ＥＰＲＯ
Ｍと記す）では、ビット不良、ワード線不良に加えてて
、ビット線不良も不良モードのうちのある割合を占めて
おり、冗長メモリセルとしてビット線数本分を持つ方式
は、相当な歩留り向上効果が期待できる。しかし、−数
的にビット線の冗長回路はワード線数本を冗長メモリセ
ルとする方式に比べて複雑であるため、現在までに採用
されている冗長方式はワード線方式が大半であり、ビッ
ト線方式はあまり例がなかった。

ＥＰＲＯＭにおけるビット線を用いた冗長方式では、数
本のビット線を任意のビットの任意のビット線数本と置
き換える（１本ずつではなく、数本のビット線を１つの
集団として置き換えるという意味）ためには、冗長メモ
リセル用にセンスアンプと書込み用回路を余分に持つ方
が望ましい。このことは、逆に、ワード線方式での読出
し時間の遅れを考慮する必要のないことを示しており、
ビット線方式の冗長回路は有利である。

第４図はこのようなビット線冗長方式のＥＰＲＯＭの従
来例のブロック図である。

この従来例は８ビツト出力のＥＰＲＯＭを示しており、
データ入力端子１１〜１日と、データ人力バッファ２１
〜２８と、データ出力バッファ３、−３８と、通常メモ
リセルアレイ９Ｉ〜９８と、書込み回路６．〜６Ｂと、
センスアンプ７１〜７Ｂと、Ｙ選択トランジスタ群８．
〜８８と、（以北が冗長回路を含まない通常回路部を構
成している）、冗長メモリセルアレイ１５と、冗長メモ
リセル対応のＹ選択トランジスタ群１４と、冗長メモリ
セル用書込み回路１２と、冗長メモリセル用センスアン
プ１３と、冗長方式使用の有無とその置き換え位置を記
憶する不揮発性記憶素子１０．〜１ｏｉ（ｉは冗長の切
換方式によって異なる）と、不揮発性記憶素子１０．〜
ｌＯ１のオン／オフによって制御され、冗長メモリセル
に置換えられる通常メモリセルのビット領域を指定する
３ビツトと１ビツト内のどのアドレス領域を置換えるか
を示す他の１ビツトからなる冗長回路活性化信号１６を
出力する冗長回路活性化信号発生回路ＩＩと、データ入
力バッファ２１〜２８のデータを通常は書込み回路６１
〜６８に出力し、冗長回路活性化信号１６によって指定
されると冗長メモリセル用書込み回路１２に出力する書
込み系冗長メモリセル切換回路２０゜〜２０８と、通常
はセンスアンプ７１〜７８の出力を選択し、冗長回路活
性化信号！６によって指定されると冗長メモリセル用セ
ンスアンプ１３の出力を選択しデータ出力バッファ３．
〜３８に出力する読出し系冗長メモリセル切換回路２］
、〜２１８で構成されている。

〔発明が解決しようとする問題点〕

ト述した従来のビット線冗長方式のＥＰＲＯＭは、メモ
リセル書込みチエツクを行なう際に、通常メモリセル部
と冗長メモリセル部は同時に書込むことができず、別に
余分なパッドを設けてそこから冗長メモリセル用のデー
タを人力することで同時に書込むようにするとパッドの
増設、テストモードの設定９回路の追加１通常使用時に
おけるこのパッド入力の考慮など不利な点が多く、さら
に、ＥＰＲＯＭの書込みは高速なものでも１バイトにつ
き数１００μ秒の時間がかかるため、通常メモリセル部
と冗長メモリセル部を別々に書込んでチエツクを行なう
ことは、テストの時間が増大し、製品のコストを引き上
げるという欠点かある。なお、テストについては、通常
メモリセル部と冗長メモリセル部に書込むパターンを違
ったものにする必要はなく、特に冗長メモリセル部が通
常メモリセル部の整数分の１になっている場合はパター
ンを共通にすることは支障かないし、かつ容易である。

（問題点を解決するための手段） 本発明の書込み・消去可能な半導体記憶装置は、冗長メ
モリセルと通常メモリセルに対して同時に書込みを行な
う同時書込みモードを設定するそ−ド設定信号を出力す
るモード設定信号発生回路と、各ビット毎に設けられ、
モード設定信号と冗長回路活性化信号発生回路の出力す
る冗長回路活性化信号とを人力すると、入力端子から入
力したデータを該ビットに対応する書込み回路および冗
長メモリセル用書込み回路をアクティブにして当該ビッ
ト対応の通常メモリセルと同時に冗長メモリセルに書込
みを行なわせる冗長メモリセル書込み制御回路を有する
。

〔作　用〕

冗長メモリセル切換回路活性化信号が指定されたビット
の書込み系冗長メモリセル切換回路に入力され、モード
設定信号が冗長メモリセル書込み制御回路に入力される
と入力データが冗長メモリセルと通常メモリセルの両方
へ同時に書込まれることにより、書込み時間を増大させ
ることなく、通常メモリセルアレイと冗長メモリセルア
レイを同時に書込んで書込みチエツクを行なうことがで
きる。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の書込み・消去可能な半導体記憶装置の
一実施例のブロック図である。

本実施例は、第４図の従来例に、通常メモリセル９１〜
９８と冗長メモリセル１５に同時に書込みを行なうため
のモード設定信号１８を出力するモード設定信号発生回
路１９と、書込み系冗長メモリセル切換回路４．〜４８
に対応して設けられ、モード設定信号１８を入力すると
、データ人力バッファ２１〜２８に人力されたデータを
書込み回路６１〜６８および冗長メモリセル用書込み回
路１２に出力する冗長メモリセル書込み制御回路１７．
〜１７８が付加されて構成されている。

第２図は第１図の書込み系冗長メモリ切換回路４１〜４
Ｂを含む冗長メモリセル書込み制御回路＋７．〜１７８
のブロック図である。

冗長回路活性化信号１６によってｒＢ１〜ｒＢ３および
ｒＡの信号線がアクティブになり、モード設定信号１８
がアクティブになると、ナンド回路２２２の出力が”ｌ
“、ナンド回路２２３の出力が”ｌ”となり、ＭＯＳＦ
ＥＴ２４が導通してデータ入力バッファ２．〜２８のデ
ータが冗長メモリセル用書込み回路１２へ入力され、一
方、インバータ２３３とナンド回路２２５を経て書込み
回路６．〜６８へ入力される。

第３図は第１図の書込み系冗長メモリセル切換回路４．
〜４８と読出しメモリセル切換回路５□〜５８を含む冗
長メモリセル書込み制御回路１７、〜１７．のブロック
図である。

この回路はＭＯＳＦＥＴ２７．〜２７４とナンド回路２
５□〜２５４およびインバータ２６．〜２６４によって
構成され、第２図の場合と逆に、通常メモリセルアレイ
９１〜９日と冗長メモリセルアレイ１５に同時に書込む
ことができるのは、冗長回路活性化信号１６をアクティ
ブにされていないでモード設定信号１８がアクティブに
なった場合にのみとなる。

即ち、ナンド回路２５．の出力が”１”、ナンド回路　
　　“２５２の出力が”１″となってＭＯＳＦＥＴ２７
３が導通することによりデータ人力バッファ２１〜２８
の出力が書込み回路６１〜６Ｂと冗長メモリセル書込み
回路１２へ入力される。そして、冗長回路活性化信号１
６とモード設定用信号１８がアクティブでない通常の状
態でデータ人力バッファ２１〜２８のデータがインバー
タ２６３とナンド回路２５３を経由して書込み回路６１
〜６ｅに人力される。−方、メモリセルからのデータ読
出しの場合は冗長回路活性化信号１６またはモード設定
信号１８の少なくとも一方をアクティブにするとＭＯＳ
　Ｆ　ＥＴ２７２が導通して冗長メモリセル用センスア
ンプ１３を経由して冗長メモリセルアレイ１５からデー
タがデータ出力バッファ３Ｉへ入力され、そして、冗長
回路活性化信号１６とモード設定信号１８かともにアク
ティブでない通常状態でＭＯＳＦＥＴ２７．が導通し、
センスアンプ７１〜７８を経由して通常メモリセルアレ
イ９１〜９日のデータが出力バッファ３１〜３８へ入力
される。

なお、第４図の冗長メモリセル書込み制御回路＋７．〜
１７８には、冗長回路活性信号１６のうちのアドレス領
域を指定する信号ｒＡまたはモード設定信号１８のすく
なくともどちらか一方がアクティブの場合ＭＯＳ　Ｆ　
ＥＴ２７４がオフとなりＭＯＳＦＥＴ２７３が導通ずる
ので冗長メモリセル用書込み回路１２にデータが入力可
能であるが、どちらもアクティブでない場合はＭＯＳＦ
ＥＴ２７４が導通し、冗長メモリセル用書込み回路１２
の入力を常にハイレベルにするので冗長メモリセルアレ
イ１５に書込みがされない回路が内蔵されている。また
、本実施例は０ＭＯ３構成で示したが、全て８ＭＯ３構
成で置換えても支障はない。

〔発明の効果〕

以上説明したように本発明は、ビット線冗長方式を内蔵
したＥＦＲＯＭにおいて、通常メモリセルと冗長メモリ
セルに同時に書込みを行なうモード設定のための信号の
発生回路とその出力信号を受けて冗長メモリセル用書込
み回路と通常の書込み回路を同時に動作させ、通常入出
力端子に入力されたデータ信号を冗長メモリセル用書込
み回路にも与える冗長メモリセル書込み制御回路を付加
することにより、書込み時間を増大させることなく、通
常メモリセルアレイと冗長メモリセルアレイを同時に書
込んで書込みチエツクを行なうことが可能になるという
効果がある。

【図面の簡単な説明】

第１図は本発明の書込み・消去可能な半導体記憶装置の
一実施例のブロック図、第２図は第１図の書込み系冗長
メモリセル切換回路４．〜４．を含む冗長メモリセル書
込み制御回路１７．〜１７８のブロック図、第３図は第
１図の読出し系冗長メモリセル切換回路５１〜５日と書
込み系冗長メモリセル切換回路４１〜４Ｂを含む冗長メ
モリセル書込み制御回路！７．〜１７８の他の例のブロ
ック図、第４図はビット線冗長方式のＥＦＲＯＭの従来
例のブロック図である。 １、〜１８・・・・・・データ入力端子、２１〜２Ｂ・
・・・・・データ人力バッファ、３１〜３８−−−−−
データ出力バッファ、４１〜４Ｂ・−−−−−書込み系
冗長メモリセル切換回路、 ５１〜５　Ｂ−−−−−−読出し系冗長メモリセル切換
回路、 ６１〜６８−−−−−−書込み回路、 ７、〜７８−・・・・・センスアンプ、８、〜８　Ｂ−
−−−−−Ｙ選択トランジスタ群、９、〜９　Ｂ−−−
−−−通常メモリセルアレイ、１０、〜ｌ　Ｏｉ　”−
”不揮発性記憶素子、＋１−−−−−・・・・・・・・
・・・・・冗長回路活性化信号発生回路、＋　２−−−
−−−−−・・・・・・・・−冗長メモリセル用書込み
回路、１３−−−−−−−−−−−−−−・・・・冗長
メモリセル用センスアンプ＋　４−−−−−・・・・・
・・・−・・・冗長メモリセル対応のＹ選択トランジス
タ群、 １５−−−−−−−−−−−−−−−−−冗長メモリセ
ルアレイ、１６−−−−−−−−−−−−−−−−−−
冗長回路活性化信号、＋７．〜１７８−−−−−−冗長
メモリセル書込み制御回路＋８−−−−−・・・・・・
・・・・・・・モード設定信号、１９−−−−−−−−
−−−−−−−−−−モード設定信号発生回路、２２、
〜２２ｓ　、　２５□〜２５（−・・・・・ナンド回路
、２３１〜２３３．２６．〜２６．−−−−−−インバ
ータ、２４．２７．　〜２７４　　・−−−−−−−−
−−−−−−−−−Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　。

Claims (1)

1. 【特許請求の範囲】 　ビット線方向に設けられた冗長メモリセルアレイと、
   冗長メモリセル用のセンスアンプと、冗長メモリセル用
   書込み回路と、冗長メモリセル使用の有無および使用し
   た場合の置換え位置を記憶する不揮発性記憶素子と、該
   不揮発性記憶素子のイオン／オフによって置換え位置を
   指定する冗長回路活性化信号を送出する冗長回路活性化
   信号発生回路を冗長メモリセルを使用するための回路と
   して有し、通常メモリセルアレイと冗長メモリセルアレ
   イとを切換える書込み系および読出し系の冗長メモリセ
   ル切換回路を各ビット毎に有する書込み・消去可能な半
   導体記憶装置において、 冗長メモリセルと通常メモリセルに対して同時に書込み
   を行なう同時書込みモードを設定するモード設定信号を
   出力するモード設定信号発生回路と、 各ビット毎に設けられ、モード設定信号と冗長回路活性
   化信号発生回路の出力する冗長回路活性化信号とを入力
   すると、入力端子から入力したデータを該ビットに対応
   する書込み回路および冗長メモリセル用書込み回路をア
   クティブにして当該ビット対応の通常メモリセルと同時
   に冗長メモリセルに書込みを行なわせる冗長メモリセル
   書込み制御回路を有することを特徴とする書込み・消去
   可能な半導体記憶装置。